CN1120230A - 读出放大器 - Google Patents

Abstract

一种读出放大器，其特征在于：①具有包括源极接于位线。漏极接于数据线，栅极接于列选择信号线的NMOSQ3-1的列门电路51和包含漏极连接于NMOSQ3-1的源极与位线的接点，源极接于读出信号线，栅极接于放大流入位线的信号所需的基准电位信号流经的配线的NMOSQ1-1的读出回路。②NMOSQ3-1与NMOSQ1-1分别设置于设在硅基板中的一个元件区域中。以这样可以削减设定元件区域所需的元件分离区域，达到缩小芯片尺寸的目的。

Description

读出放大器

本发明涉及读出放大器，尤其涉及被用于半导体存贮装置，具有进行列选择，放大流入设于这一被选出的列上的位线的信号，并将这一放大信号传送到数据线的功能的读出放大器。

现在典型的动态型半导体存贮装置中，位线对连接于存贮单元上，用读出放大器放大这位线对间的电位差，从而放大流入位线的信号。

上述读出放大器中包括读出位线间电位差的读出回路。这种读出回路一般是由两个晶体管被位线对互相交叉耦合而成的。

而且，位线对分设于预定的列上。从存贮单元取出数据时，或把数据写入存贮单元时，利用从列译码器输出的列选择信号从一些位线对中选择任意位线对。基于这样的列选择信号，为了把位线对与数据线对电气连接或切断，在位线对与数据线对之间设有列门电路。

这样，用于半导体记忆装置的读出放大器由读出回路与列门电路构成。

图15为这种读出放大器的一般回路图，在该图15中所示为其一列(1比特)。

如图15所示，在半导体存贮装置内设置有位线BL及与其成对的反相位线BBL(在本专利说明书中，头一字母B表示反相信号)，构成位线对。

读出回路4接于位线对BL、BBL之间，由N通道型MOSFET(下称NMOS)Q1及Q2和P通道型MOSFET(下称PMOS)Q5及Q6构成。

NMOS Q1的源极连接于反相读出信号线BSAN，其漏极连接于位线BL，其栅极则连接于反相位线BBL。NMOS Q2的源极连接于反相读出信号线BSAN，其漏极连接于反相位线BBL，其栅极连接于位线BL。PMOS Q5的源极连接于读出信号线SAN，其漏极连接于位线BL，其栅极连接于反相位线BBL。DMOS Q6的源极连接于读出信号线SAN，其漏极连接于反相位线BBL，其栅极接于位线BL。

又在位线对BL、BBL和读出回路的相互连接处与数据线对DQ、BDQ之间设置列选择回路5。列选择回路5由NMOS Q3及NMOS Q4构成。

NMOS Q3的源极接于位线BL，其漏极接于数据线DQ，其栅极接于列选择信号线CSL，NMOS Q4的源极接于反相位线BBL，其漏极接于反相信号线BDQ，其栅极接于列选择信号线CSL上。

如上述结构的一般的读出放大器每一列(1比特)由4个NMOS和2个PMOS组成。为了在半导体基板上形成这些晶体管，必须形成把晶体管相互分离开来所需的区域，即场氧化膜等的元件分离区域，在基板上得到元件区域。上述读出放大器为了要有6个元件，基本上需要6个元件区域。特别是只着眼于NMOS回路部份时，需要4个元件区域。

但是，上述读出放大器，特别是NMOS部分需要4个元件区域，从而造成元件分离区域在基板上所占的面积增加的问题。因而使芯片尺寸难于缩小。

本发明是针对上述问题点而作出的，目的是提供可以把构成读出放大器的晶体管的分离区域减少、从而能谋求缩小芯片尺寸的读出放大器。

为了能达到上述目的，本发明具有包括电流通路的一端接于位线上，电流通路的另一端接于数据线上，栅极接于列选择信号线上的第1晶体管的列选择装置和包括电流通路的一端连接于前述第1晶体管的电流通路的一端与前述位线的相互连接点上，而电流通路的另一端连接在读出信号线上，栅极连接于为读出放大流入前述位线的信号所需的基准电位信号流经的配线上的第2晶体管的读出装置，而且前述第1晶体管与前述第2晶体管分别设置于半导体基体上设定的一个元件区域；

具有上述结构的读出放大器，第1晶体管及第2晶体管分别设置于设定在半导体基体上的一个元件区域，以此削减设定元件区域所必需的元件分离区域，从而能实现缩小芯片尺寸的目的。

再者，具有上述结构，即使增加列数，只要设定一个元件区域，在这一元件区域中重复上述结构，就能够得到，增加的列数所必需的读出放大器。

也就是说，使用具有上述结构的读出放大器，随着半导体存贮装置的存贮容量的增加，其芯片尺寸的缩小率也逐渐地自动提高。

下面是各图的简单说明：

图1是本发明第1实施例的读出放大器图，(a)图是表示其总布置平面图，(b)图是其等价电路图。

图2是本发明第1实施例的读出放大器截面图，(a)图是沿图1(a)中的2a—2a线的截面图，(b)图是沿图1(a)中的2b—2b线的截面图。

图3是使用本发明第1实施例的读出放大器的动态型RAM的方框图。

图4是示于图3的读出放大器的回路图。

图5是表示把图1(a)所示的总平面图扩大到2列的示例平面图。

图6是表示把图1(a)所示的总平面图扩大到4列的示例平面图

图7是使用本发明的第2实施例的读出放大器的动态型RAM的方框图。

图8是图7所示的读出放大器的回路图。

图9是本发明第2实施例的读出放大器的总平面图。

图10是本发明第2实施例的读出放大器的等价回路图。

图11是表示把图9所示的总平面图扩大到4列的示例平面图。

图12是表示本发明第3实施例的读出放大器的栅极图案的平面图。

图13是表示图12所示的图形上形成内部配线层的状态的平面图。

图14是图12及图13所示的读出放大器的等价回路图。

图15是一般的读出放大器的回路图。

符号说明

1…存贮单元阵列、2…行译码器、3…读出放大器、4-1～4-4…读出回路、5-1～5-4列门电路、6…列译码器、21…P型硅基板、22…元件分离区域、23…元件区域、24…元件区域、25-1～25-8…多硅层(栅极)、27-1～27-9…N型扩散层、28-1～28-9…N型扩散层、30-1～30-2…多硅层(栅极)。

实施例

下面参照各图、以实施例对本发明加以说明。本说明涉及所有的图、共通的部份使用共通的符号、避免重复说明。

图3是使用本发明第1实施例的读出放大器的动态型RAM的构成概略的方框示意图。

如图3所示，在半导体芯片上设置由多个动态型存贮单元M11～M44矩阵式排列而成的存贮单元矩阵1。在这里，存贮单元M11～M44由漏极接在位线上，源极接在电容器上的1晶体管1电容型单元构成。

配置在同一行上的存贮单元的栅极上都连接有公共字线WL1～WL4，在这些字线WL1～WL4的各自的一端上连接着根据行地址信号(图中未示出)选定预定的行的行译码器2。

同一列上配置的存贮单元的漏极基本上连接在一条位线上，但是，在本实施例中，同一列上配置的存贮单元的漏极交互连接于位线BL(BL1～BL4)、以及与该位线BL成对的反相位线BBL(BBL1～BBL4)，由位线对形成构成列的形状。该位线对的配置形状是屈折位线型。

在位线对BL、BBL的一端上连接着放大位线间电位差的列用读出放大器3。该读出放大器3由在每一位线对(列)上设置的读出回路4—1～4—4和列门电路5—1～5—4构成。

读出信号SAN及其反相信号BSAN供给各读出回路4-1～4-4。而各列门电路5-1～5-4则供以列选择信号CSL1-CSL4。用于将这些列选择信号CSL1～CSL4供给列门电路5-1～5-4的配线连接于列译码器6上。列译码器6根据列地址信号(未图示)产生上述列选择信号CSL1～CSL4。

只着眼于其中的一个，对读出回路加以说明如下：读出回路4-1插设于位线BL1与BBL1之间，得到读出信号SAN及其反相信号BSAN供给因而导通。

同样，只着眼于其中一个对列门电路加以说明，列门电路5-1插设于各位线BL1及BBL1与各数据线DQ及和该数据线DQ成对的数据线BDQ之间，得到列选择信号CSL-1供给、因而导通。

数据线对DQ、BDQ的一端接于输入回路7。该输入回路在进行写入时，根据允许写入信号把输入数据Din导入数据线对DQ、BDQ。导入数据线对DQ、BDQ的输入数据Din用列译码器选择，借助于处于导通状态的列门电路导入位线对(列)。再把导入这一列的输入数据Din用行译码器选择、而后导入处于导通状态的存贮单元收藏存贮。

又，数据线对DQ、BDQ的另一端连接于输出放大部8。输出放大部8由以数据线对DQ、BDQ为差动输入的读出放大器9构成。读出放大器9在数据线对DQ、BDQ间存在电位差时，输出例如“1”电平的数据Dout，在数据线对DQ、BDQ之间不存在电位差时，输出例如“0”电平的数据Dout。

下面对读出放大器3的详情加以说明。而且，这一说明只着眼于一列进行。

图4是图3所示的读出放大器3的回路图。

如图4所示，读出回路4-1具有源极连接于反相读出信号线BSAN，漏极连接于位线BL1上，栅极连接于反相位线BBL1上的NMOS Q1-1与源极连接于反相读出信号线BSAN上、漏极连接于位线BBL1上、栅极连接于位线BL1的NMOS Q2-1。而且，在这一实施例的读出放大回路4—1中设有源极接于读出信号线SAN、漏极连接于位线BL1、栅极接于反相位线BBL1的PMOS Q5-1和源极接于读出信号线SAN，漏极接于位线BBL1、栅极接于位线BL1的PMOS Q6-1，成为CMOS型的读出放大回路。

又，列门电路5-1由源极接于位线BL1，漏极接于数据线DQ、栅极接于列选择信号线CSL1的NMOS Q3-1和源极连接于反相位线BBL1，漏极连接于反相数据线BDQ1，栅极接于列选择信号线CSL1的NMOS Q4-1构成。

在具备有如上构造的读出放大器3的动态型RAM中，本发明为尽量消除装置的无效区域，提高芯片尺寸缩小率，为此，将读出放大器的元件总布置图按图1所示构成。

图1是本发明第1实施例的读出放大器图，(a)是其总布置平面图，(b)图是其等价电路图。而图2是本发明第1实施例的读出放大器截面图，(a)图是沿图1(a)中的2a—2a线的截面图，(b)图是沿图1(a)中的2b—2b线的截面图。

在图1(a)，特别是图3所示的读出放大器3中，显示读出回路4-1的NMOS部分及列门电路5—1的总布置图。亦即图1(b)中实线所示的回路部份。

如图1(a)、图2(a)及(b)分别所示，在P型硅基板21的表面区域，形成用场氧化膜等构成的元件分离区域22。在基板21的表面，用这一元件分离区域22分别划定元件区域23及24。在元件区域23上，互相隔离形成为MOSFET的栅极(gate)的导电性多晶硅层25-1及25-2，同样，在元件区域24上也相互隔离地形成成为MOS-FET的栅极的导电性多晶硅层26-1及26-2。在元件区域23中、被多晶硅层25-1及25-2掩盖的部份以外的区域，形成N型扩散层27-1～27-3，这些扩散层27-1～27-3分别作为MOSFET的源极或漏极起作用。同样，在被多晶硅层26-1及26-2掩盖的部份以外的元件区域24，也形成N型扩散层28-1～28-3，分别作为MOSFET的源极或漏极起作用。

对图1(a)所示的总布置图说明如下，接于位线BL1的NMOSQ1-1及Q3-1分别设于元件区域24。NMOS Q1-1形成于以多晶硅层26-2为栅极的MOSFET部，NMOS Q3-1形成于以多晶硅层26-1为栅极的MOSFET部。

再者，NMOS Q1-1的漏极与NMOS Q3-1的源极设于一N型扩散层28-2上、互相通用。这种扩散层28-2连接于位线BL1。而N型扩散层28-1连接于数据线DQ上，N型扩散层28-2连接于反相读出信号线BSAN上。

一方面，连接于反相位线BBL1的NMOS Q2-1及Q4-1分别设于元件区域23。NMOS Q2-1形成于以多晶硅层25-2为栅极的MOSFET部。另一方面，NMOS Q4-1形成于以多晶硅层25-1为栅极的MOSFET部。

NMOS Q2-1的漏极及NMOS Q4-1的源极，与上述一样，设于一个N型扩散层27-2上、互相通用。于是，扩散层27-2接于反相位线BBL1上。而N型扩散层27-1接于反相数据线BDQ上，N型扩散层27-2接于反相读出信号线BSAN上。

而且，对图1(b)中用虚线所示的回路部分、即读出回路4-1的PMOS部分，没有特地图示出来。例如，在P型硅基板21中形成N型凹区，在这一凹区域上形成元件分离区域以划定元件区域。然后，在这一划定的元件区域中分别形成PMOS Q5-1及Q6-1。

具有上述结构的总布置图扩大到2列(2比特)的例示于图5。

如图5所示，扩大到2列的情况基本上就是把图1(a)所示的总布置图，沿扩散层27-3及28-3的部份，即图中所示的A—A线翻转重复即可。

如图5所示，参照图1说明了的图案沿A—A线翻转，在元件区域24中，设置NMOS Q1-2及Q3-2。这里，NMOS Q1—2形成于以多晶硅层26—3为栅极的MOSFET部，NMOS Q3—2形成于以多晶硅层26—4为栅极的MOSFET部。于是NMOS Q1—2的漏极与NMOS Q3—2的源极设于同一N型扩散层28—4，互相通用。这一扩散层28—4接于位线BL2。而NMOS Q1—1的源极与NMOS Q1—2的源极设于同一N型扩散层28—3，互相通用。这一扩散层28—3接于反相读出信号线BSAN。

同样，在元件区域23设置NMOS Q2—2及Q4—2。NMOS Q2—2形成于以多晶硅层25—3为栅极的MOSFET部，NMOS Q4—2形成于以多晶硅层25—4为栅极的MOSFET部。再者，NMOSQ2—2的漏极与NMOS Q4—2的源极设于同一N型扩散层27—4、互相通用。再者，NMOS Q2—1的源极与NMOSQ2—2的源极设于同一N型扩散层27—3、互相通用。

这样，以图1(a)所示的图案构成的需要2列的装置，没必要增加元件区域数目，只需要把该图案重复即可。换句话说，对应读出放大的增加，元件区域23与24分别延长即可，从而可以缩小芯片尺寸。再者，与图1(a)所示的结构相比，由于没有必要每一列都形成把元件区域分离所需的分离区域，其缩小率就更高了。

图6是把图1(a)所示总布置图案再扩大到4列的情况的示例。

如图6所示，扩大到4列时，将图5所示的2列图案依原样重复即可实现。这时，NMOS Q4—2的漏极与NMOS Q4—3的漏极设于同一N型扩散层27—5共用、NMOS Q3—2的漏极与NMOSQ3—3的漏极设于同一N型扩散层28—5共用。

就这样，扩大到4列的情况也与2列时相同，元件区域数不增加。

就这样，将图1(a)所示的图案，在同一元件区域翻转、或重复，列数增加到8列(比特)、16列(比特)、32列(比特)、…，即使列数(比特)一直增加下去，在增加的列中所需的读出放大器也可以分别在同一元件区域中得到。

而且，不用说，用本发明，不仅可以对应8或16字节单位，而且也可以对应各种数目。

下面对本发明第2实施例的读出放大器加以说明。

图7是使用本发明第2实施例的读出放大器的动态型RAM的大致构成的方框示意图。

图7所示的动态型RAM与图3所示的动态型RAM不同，不同点在于数据线对像DQ1，BDQ1及DQ2、BDQ2那样设置多组，从多组线对分别输出数据Dout1、Dout2。一般称为位结构。

图8示出那种动态型RAM中的读出放大器3的回路图。

如图8所示，列选择信号线CSL1接于列门电路5—1及列门电路5—2。以此使一个列选择信号由2列共同提供。这些列中所含的位线对中的一对，通过列门电路5—1，接于数据线对DQ1、BDQ1。另一对通过列门电路5—2，接于数据线对DQ2、BDQ2。

在具有构成如上述的读出放大器3的多位结构动态型RAM中，为了提高晶片尺寸的缩小率，读出放大器3的元件总布置图案按图9所示构成。

如图9所示，位线BL1及BL2上连接着电流通路的NMOS Q1—1、Q1—2、Q3—1及Q3—2分别设置于一个元件区域24中。

NMOS Q1—1形成于以多晶硅层26—2为栅极的MOSFET部、NMOS Q3—1形成于以多晶硅层26—1为栅极的MOSFET部。又，NMOS Q1—2形成于以多晶硅层26—3为栅极的MOSFET部，NMOS Q3—2形成于以多晶硅层26—4为栅极的MOSFET部。在多晶硅层26—2上连接着反相位线BBL1，多晶硅层26—3上连接着反相位线BBL2。又，多晶硅层26—1及多晶硅层26—4分别被接在第1列选择线CSL1上，因而两者互通。

NMOS Q1—1的漏极与NMOS Q3—1的源极设于一个N型扩散层28—2上，NMOS Q1—1的源极与NMOS Q1—2的漏极设于1个N型扩散层28—3。NMOS Q1—2的源极与NMOS Q3—2的漏极设于一个N型扩散层28—4上。N型扩散层28—2连接于位线BL1，N型扩散层28—3连接于反相读出信号线BSAN，N型扩散层28—4接于位线BL2。

又，成为NMOS Q3—1的漏极的N型扩散层28—1接于一边的数据线DQ1，成为NMOS Q3—2的漏极的N型扩散层28—5接于另一边的数据线DQ2。

反相位线BBL1及BBL2上连接着电流电路的NMOS Q2—1，Q2—2，Q4—1及Q4—2分别设于一个元件区域中。

NMOS Q2—1形成于以多晶硅层25—2为栅极的MOSFET部，NMOS Q4—1形成于以多晶硅层25—1为栅极的MOSFET部。而NMOS Q2—2形成于以多晶硅层25—3为栅极的MOSFET部，NMOS Q4—2形成于以多晶硅层25—4为栅极的MOSFET部。在多晶硅层25—2上连接着位线BL1。多晶硅层25—3上连接着位线BL2，又，多晶硅层25—1及多晶硅层25—4上分别连接着第1列选择线CSL1，从而也互通。

NMOS Q2—1的漏极与NMOS Q4—1的源极设于一个N型扩散层27—2上，NMOS Q2—2的漏极与NMOS Q4—2的源极设于1个N型扩散层27—4。N型扩散层27—2接于反相位线BBL1，N型扩散层27—3接于反相读出信号线BSAN，N型扩散层27—4接于反相位线BBL2。

又，成为NMOS Q4—1的漏极的N型扩散层27—1接于反相数据线BDQ1，成为NMOS Q4—2的漏极的N型扩散层27—5接于反相数据线BDQ2。

图10是图9所示的总布置图案的等价电路图。

在图10，实线所示的回路部分表示图9所示的图案部份。而虚线所示的回路部乃是由PMOS构成的部份，对于该图案没有特别表示出。

具有上述结构的总布置图案扩大为4列(4比特)的例子示于图11。

如图11所示，扩大为4列时，与上述第1实施例相同，基本上是把图9所示的总布置图案沿扩散层27—5及28—5的部份、即沿图中所示B—B线重复即可。

再者，扩大为8列的情况，虽未图示。只要把图11所示的图案重复即可。

下面把本发明的读出放大器集成化时的更合适的图案作为第3实施例加以说明。这一第3实施例把应用在第2实施例加以说明的多位结构的装置的情况作为一个例子加以说明。

图12是表示第3实施例的读出放大器的栅极图案的平面图。图13是表示在图12所示的图案上形成内部配线层的状态的平面图，图14为其等价电路图。

如图12所示，元件区域23与元件区域24由元件分离区域22分离形成于硅基板中。元件区域23与元件区域24并行配置。

第1列选择线CSL1连接着的多晶硅层25—1、25—4、26—1及26—4，分别由一个多晶硅层30—1整体形成。再者，第2列选择线CSL2连接着的多晶硅层25—5、25—8、26—5及26—8，分别由一个多晶硅层30—2整体形成。这些多晶硅层30一1及多晶硅层30—2在相对的部份分别加工于直线上，且相靠近。其他多晶硅层在元件区域23或元件区域24上的中途、沿通道的纵向在平面上折弯。

又如图1 3所示，位线BL1和BL4、反相线BBL1～BBL4分别沿NMOS的通道的横向由例如第1层铝层(1Al)形成。数据线DQ1、DQ2、反相数据线BDQ1、BDQ2分别被配置于元件区域23及24上，同时沿NMOS的通道的纵向、由例如第2层铝层(2Al)形成。

再者，在图12～图14中所示的点划线标出的方框C表示与图9所示的图案相对应的部份。

上述结构的读出放大器，首先是在一个多层晶层上整体形成列选择信号线共通连接的各多晶硅层(栅极)，以此所以减少接触孔数目。

又，把多晶硅层(栅极)在元件区域上向通道的纵向弯折，以此可以扩张NMOS的栅极宽度，从而可以使NMOS的通电能力增加。

又，将元件区域23与元件区域24并行配置以此，如在图1 3及图14上特地很好地标出的那样，在一对位线BL、BBL之间，接在它们上面的NMOS、例如NMOS Q1—1、Q2—1可以分别配置。这样使元件区域23与元件区域24并行的图案，在位线BL与BBL互相接近设置于存贮单元行中的重复位线型装置上特别有效。

再者，在多晶硅层30—1及多晶硅层30—2互相相对的部份，分别加工于直线上，且互相接近。这意味道数据线接触孔可以相对于多晶硅层30—1及多晶硅层30—2自我调整地形成。这样在3层结构形成的状态下制作布线图案，在其上部得到含氮化硅膜的绝缘层形成的多晶硅层30—1及30—2的图案。而后，在它们的侧壁形成侧壁隔板。在这种侧壁隔板中也含有氮化硅膜。

这样以含有作为浸蚀壁障的氮化膜绝缘层分别覆盖多晶硅层30—1及30—2的周围。一旦成为这样的结构，即使接触孔的开孔出现在多晶硅层30—1及30—2上，多晶硅层30—1及30—2也因侵蚀壁障的保护而不被侵蚀。从而，有可能在多晶硅层30—1及30—2上形成接触孔，对于提高集成化程度是有好处的。

以上述第1～第3实施例加以说明的读出放大器，把包含于读出回路、连接于位线BL的NMOS和包括于列门电路、接于上述位线BL的NMOS形成于同一元件区域，即使增加列数，也可以把它所需要的读出放大器的、特别是NMOS回路部份永久地集成形成于一个元件区域。

又，即使装置具有位线对，已往每一列必需4个元件区域这一点，可以只用2个元件区域就行。再者，在这种装置上，随着列数的增加，为了形成它所需要的读出放大器，也必然增加元件区域的数目，但如果用上述实施例所说明的读出放大器，则即使列数增加，通常也只要2个元件区域就行。

由于这些原因，使用上述实施例说明的读出放大器的话，可以减少为得到元件区域所需要的元件分离区，例如，可以减少场氧化膜等的区域，可以缩小芯片尺寸。

而且上述效果随着列数的增加、即半导体存贮装置的大容量化，将愈加显著。

再者，元件分离区域在芯片中它是装置的没有功能的无效区域(死区)，在上述实施例中，这样的无效区域也被削减。因此，对提高芯片使用效率也有贡献。又，本申请的专利权项范围的各构成要点上同时记入的图面参考符号是为了易于理解本申请而采用的，并非有意将本申请的发明的技术范围限于图示的实施例而同时记入这些符号。

如以上所说明，如果使用本发明，可以减少为分离构成读出放大器的晶体管所需的区域，从而可以提供能谋求缩小芯片尺寸的读出放大器。

Claims (2)

1.一种读出放大器具有：包括电流通路的一端连接于位线(BL1～4，BBL1～4)，电流通路的另一端接于数据线(DQ，DQ1，DQ2，BDQ，BDQ1，BDQ2)，栅极接于列选择信号线(CSL1～4)的第一晶体管(Q3—1～Q3—4，Q4—1～Q4—4)的列选择装置与

包括电流通路的一端连接于前述第1晶体的电流通路的一端与前述位线的相互连接点上，电流通路的另一端连接于读出信号线(SAN，BSAN)，栅极连接于为读出放大流入前述位线的信号所需的基准电位信号流经的配线上的第2晶体管(Q1—1～Q1—4，Q2—1，Q2—4，Q5—1～Q5—4，Q6—1，Q6—4)的读出装置。

而且前述第1晶体管与前述第2晶体管分别设置于半导体基体21上设定的一个元件区域(23、24)上。

2.一种读出放大器具有：第1导电型半导体基体(21)；设定于前述半导体基体上的第1元件区域(23、24)；互相隔离设置于前述第1元件领域中的第2导电型的第1(27—1，27—5，27—9，28—1，28—5，28—9)、第2(27—2，27—4，27—6，27—8，28—2，28—4，28—6，28—8)、第3(27—3，27—7，28—3，28—7)半导体区域；设置于前述第1半导体区域与第2半导体区域之间的前述元件区域上的第1门电路栅极(25—1，25—4，25—5，25—8，26—1，26—4，26—5，26—8)；设置于前述第2半导体区域与第3半导体区域之间的前述元件区域上的第2栅极门电路(25—2，25—3，25—6，25—7，26—2，26—3，26—6，26—7)；电气连接于前述第1半导体区域的数据线(DQ，DQ1，DQ2，BDQ，BDQ1，BDQ2)；电气连接于前述第2半导体区域的位线(BL1～4，BBL1～4)；电气连接于前述第3半导体区域的读出信号线(BSAN)；连接于前述第1栅极上的列选择信号线(CSL1～4)及为读出放大流入接在前述第2栅极上的前述位线的信号所需的基准电位信号流经的配线。

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