CN108292701B - 具有增强隧穿磁阻比的存储器单元、包括其的存储器设备和系统 - Google Patents

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Abstract

公开了具有提高的隧穿磁阻比(TMR)的存储器单元。在一些实施方式中，这样的设备可以包括与隧穿磁阻在增强元件(TMRE)串联耦合的磁阻式隧道结(MTJ)元件。MTJ元件和TMRE中的每个可以配置成例如响应于电压而在高和低电阻状态之间转换。在一些实施方式中，MTJ和TMRE配置成使得当读取电压施加到单元同时MTJ处于其低电阻状态中时，TMRE被驱动到低电阻状态，以及当这样的电压被施加同时MTJ处于其高电阻状态中时，TMRE保持在其高电阻状态中。还公开了包括这样的存储器单元的设备和系统。

Description

具有增强隧穿磁阻比的存储器单元、包括其的存储器设备和 系统
技术领域
本公开通常涉及具有增强隧穿磁阻(TMR)比的存储器单元。还描述包括这样的单元的存储器设备和系统。
背景技术
在过去的几十年来，特征缩放是在半导体工业中的集成电路的生产中的驱动力。使特征缩放到越来越小的尺寸可以在半导体芯片的有限空间内包括更多数量的功能单元的设备生产成为可能。例如，缩小部件尺寸可以允许增加数量的存储器单元放置在半导体芯片的给定区域内，导致具有增加的存储容量的存储器设备的生产。然而，缩小的特征尺寸也可导致在一些情况下可能难以处理的挑战。
考虑到前述内容，包括磁性隧道结(MTJ)的存储器设备由于它们代替常规存储器的潜力而得到增加的注意。这样的存储器设备可以包括存储器单元阵列，该存储器单元阵列包括具有多个操作状态的一个或多个MTJ，其可以被用来存储信息。这样的MTJ通常包括共同确定设备的磁性行为的多个层(例如固定磁性层、电介质(隧道穿)层和自由磁性层)。
自旋转移力矩存储器(STTM)是一种类型的存储器，由于其元件的相对小的尺寸、其低功率操作的潜力和其与其它元件(例如晶体管)直接集成在半导体芯片上的潜力而在半导体工业中变得越来越令人感兴趣。通常，STTM设备的操作基于自旋转移力矩的现象。当电流穿过这样的设备的被称为固定磁性层的磁化层时，电流将出现为自旋极化的。在电流中的每个电子穿过固定磁性层的情况下，因而产生的自旋(角动量)可以转移到在设备中的被称为自由磁性层的另一磁性层的磁化，导致自由磁性层的磁化的小变化。事实上，这是引起自由磁性层的磁化的进展的力矩。同样，例如由于电子的反射，力矩可以施加到相关固定磁性层。
最后，当外加电流(例如脉冲)超过阈值(其可以至少部分地由通过磁性材料及其环境引起的阻尼限定)时，自由磁性层的磁化方向可以在与固定磁性层的磁化方向平行的状态和与固定磁性层的磁化方向反平行的状态之间切换。固定磁性层的磁化方向可以通过外加电流保持不变，例如因为外加电流低于固定磁性层的阈值和/或因为固定磁性层的磁化方向可以由一个或多个相邻层例如合成反铁磁层“固定住”。自旋转移力矩因此可以用于翻转在随机存取存储器例如STTM设备中的有源元件。
MTJ例如STTM元件的电阻可以由相对于固定磁性层的磁化方向的自由磁性层的磁化方向影响。例如，当自由磁性层的磁化方向平行于固定磁性层的磁化方向时，一些MTJ元件例如STTM元件的电阻可能相对低。相反，当自由磁性层的磁化方向反平行于固定磁性层的磁化方向时，这样的设备的电阻可能相对高。MTJ例如STTM元件可以因此呈现至少部分地由在MTJ的高和低电阻状态之间的差异限定的隧穿磁阻比(TMR)。
虽然以前开发的STTM和其它基于MTJ的存储器设备证明是有用的，但是挑战已经产生，因为这样的设备已经缩放到越来越小的尺寸。例如，已观察到，当在存储器设备中的MTJ元件的尺寸减小时，这样的元件的TMR也倾向于减小，潜在地导致性能问题。例如，当这样的设备的TMR减小时，在当MTJ处于其低电阻和其高电阻状态中时在读取操作期间的感测电流之间的差异的幅度也可能减小，潜在地使这样的元件不适合于在某些存储器应用中使用。在这一方面中，已经做出各种努力以减轻可以从磁性隧道结的缩放产生的TMR的减小。依据这样的努力，已经确定MTJ的TMR的减小可以通过优化其自由、固定和/或电介质层来减轻。虽然在某个程度上是有效的，但这样的优化内在地被各种因素限制。用于改进基于MTJ的存储器元件/设备的TMR的其它选项因此是令人感兴趣的。
附图说明
所要求保护的主题的实施方式的特征和优点将随着以下具体实施方式在参考附图时继续进行而变得明显，其中相似的数字表示相似的部分，且其中：
图1A是包括晶体管和磁性隧道结(MTJ)元件的存储器单元例如1T-1MTJ存储器单元的一个示例的方框图。
图1B是MTJ的一个示例的层结构的方框图。
图1C是包括1T-1MTJ存储器单元的阵列的存储器设备的一个示例的方框图。
图2是符合本公开的包括晶体管、MTJ元件和隧穿磁阻增强(TMRE)元件的存储器单元例如1T-1MTJ-1TMRE存储器单元的一个示例的方框图。
图3示出符合本公开的组合MTJ元件和TMRE元件的一个示例的横截面视图。
图4是符合本公开的包括1T-1MTJ-1TMRE存储器单元的阵列的存储器设备的一个示例的方框图。
图5是符合本公开的实施方式的TMRE的对数电流与电压的关系曲线图。
图6是符合本公开的实施方式的电子系统的一个示例的方框图。
图7是符合本公开的实施方式的计算设备的方框图。
具体实施方式
如在本文使用的，术语“在…上”意指一个元件(例如第一层)位于另一元件(例如第二层)之上，但不要求第一元件与第二元件接触。更确切地，应理解，术语“在…上”当在两个元件的位置关系的上下文中被使用时意指第一元件在第二元件之上形成，但其它(例如第三)元件可以存在于第一和第二元件之间。相反，术语“直接在…上”在本文用于表示第一元件与另一元件的表面(例如上表面)接触，而在其间没有中间元件。
术语“第一”、“第二”、“第三”等在本文用于区分开类似的元件且不一定用于描述特定的连续或时间顺序。应理解，这样的术语可以在适当的情况下是可互换的，使得本公开的方面可以以除了明确描述的顺序以外的顺序操作。
如在本文使用的，术语“实质上”和“大约”当结合值或值的范围使用时意指所表示的值或所表示的值的端点的加或减5％。
如在背景中简要解释的，包括磁性隧道结(MTJ)的存储器设备由于各种原因而变得令人感兴趣。然而，因为这样的设备被缩放到越来越小的尺寸，其存储器单元(且更特别地，在其中的MTJ元件)的隧穿磁阻(TMR)也可能减小，这可潜在地导致设备和/或其存储器元件的不希望有的性能。考虑到此，已经做出努力以例如通过优化构成MTJ的材料叠置体的一个或多个层来减轻缩放对TMR的影响。虽然这些努力已经取得了一些成功，但是MTJ的材料叠置体的优化可以减轻缩放对MTJ的TMR的影响的程度受到各种因素限制。因此，这样的优化在某些实例中可能不足以得到具有期望TMR的存储器单元。
考虑到前述内容，本公开涉及存储器单元，其可能在各种类型的存储器设备(包括电阻随机存取存储器、磁阻式随机存取存储器、自旋转移力矩存储器等)中是有用的。如下面将详细描述的，本公开的存储器单元可以包括耦合到隧穿磁阻增强元件(在下文中的“TMRE”)的磁性隧道结元件(MTJ)。
被包括在本文所述的存储器单元中的MTJ元件可以是适合于以非易失性方式存储信息的任何类型的MTJ。为了理解的清楚和容易起见，本公开将聚焦于MTJ元件在自旋转移力矩存储器(STTM)元件的形式中的实施方式，且特别是聚焦于垂直STTM元件。应理解，这样的讨论是仅为了示例起见，以及可使用任何适当的MTK元件。例如，本文所述的MTJ可以在水平(即在平面中)STTM元件或另一类型的MTJ结构的形式中。
不考虑它们的形式，本文所述的MTJ可以例如响应于大于或等于第一阈值的外加电压(例如写入电压)而在高电阻状态和低电阻状态之间可以切换(反之亦然)，第一阈值在本文可以被称为VTH1。MTJ元件也可以是非易失性的，因为它们可以配置成在缺乏大于或等于VTH1的外加电压的情况下保持在它们的高或低电阻状态中。因此可以认识到，在各种实施方式中，本文所述的MTJ元件可以被运用来基于它们的高或低电阻状态存储二进制信息(例如以逻辑1或逻辑0的形式)。
如本领域中的技术人员将认识到的，本文所述的MTJ元件将呈现至少部分地由MTJ元件处于其高和低电阻状态中的电阻的差异限定的本征TMR。更特别地，符合本公开的MTJ元件的TMR可以由下面的表达式(I)限定：
(I)TMR1＝(RH1-RL1)/RL1
其中TMR1是所讨论的MTJ的本征隧穿磁阻比，RH1是MTJ处于其高电阻状态中的电阻，以及RL1是MTJ处于其低电阻状态中的电阻。
TMR1可以根据在讨论中的MTJ的配置和使用模型来明显改变。例如在一些实施方式，例如在2级高速缓存中，TMR1的范围可以是从大于10到高于200。对于读取速度较不重要的其它实施方式，例如物联网，TMR可以下降到100之下。当然仅为了示例起见列举这样的值和范围，且本文所述的MTJ可以呈现任何适当的TMR。
如上面提到的，本公开的存储器单元包括与MTJ元件串联耦合的一个或多个TMRE。通常，本文所述的TMRE用来将存储器单元的TMR增强到那个单元的MTJ的本征TMR之上，即TMR1之上。换句话说，TMRE的使用可以使存储器单元能够呈现增强的TMR，即TMRC，其中TMRC大于TMR1。
在各种实施方式中，本公开的TMRE可以采用可变电阻器的形式，所述可变电阻器像MTJ一样响应于电压的施加而在高和低电阻状态之间可以切换(反之亦然)。在一些情况下，本文所述的TMRE可以配置成使得它们可以响应于大于或等于第一阈值切换电压VTH2的电压的施加而从默认(例如高电阻)状态转换到经切换的(例如低电阻)状态。一旦它在低电阻状态中，TMRE就可以保持在那个状态中，直到外加电压落到或低于比VTH2小的第二阈值切换电压VH(V保持)为止。因此可以理解，本公开的TMRE可以呈现与“选择器”例如可以在以前开发的存储器单MTJ、单选择器(1M-1S)存储器单元中使用的选择器相同或相似的切换特性。然而与在1M-1S单元中的选择器不同，本文所述的TMRE不用来选择用于在读取或写入操作中使用的存储器单元(在存储器单元的阵列当中)。更确切地，本公开的TMRE用来将存储器单元的TMR增强到在那个单元中的MTJ的本征TMR之上。可以使用存取晶体管或不依赖于TMRE的某个其它适当的机构来实现存储器单元(例如从存储器单元的阵列)的选择。
考虑到前述内容，本文所述的TMRE在一些实施方式中可以起可变电阻器的作用，可变电阻器可以通过大于或等于VTH2的电压的施加来从默认(例如高电阻)状态切换到经切换的(例如低电阻)状态。然而与MTJ不同，TMRE可能不能够在缺乏外加电压的情况下维持其经切换的状态。例如且参考图5，在一些实施方式中，在0伏处，本文所述的TMRE可以在默认高电阻状态中。当电压施加到TMRE时，电压可以最初沿着线501斜升，直到它大于或等于VTH2为止。在那个时间，TMRE可以从其默认高电阻状态转换到其低电阻状态。当外加电压等于或超过VTH2时，线501反应出急剧的增加。此时，TMRE可以保持处于其低电阻状态中，只要施加到其电压不下降到其第二阈值切换电压VTH3之下。这个概念在图5中由线502示出。如所示，一旦TMRE处于其低电阻状态中，它就可保持在那里，只要外加电压超过VTH3。然而当电压落到或低于VTH3时，TMRE可以从其经切换的(低电阻)状态转换到其默认高电阻状态，如图5所示。
在一些实施方式中，当TMRE从其默认(高电阻)状态转换到其经切换(低电阻)的状态时，由于在TMRE中的电阻的变化，施加到TMRE的电压可以下降到VTH2之下。例如且如图5所示，在一些实施方式中，当满足或超过VTH2的电压施加到TMRE时，TMRE可转换到低电阻状态，此时施加到TMRE的电压可落到电压VSL，其中VSL小于VTH3。
考虑到此，本公开的TMRE配置成使得VSL大于VH，如果当大于或等于VTH2的电压被施加时这样的电压降被经历。实际上如可认识到的，如果VSL低于VH，则当施加大于或等于VH的电压时，本公开的TMRE将不稳定地保持在它们的经切换(例如低电阻)的状态中。更确切地，在这样的实例中，当施加大于或等于VTH2的电压时，TMRE将在高和低电阻状态之间振荡。在那个方面中，VSL可被理解为低稳定电压，在该低稳定电压处或之上，TMRE可稳定地保持处于其低电阻状态中。
在那个方面中，注意，VSL可以受到TMRE处于其高和低电阻状态下的电阻之间的相对差异影响。例如在一些实例中，随着TMRE的高和低电阻状态之间的差异增加，VSL可减小。因此，如果在这样的状态之间的差异变得太大，则VSL可接近VH或甚至落到VH之下。考虑到此，当VSL接近VH时，维持一致地落在VH之上的外加电压可能变得实际上很难。实际上在VSL接近VH的实例中，施加到TMRE的电压的变化(例如由于抖动或其它因素)可使外加电压暂时落在VH之下，这可引起性能问题。
配置TMRE使得它呈现期望VSL因此可能是合乎需要的。这可例如通过配置TMRE使得处于其高和低电阻状态的电阻之间的相对差异不太大来实现。例如在一些实施方式中，本公开的TMRE可呈现在它们的高电阻和低电阻状态之间的大约5000欧姆、大约10,000欧姆或甚至大约20,000欧姆的差异。而且在一些实例中，配置TMRE使得适当的操作窗口(△V)存在于VSL和VH之间可能是合乎需要的，如图5所示。在那个方面中，在一些实施方式中，本文所述的TMRE可配置成使得△V的范围从大于0到大约500毫伏，例如从大于或等于大约10到大约250毫伏，或甚至大于或等于大约20到大约120毫伏。没有限制地，在一些实施方式中，△V大于或等于大约20毫伏，例如大于或等于大约40毫伏。
考虑到前述内容，在各种实施方式中，本文所述的存储器单元包括与至少一个TMRE串联耦合的MTJ元件。在操作中，电压V0(例如读取或写入电压)可施加在存储器单元两端，例如在存储器设备的第一接触部(例如位线)和第二接触部(例如源线)之间，其中第一和第二接触部耦合到晶体管，分别是MTJ和TMRE(反之亦然)。作为结果，可观察到在晶体管两端的电压降Vt、在MTJ两端的第一电压降Vd1和在TMRE两端的第二电压降Vd2，其中V0＝Vt+Vd1+Vd2。
如上面提到的，本文所述的存储器单元包括与MTJ或TMR串联耦合的晶体管(在本文也被称为存取晶体管)。通常，存取晶体管用来使从存储器单元的阵列选择存储器单元成为可能。
如上面提到的，当V0施加到本文所述的单元时，第一电压降Vd1可出现在MTJ两端，而第二电压降Vd2可出现在TMRE两端。如本领域中的普通技术人员将理解的，Vd1和Vd2的值将取决于各种因素，例如V0的幅度和极化以及MTJ元件和/或TMRE的电阻状态。
在Vd1大于或等于VTH1(例如当写入电压施加到单元时)的实例中，本文所述的MTJ元件可从第一(例如高电阻)状态被驱动到第二(例如低电阻)状态，反之亦然。在这样的实例中，Vd1(或更特别地，V0)的幅度以及MTJ的高和低电阻(即RH1和RL1)可被设置成使得Vd2(例如在电压降Vd1和Vt之后)将总是超过TMRE的第一切换电压(VTH2)。因此在各种实施方式中，TMRE可配置成使得当写入电压施加到单元时它总是处于其经切换(例如低电阻)的状态中。
相反，当Vd1小于或等于VTH1时(例如当读取电压施加到单元时)，MTJ可保持处于其当前(例如高或低电阻)状态中。而且，Vd1(或更特别地，V0)的幅度以及MTJ的高和低电阻(即RH1和RL1)可被设置成使得在一些实施方式中当MTJ处于其低电阻状态中时Vd2将大于或等于VTH2，以及当MTJ处于其高电阻状态中时Vd2将小于或等于VTH2。在这样的实例中，TMRE可配置成使得当读取电压施加到单元同时MTJ处于其低电阻状态中时，Vd2超过VTH2，且TMRE从其默认(例如高电阻)状态被驱动到其经切换(例如低电阻)的状态。相反，当读取电压施加到单元同时MTJ处于其高电阻状态中时，Vd2可小于VTH2，且TMRE可保持处于其默认(例如高电阻)状态中。
换句话说，在一些实施方式中，MTJ和TMRE可配置成使得当读取电压施加到单元时它们总是在同一电阻状态中。也就是说，在读取操作期间，当MTJ处于其高电阻状态中时，TMRE将处于其高电阻状态中，以及当MTJ处于其低电阻状态中时，TMRE将处于其低电阻状态中。如下面更详细描述的，这个配置可导致存储器单元呈现大于单独MTJ的本征TMR(TMR1)的总TMR(TMRC)。
如前面提到的，MTJ和TMRE串联地耦合。因此可认识到，包括这些元件的存储器单元的总电阻将由MTJ的电阻和TMRE的电阻之和支配。考虑到这一点且如下面更详细描述的，TMRE可配置成使得处于其低电阻状态中，它呈现相对小的电阻(RL2)，其例如大约相同于或小于MTJ处于其低电阻状态中的电阻(RL1)。然而，TMRE也可配置成使得处于其高电阻状态中，它呈现相对高的电阻(RH2)，其例如大约相同于或小于MTJ处于其高电阻状态中的电阻(RHL1)。
没有限制地，在一些实施方式中，TMRE可配置成使得RL2小于(例如明显小于)RL1，以及RH2明显大于RH1。例如在一些实施方式中，RL2可小于或等于RL1的大约100％，例如小于或等于RL1的大约80％、70％、60&、50％、40％、30％、20％、10％或甚至大约1％。相反，RH2的范围可以是大于或等于RH1，且在一些实例中可大于或等于大约1.5、2、3、5、10、20、甚至大约100倍于RH1(或更大)。
考虑到前述内容，本文所述的MTJ可具有任何适当的RL1和RH1值，即任何适当的低和高电阻值。例如在一些实施方式中，RL1的范围可以是从大约1000到大约4000欧姆，例如从大约1500到大约4000欧姆，或甚至大约2000到大约4000欧姆。在一些实施方式中，J1是大约3900欧姆。在这样的实施方式中，RH1的范围可以是从大于或等于大约4000到大约9000欧姆，例如大约5000到大约8000欧姆，或甚至大约5000到大约7000欧姆。没有限制地，在一些实施方式中，RL1是大约2000欧姆或大约4000欧姆，以及RH1是大约9000或大约8000欧姆。在一些实施方式中，RL1是大约3900欧姆，以及RH1是大约7000欧姆。
类似地，本文所述的TMRE可具有任何适当的RL2和RH2值，即任何适当的低和高电阻值。例如在一些实施方式中，RL2的范围可以是从大于0到大约1000欧姆，例如从大于0到大约800欧姆，从大约200到大约800欧姆，或甚至从大约200到大约700欧姆。同样，RH2的范围可以是从大于或等于大约5000欧姆到大约50,000或更大，例如从大于或等于大约5000到大约20,000欧姆，甚至从大约5000到大约10,000欧姆。没有限制地，在一些实施方式中，RH2的范围是从大约9,000到大约11,000欧姆，且在一些情况下是大约10,000欧姆。
如前面提到的，在一些实施方式中，RL2可明显小于RL1，而RH2可明显大于RH1。因此例如在一些实施方式中，MTJ和TMRE可配置成使得RL1范围从大约1000到大约4000欧姆(例如大约3900欧姆)，RL2范围从大于0到大约500欧姆(例如大约200欧姆)，RH1范围从大约6000到大约8000欧姆(例如大约7000欧姆)，以及RH2范围从大于8000到大约15,000欧姆(例如大约10,000、12,000或甚至大约14,000欧姆)。没有限制地，在一些实施方式中，RL1和RL2分别是大约3900和大约7000欧姆，以及RL2和RH2分别是大约200和大约10,000欧姆。
因为MTJ和TMRE彼此串联耦合，可认识到，当MTJ和RMRE都在它们的低电阻状态中时，本文所述的存储器单元可呈现总低电阻(CRL)，其中CRL＝RL1+RL2。而且，当MTJ和RMRE都在它们的高电阻状态中时，本文所述的存储器单元可呈现总高电阻(CRH)，其中CRH＝RH1+RH2。在存取晶体管被包括在单元中的实例中，存取晶体管的电阻也可在CRL和CRH的确定中被添加到MTJ和TMRE的电阻。然而，因为当单元被选择时(即当晶体管处于其闭合状态中时)存取晶体管的电阻被预期相对于RL1、RH1、RL2和RH2是小的，晶体管的电阻从CRL和CRH的上述表示中被省略。
考虑到此，本文所述的存储器单元可呈现可由下面的表达式II确定的总TMR：
(II)TMRC＝(CRH-CRL)/CRL
其中CRH和CRL如上所述被限定，且TMRC是包括串联耦合的MTJ和TMRE的单元的隧穿磁阻。因为RL2低于RL1且RH2高于RH1，则可理解，在CRH和CRL之间的差异(即CRH-CRL)可大于(实际上在一些实例中明显大于)在RH1和RL1之间的差异(即RH1-RL1)。
本公开的存储器单元因此可呈现TMRC，其大于其中的MTJ的本征TMR，即TMR1。实际上在一些实施方式中，TMRC可以比TMRM大大约10、20、30、50、75、100、150、200％或甚至300％或更多。换句话说，在一些实施方式中，本文所述的存储器单元可呈现范围从大约200到大约600或更大、例如从大约200到大约560或甚至大约250到大约500的TMRC。换句话说，在一些实施方式中，TMRC可大于TMR1，且范围可以是从大于或等于大约200例如大于或等于大约175、大约200、大约250、大约300、大约350、大约400、大约500、大约560或更大。没有限制地，在一些实施方式中，TMR1可以是大约40以及TMRC可以是大约560，TMR1可以是大约55以及TMRC可以是大约470，TMR1可以是大约70以及TMRC可以是大约420，TMR1可以是大约85以及TMRC可以是大约420，以及TMR1可以是大约100以及TMRC(例如其中RL1到RH1的范围是大约3500到大约7000欧姆，且RL2到RH2的范围是大约200到大约10,000欧姆)。当然，这样的值和范围仅为了说明起见被列举，且不是限制性的。实际上，本公开设想呈现任何适当的TMRC并包括呈现任何适当的TMR1的MTJ的存储器单元。
为了清楚的利益并便于本文所述的技术的理解，本公开现在将参考附图继续描述各种实施方式的操作。最初，讨论将聚焦于具有所谓的1T-1J(即一个晶体管、一个磁性隧道结)配置的存储器单元的一个示例以及包括这样的单元的阵列的存储器单元的各种实施方式。在上述讨论之后，将描述符合本公开的存储器单元的各种实施方式以及包括这样的单元的阵列的存储器设备和系统。
因此参考图1A，其为具有所谓的1T-1J配置的存储器单元的方框图。如所示，存储器单元100包括耦合到单个存取晶体管105的单个磁性隧道结(MTJ)103。如稍后接合图1C所述的，晶体管105可以用来使在包括存储器单元100的阵列的存储器设备中的单个存储器单元的选择成为可能。相反，MTJ 103配置成使用磁性隧道结来存储二进制数据，如本领域中的普通技术人员将理解的。
为了说明起见，本公开聚焦于实施方式，其中MTJ 103采用包括衬底、一个或多个导电层和材料叠置体的STTM元件的形式。如下面所述的，材料叠置体可包括固定磁性层、电介质(隧道氧化物)层和在电介质层上的自由磁性层。应理解，本文所述的STTM元件是可在本文所述的存储器单元中使用的仅仅一种类型的MTJ，以及任何适当的MTJ设备可在本文的存储器单元和设备中使用。
MTJ 103可包括任何适当类型的衬底或在任何适当类型的衬底上形成。适当衬底的非限制性示例包括但不限于电介质层，例如可在半导体设备的各种部件(例如互连层、在金属化层之上的凸块等)或电介质层可被使用于的其它部件上找到的电介质层。没有限制地，在一些实施方式中，衬底可以是例如夹层电介质(ILD)，其可位于半导体设备的一个或多个互连中或附近。当然，这样的衬底仅为了示例起见被列举，且其它适当类型的衬底可被使用并被本公开设想。
无论衬底的性质如何，如上面提到的，MTJ 103可在布置在衬底上的一个或多个导电层上形成或包括一个或多个导电层。例如在一些实施方式中，MTJ 103可在导电层上形成或包括导电层，导电层在衬底上形成。在任何情况下，可通过在衬底的上表面上大量沉积导电材料例如通过物理气相沉积、化学气相沉积、原子层沉积、电沉积、无电沉积等来形成导电层。不考虑它们被形成的方式如何，导电层可由一种或多种导电材料形成。可用于形成导电层的导电材料的非限制性示例包括金属，例如钌、铱、铑、其组合和合金等。可选地或此外，导电层可由导电基于碳的材料例如石墨、石墨的单原子层形成或包括导电基于碳的材料例如石墨、石墨的单原子层。
如前面提到的，MTJ 103可包括材料叠置体。如在本文使用的，术语“材料叠置体”指可构成MTJ的功能元件或更特别地STTM元件的全部或一部分的一系列材料层。考虑到这一点，本公开将继续描述包括单个固定磁性层、电介质(例如隧道氧化物)层和单个自由磁性层的STTM元件的材料叠置体的示例。然而应理解，其它层也可被包括在材料叠置体中。
实际上，材料叠置体在一些实施方式中可包括一个或多个附加层，例如在固定磁性层之下的一个或多个下层。这样的下层可包括例如钉扎层(例如合成反铁磁层)、电气接触部(例如第一接触层)等、其组合，诸如此类，如本领域中的技术人员将理解的。例如在一些实施方式(虽然未在附图中示出)中，材料叠置体可包括在一个或多个下层上形成的第一接触层(例如在衬底上形成的导电层上的第一接触层、在第一接触层上的一个或多个反铁磁层等)、在下层上的固定磁性层、在固定磁性层上的电介质层和在电介质层上的自由磁性层。
在一些实施方式中，MTJ 103的材料叠置体还可包括一个或多个上层，即可在MTJ103中的自由磁性层之上形成的层。这样的上层可包括例如单独的或与其它上层组合的第二接触层(例如类似于上面所述的第一接触层)，如本领域中的技术人员将理解的。同样，应理解，本文所述的MTJ的固定磁性层、自由磁性层和电介质(例如隧道氧化物)层可以每个由一个或多个层形成。而且，虽然本公开描述了晶体管105与MTJ 103分离的实施方式，应理解，在一些实施方式中，MTJ 103的材料叠置体可包括晶体管105。
考虑到前述内容，参考图1B，其描绘符合本公开的MTJ 103的层结构的一个示例。如在所示实施方式中所示的，MTJ 103包括衬底111和在其上形成的材料叠置体110。材料叠置体110包括在衬底111上的第一接触部113(或在其上的导电层(未示出))、在第一接触部113上的固定磁性层115、在固定磁性层115上的隧穿(电介质)层117、在电介质层117上的自由磁性层119和在自由磁性层119上的第二接触部121。通常，第一和第二接触部113、121是导电层，其可以用来将材料叠置体110耦合到其它元件，例如电力源和/或电压源。
如所示，固定磁性层115(例如直接在)在衬底113和接触部113的上表面上形成，但如前面提到的，其它层(例如导电层、一个或多个下层等)可存在于固定磁性层115与衬底111和/或第一接触部113的上表面之间。在任何情况下，固定磁性层115可由可用作STTM元件的固定磁性层的任何适当的材料形成，并可包括如前所述的一个或多于一个层。可用于形成固定磁性层115的适当材料的非限制性示例包括磁性合金钴，例如但不限于钴、铁和硼(例如CoFeB)的合金、一个或多个交替的铁和铂层、一个或多个交替的钴(Co)和铂(Pt)层(Co/Pt)、一个或多个交替的钴铁合金(CoFe)和Pt层(CoFe/Pt)、一个或多个交替的铁铂(FePt)合金和Pt层(FePt/Pt)、掺杂有掺杂剂Y的金属X的一个或多个层(其中x是铁、钴和/或镍，且Y是硼、磷、碳或硅)、一个或多个铁铂(FePt)合金层、CoFeB和重金属H的一个或多个交替层(其中H是钨、钽(Ta)、钼(Mo)、铌(Nb)、铬(Cr)或其组合(例如CoFeB/J/CoFeB))等。
没有限制地，在一些实施方式中，固定磁性层115由CoFeB的一个或多个层形成。在其它实施方式中，固定磁性层115由包括CoFeB或CoFe的第一层、在第一层上的钌的第二层和在钌层上的CoFeB的第三层的叠置体形成。在这样的实施方式中，固定磁性层115可以是CoFe、钌和CoFeB的反铁磁叠置体，其中第二层(即钌层)的厚度可以是非常特定的，例如范围从大约4到大约9纳米(nm)。可选地或此外，在一些实施方式中，固定磁性层115可由CoFeB和重金属H的一个或多个交替层形成，其中H在上面被限定且每个重金属层是大约3到大约5埃厚。
不考虑其成分或配置，固定磁性层115可由适合于维持固定多数自旋的材料或材料叠置体形成。因此，固定磁性层115在一些实施方式中可被称为铁磁层。例如在一些实施方式中，固定磁性层115配置成维持固定多数自旋，其实质上与衬底111的平面对准和/或垂直或实质上垂直于平面衬底111。没有限制地，在一些实施方式中，材料叠置体110配置成形成垂直STTM元件，在这种情况下，固定磁性层115可配置成维持垂直于衬底111的平面的多数自旋，例如，如在图1B中所示的。
在固定磁性层115内的一个或多个层的厚度可根据应用和在材料叠置体110中使用的材料的性质而明显改变。例如在一些实施方式中，在固定磁性层110中的一个或多个层的厚度的范围可以是从大约3埃到大约14埃。当然，可使用具有任何适当的厚度的固定磁性层。
电介质层117在一些实施方式中由适合于允许多数自旋的电流穿过它同时至少在某种程度上阻止少数自旋的电流穿过的材料组成。电介质层117因此可被理解为隧穿层，并在本文如上所说被提到。在一些实施方式中，电介质层117可由一种或多种氧化物形成。可用于形成电介质层117的氧化物的非限制性示例包括氧化镁(MgO)、氧化铝(Al2O3)、氧化铕(EuO)、氧化铕镁(EuMgO)、硫化铕(EuS)、硒化铕(EuSe)、锰酸铋(BiMnO3)、氧化镍铁(NiFe2O4)、氧化钴铁(CoFe2Q4)、砷化镓(GaAs)、氧化铕(EuO)、钛酸锶(SrTiO3)、氧化镁铝(MgAlO)、其组合等。当然，其它适当的材料也可用于形成电介质层117。没有限制地，在一些实施方式中，电介质层117由MgO形成。
电介质层117的厚度可根据应用和在材料叠置体110中使用的材料的性质而明显改变。例如在一些实施方式中，电介质层117的厚度的范围可以是从大约6埃到大约12埃。如可认识到的，电介质层117的厚度可影响其电阻面积乘积(RA)，如以欧姆平方微米(Ωμ2)为单位测量的。因此控制电介质层205的厚度以实现例如从大约1到大约20Ωμ2的期望RA可能是合乎需要的。
材料叠置体110可通常配置成提供平面或垂直STTM元件。根据期望配置，固定磁性层115和自由磁性层119的配置可改变。没有限制地，在一些实施方式中，材料叠置体110配置成提供垂直STTM元件。在那个方面中，自由磁性层119可配置成使得磁性方向的垂直分量超过该层的磁性方向的平面内分量而占主导地位。例如，当自由磁性层119是或包括CoFeB合金的一个或多个层时，从与电介质层117(例如MgO)中的氧相互作用的该层的铁得到的磁化的垂直分量可超过在自由磁性层119中的磁化的水平分量而占主导地位。在这样的实例中，可认识到，在与电介质(MgO)层117的界面处的自由磁性层119中的表面(例如Fe)原子的氧化的程度可使自由磁性层119具有垂直主导的自旋状态。
如所提到的，在一些实施方式中，CoFeB合金的一个或多个层可用于形成自由磁性层119。虽然CoFeB可能在一些应用中是特别适合的，但应理解，其它材料可用于形成自由磁性层119。例如，自由磁性层119可由一层或多层钴的磁性合金例如但不限于钴、铁和硼的合金(例如CoFeB)、一个或多个交替的铁和铂层、一个或多个交替的钴(Co)和铂(Pt)层(Co/Pt)、一个或多个交替的钴铁合金(CoFe)和Pt层(CoFe/Pt)、一个或多个交替的铁铂(FePt)合金和Pt层(FePt/Pt)、掺杂有掺杂剂Y的金属X的一个或多个层(其中x是铁、钴和/或镍，且Y是硼、磷、碳或硅)、一个或多个铁铂(FePt)合金层、CoFeB和重金属H的一个或多个交替层(其中H在上面被限定或其组合(例如(例如CoFeB/H/CoFeB)、其组合))等形成。
在自由磁性层119内的一个或多个层的厚度也可根据应用和在材料叠置体110中使用的材料的性质而明显改变。例如在一些实施方式中，在自由磁性层119中的一个或多个层的厚度的范围可以是从大约3埃到大约14埃。
如上面提到的，固定磁性层115可具有在垂直于衬底111的平面的方向上钉扎的磁性方向。这个概念在图1B中示出，其中用方向垂直于衬底111平面的箭头显示固定磁性层115的磁化方向150。如前面解释的且如在STTM设备的领域中的技术人员将理解的，自由磁性层119可具有磁化方向160，其也可垂直于衬底111的平面，但可与固定磁性层150的磁化方向150平行或反平行地对准。这个概念也在图1B中示出，图1B将自由磁性层119的磁化方向160描绘为与固定磁性层115的磁化方向150平行或反平行。如进一步示出的，当方向160与方向150平行而对准时，MTJ 103可以在低电阻状态、即电子可相对容易地隧穿过电介质层117时的状态中。相反，当方向160与方向150反平行时，MTJ 103可以在高电阻状态、即电子可能相对更难隧穿过电介质层117时的状态中。
按照前面的描述，材料叠置体110可包括在自由磁性层119、固定磁性层115或两者之上和/或之下的附加层。例如在一些实施方式中，例如由钽形成的第一接触部(电极)113被形成为在固定磁性层115之下的一层，以及由钽形成的第二接触部(电极)121被形成为在自由磁性层119之上的一层。可选地或此外，在一些实施方式中，合成反铁磁层在固定磁性层115之下形成。
如在图1B中进一步所示的，在一些实施方式中，第一电极123(例如第一迹线)可用于例如直接地或通过第一接触部121将自由磁性层119耦合到另一部件，例如电压源。类似地，第二电极125(例如第二迹线)可用于例如直接地或通过第一接触部113将固定磁性层115耦合到另一部件，例如晶体管、电压源、其组合等。经由第一和第二电极123、125，电压可施加到MTJ 103，使方向160从与方向150平行的方向切换到与方向150反平行的方向，反之亦然。换句话说，材料叠置体110可配置成使得当大于或等于第一阈值电压(VTH1)的电压施加在MTJ 103两端时，自由磁性层119方向160例如从与方向150平行的状态改变到与方向150反平行的状态，反之亦然。
注意，图1B(和稍后图3)描绘一个实施方式，其中固定磁性层位于材料叠置体110的底部附近，以及自由磁性层119位于材料叠置体110的顶部附近。应理解，这样的图示仅仅为了示例起见，以及可以用另一方式配置材料叠置体110。例如在一些实施方式中，自由磁性层119可位于材料叠置体110的底部附近(例如在电介质层117之下)，以及固定磁性层115位于材料叠置体110的顶部附近(例如在电介质层117之上)。
现在返回到图1A，如进一步示出的，存储器单元100包括耦合到MTJ 103的晶体管105，使得存储器单元具有1T-1MTJ结构。具有这样的配置的存储器单元的操作在本领域中被很好地理解，且因此只在本文被简要概述。通常，晶体管105可以起开关的作用，开关可使从存储器单元100n的阵列选择一个存储器单元100成为可能。例如，晶体管105可耦合到字线(未在图1A中示出)，其可控制晶体管105是否在导通或截止状态中。在其截止状态中，晶体管105可防止电压施加到单元100。当MTJ 103的状态要被改变(例如在写入操作期间)或被读取(例如在读取操作期间)时，字线111可使晶体管105转换到导通状态，从而允许电压V0施加到单元100。
在读取操作的情况下，读取电压V0(也被称为VR)可施加到单元100，其中V0小于MTJ103的VTH1。在这样的实例中，MTJ 103可保持在其当前状态中。可以例如用感测电路来确定MTJ 103的电阻状态，感测电路可感测穿过单元100的电流量的幅度。当MTJ 103处于其高电阻状态中时，感测电流可以是相对小的，而当MTJ 103处于其低电阻状态中时，感测电流可以是相对高的。在写入操作的情况下，电压V0(也被称为VW)可施加到单元100，其中V0大于MTJ 103的VTH1。在这样的实例中，V0可将MTJ 103从其当前(例如高或低电阻)状态驱动到经切换(例如低或高电阻)的状态。可通过感测流经选定单元的电流的变化来确定写入的完成。
前述概念可被应用来生产包括存储器单元100的阵列的存储器设备。在这方面，参考如1C，其描绘存储器设备150的一个示例。如所示，存储器设备包括多个(例如阵列)存储器单元100n，其中n是大于或等于2的正整数。存储器单元100n的性质和操作与上面关于存储器单元100所述的相同，且因此为了简洁起见，将不再重复。如进一步所示的，存储器设备包括位线127、字线129、源极线131(其也可被理解为感测线)、双极脉冲发生器133、感测放大器135和参考137。位线127和源极线131每个耦合到多个存储器单元100n。在一些实施方式中，位线127可耦合到在单元100n的MTJ中的自由磁性层附近的接触部，例如耦合到图1B所示的材料叠置体110的第二接触部121。在这样的实例中，源极线131可耦合到在单元100n的MTJ中的固定磁性层附近的接触部，例如耦合到材料叠置体110的第一接触部113。当然，这样的配置不是必需的，且其它适当的配置可被使用。
在任何情况下，一个或多个字线129可耦合到在每个存储器单元100n中的晶体管105。通常，字线129可被运用以例如结合读取或写入操作来从多个存储器单元100n选择一个存储器单元100。在这方面，字线129可耦合到其它部件，例如存储器控制器、读取/写入控制器等(未示出)，其可以用来控制在一个或多个存储器单元100n上的读取或写入操作的执行。例如在一些实施方式中，存储器控制器可沿着字线129传输单元选择信号或引起单元选择信号的传输，其中单元选择信号使晶体管105之一从例如截止转换到导通状态，而不影响其它晶体管105的截止状态。以这种方式，可例如结合读取、写入或其它操作来选择多个单元100n的一个或多个单元100。
在读取操作的情况下，存储器控制器可使双极脉冲发生器133产生具有小于选定单元的MTJ 103的切换电压(VTH1)的读取电压(VR)的脉冲。VR可经由位线127和源极线130施加在选定单元100两端。在VR的施加期间，可使用感测放大器135来确定选定单元的MTJ 103的状态。更特别地，感测放大器135可响应于VR例如相对于由参考137提供的参考点(例如参考电流)来感测穿过选定单元100的电流的幅度。当MTJ 103处于其高电阻状态中时，感测电流可以是相对小的，而当MTJ 103处于其低电阻状态中时，感测电流可以是相对高的。
如可从前述内容认识到的，选定单元100(或更特别地，其MTJ 103)的TMR将直接影响在当其MTJ处于其高电阻状态中时流经选定单元的电流和当其MTJ处于其低电阻状态中时流经选定单元的电流之间的差异的幅度。也就是说，在图1A-1C的实施方式中，MTJ 103的TMR1将确定在读取操作期间流经选定单元的第一电流I1和第二电流I2之间的差异，其中I1是当MTJ 103处于其低电阻状态中时流经选定单元的电流，而I2是当MTJ 103处于其高电阻状态中时流经选定单元的电流。因此，当TMR1相对小时，在I1和I2之间的差异(即I1-I2)将相对小，以及当TMR1相对大时，I1-I2也将相对大。
同样，在写入操作期间，存储器控制器可使双极脉冲发生器133产生具有大于选定单元的MTJ 103的切换电压(VTH1)的写入电压(VW)的脉冲。像VR一样，VW可经由位线127和源极线130施加在选定单元100两端。在VW的施加期间，可例如使用感测放大器135来监控选定单元的MTJ103的状态。更特别地，感测放大器135可响应于VW例如相对于由参考137提供的参考点(例如参考电流)来感测穿过选定单元100的电流的幅度。可例如通过响应于VW检测从穿过选定单元的第一电流到第二电流的转换、即从I1到I2的转换且反之亦然来用信号通知写入的成功完成。
如上面提到的，已经在努力减小MTJ 103的尺寸，例如以便产生具有增加数量的存储器单元100n的存储器设备150。然而已观察到，减小MTJ 103的规模引起其TMR1的相应减小，且又当MTJ 103处于其高电阻状态中时导致流经选定单元的电流的相对小的差异，与当MTJ 103处于其低电阻状态中时相反。如可认识到的，由单元100n呈现的相对低的TMR1可能使得更加难以准确地确定MTJ 103的状态，并且因此更加难以准确地确定存储在其中的信息的性质(即MTJ 103是否存储逻辑1或0)。
考虑到前述内容，现在参考图2，其描绘符合本公开的存储器单元的一个示例。如所示，存储器单元200包括很多与存储器单元100相同的元件，例如MTJ 103和晶体管105。这样的元件的性质和功能与上面关于图1所述的相同，且因此为了简洁起见而不被重复。除了这样的部件以外，存储器单元200还包括TMRE 203，其与MTJ 103串联耦合。因此可理解，单元200具有1晶体管、1MTJ和1TMRE配置(1T-1MTJ-1TMRE)。
作为初始主题，注意，本公开聚焦于实施方式，其中TMRE 203与MTJ 103串联耦合，MTJ 103又与晶体管105串联耦合。应理解，这样的实施方式仅为了示例的目的，以及可以用另一方式布置TMRE 203、MTJ 103和晶体管105。例如在一些实施方式中，MTJ 103可与TMRE203串联耦合，TMRE 203又与晶体管105串联耦合。
如前面解释的，TMRE 203可配置成使得它起可变电阻器的作用，可变电阻器可响应于外加电压来从默认(例如高电阻)状态切换到经切换(例如低电阻)的状态。在这方面，TMRE 203可包括一个或多个切换层，其中每个切换层包括一层或多层可切换材料，即可响应于电压、例如超过阈值切换电压(即，如上面提到的VTH2)的电压而从(相对)绝缘转换到(相对)导电的状态(反之亦然)的材料。
可在TMRE 203的切换层中使用的可切换材料的非限制性示例包括硫属化物合金，例如硅硫化物、硒化物或碲化物与锗硫化物、硒化物或碲化物的合金，其中硅和/或锗的分数可从大于0改变到100％。在一些实例中，这样的合金可包括掺杂剂，例如砷(As)和/或铋(Bi)。可在TMRE 203中使用的可切换材料的非限制性示例包括金属-绝缘体-转变(MIT)材料，例如但不限于所谓的莫特绝缘体。如在本文使用的，术语“莫特绝缘体”指呈现MIT并被预期在常规能带理论下是导电的、但可能由于电子-电子相关性例如响应于力例如电压和/或电场的施加和撤回中的至少一项而变成电阻的材料的子集。
可根据本公开来使用的适当的莫特绝缘体的非限制性示例包括VO2、掺杂金属的V2O3、RNiO3(其中R是从镧、铈、镨、钕、钷、钐、铕、钆、铽、镝、钬、铒、铥、镱、镏、锕、钍、镤、铀、钚、镅、锫、锎、锿、镄、钔、锘、铹和其组合选择的一个或多个稀土元素)、NbO2、掺杂金属的NbO2、Fe3O4、FeS、Ti3O5、LaCoO3、SmNiO3、其组合等。
考虑到前述内容，TMRE 203可以是独立的设备或它可以与MTJ 103集成在一起。例如在一些实施方式中，TMRE 203可以是独立的两端子设备，其与MTJ 103串联耦合并包括夹在两个导电电极之间的一个或多个切换层。可选地且如将在下面聚焦的，在一些实施方式中，TMRE 203可与MTJ 103集成在一起。在这样的实例中，TMRE 203的部件(例如其一个或多个切换层)可在MTJ 103的部件上并与MTJ 103的部件一起形成，使得MTJ 103和TMRE 203串联耦合并且是同一单块结构(例如同一材料叠置体)的部分。在任何情况下，将本文所述的存储器单元理解为包括晶体管105可能是有用的，晶体管105耦合到与TMRE 203串联耦合的MTJ 103的组合201，其中TMRE 203可与MTJ 103成一整体或分离。
在任一情况下，TMRE 203可包括除了上面提到的切换层以外的一个或多个附加层。例如，在一些实施方式中，TMRE 203可包括一个或多个阻挡层，其配置成阻止在切换层和一个或多个相邻层例如一个或多个金属层的材料之间的混合。这样的阻挡层可例如在其切换层之下和/或上形成，并可配置成防止在切换层和在设备的一个或多个上层或下层之间的扩散。可用于形成这样的阻挡层的适当材料的非限制性示例包括金属氮化物(例如TaN、TiN、WN)、耐火金属碳化物(例如TiC、TaC、WC)、耐火金属碳氮化物(例如TaCN)、导电金属氧化物(例如RuO2、CrO2、WO2、IrO2、PtO2、RhO2)、其组合等。
可以用几种方式调整TMRE 203的特性。例如，如前面提到的，TMRE 203的切换层可配置成响应于大于或等于VTH2的外加电压而从默认(例如高电阻)状态转换到经切换(例如低电阻)的状态。有鉴于此，可通过调节在TMRE 203中的切换层的厚度来调整VTH2的值。例如在一些实例中，当在TMRE 203中的切换层的厚度减小时，VTH2可减小，反之亦然。
调节在TMRE 203的切换层的厚度以达到期望VTH2可能因此是合乎需要的。在这方面，在一些实施方式中，可调节TMRE 203的切换层的厚度，使得VTH2范围从大于0到大约0.5V，例如从大约0.1到大约0.4V，或甚至大约0.2到大约0.3V。当然，这样的值和范围仅为了示例起见而被列举，且可以只使用任何适当的VTH2。
TMRE 203处于其高电阻(例如截止)状态中的电阻也可由在其中使用的可切换层的厚度影响。例如在一些实施方式中，当在其中使用的可切换层的厚度减小时，TMRE 203处于其高电阻状态中的电阻可减小，反之亦然。虽然是可能的，但在很多实例中，TMRE 203处于其低电阻状态中的电阻也可以不受在其中使用的切换层的厚度影响。更确切地，在很多实例中，TMRE 203处于其低电阻状态中的电阻可取决于在其切换层中使用的材料的选择和可能的其它考虑因素。
调节TMRE 203的厚度使得TMRE呈现在其高电阻状态中的期望电阻可能因此是合乎需要的。在这方面，在一些实施方式中，可调节TMRE 203的切换层的厚度，使得TMRE 203处于其高电阻状态中的电阻与RH2的上面提到的值一致，以及TMRE 203处于其低电阻状态中的电阻与RL2的上面提到的值一致。在任何情况下，在TMRE 203中的切换层的厚度可广泛地改变，并且范围可以是例如从大于等于0到大约40纳米(例如)，例如从大约5到大约30m，或甚至大约5到大约20nm。
现在参考图3，其描绘符合本公开的TMRE 203和MTJ 103的组合201’的一个示例。更特别地，图3描绘组合201’，其中TMRE 203和MTJ 103是同一层叠置体的部分，即其中TMRE203和MTJ 103是同一单块结构的部分。如可看到的，组合201’包括衬底111、材料叠置体110和第二接触部121，其性质和功能通常与前面结合图1B所述的相同。因此，为了简洁起见，这样的元件没有在这里再次被描述。有鉴于此，组合201’还示出TMRE 203在这个实施方式中是在MTJ 203的材料叠置体110上形成的材料叠置体。应理解，在(例如直接在)自由磁性层119上的TMRE 203的层的位置仅仅是例证性的，以及TMRE 203的层可位于不同位置。例如，TMRE 203的层可在固定磁性层115之下、例如在固定磁性层115和第一接触部113之间形成。
在所示实施方式中，TMRE 203包括切换层311，且可选地包括一个或多个阻挡(例如扩散阻挡)层313、313’。例如且如在所示实施方式中所示的，TMRE 203可包括在切换层的下表面和自由磁性层319的上表面之间的阻挡层313。可选地或此外，在一些实施方式中，TMRE 203包括在(例如直接在)切换层311的上表面上、例如在切换层311的上表面和第二接触部121之间形成的阻挡层313’。切换层311和阻挡层313、313’的性质和功能以前被描述，且所以不再重复。
如在图3的实施方式中进一步所示的，接触部121可在(例如直接在)切换层311的上表面上和/或在可选的阻挡层313’的上表面上形成。按照图1B的描述，接触部121可以用来将组合201’耦合到一个或多个附加的部件，例如晶体管105、电压源或其组合。没有限制地，在一些实施方式中，接触部113将组合210’耦合到晶体管105，其又可耦合到电压源。
现在返回到图2，如进一步示出的，存储器单元200包括耦合到MTJ 103和TMRE 203的组合201的晶体管105，使得存储器单元具有1T-1MTJ-1TMRE结构。存储器单元200的操作与1T-1MTJ单元相同，1T-1MTJ单元在本领域中被充分理解且因此在其中仅简要地被概述。按照在图1A中的晶体管105的功能的以前描述，在图2和4中的晶体管105通常起开关的作用以使从存储器单元200n的阵列选择一个存储器单元200成为可能。例如，晶体管105可耦合到字线(未在图2中示出但在图4中示出)，其可控制晶体管105是否在导通或截止状态中。在其截止状态中，晶体管105可防止电压(例如图2中的V0)施加到存储器单元200。
例如当MTJ 103的状态要被改变(例如在写入操作期间)或被读取(例如在读取操作期间)时，字线可使晶体管105转换到导通状态，从而允许电压V0施加到单元200。在写入操作期间，V0可超过MTJ 103的VTH1，使它从其当前状态转换到经切换的状态。相反在读取操作期间，小于VTH1的V0可施加到单元200，在这种情况下MTJ 103可保持在其当前状态中。在任一情况下，可例如使用感测电路来确定MTJ 103的电阻状态，感测电路可感测穿过单元100的电流的幅度。当MTJ 103在其高电阻状态中时，感测电流可以是相对小的，而当MTJ103在其低电阻状态中时，感测电流可以是相对高的。
前述概念可被应用来生产包括存储器单元200的阵列的存储器设备。在这方面，参考图4，其描绘符合本公开的包括多个1T-1MTJ-1TMRE存储器单元的存储器设备400的一个示例。更特别地，图4的实施方式将存储器设备400描绘为包括多个(例如阵列)存储器单元200n，其中n是大于或等于2的正整数，且其每个存储器单元以前面所述的方式被配置。如进一步所示的，存储器设备包括位线127、字线129、源极线131(其也可被理解为感测线)、双极脉冲发生器133、感测放大器135和参考137。位线127和源极线131每个耦合到多个存储器单元200n。在一些实施方式中，位线127可耦合到在单元200n的MTJ中的自由磁性层附近的接触部，例如耦合到图3所示的材料叠置体110的第二接触部121。在这样的实例中，源极线131可耦合到在单元200n的MTJ中的固定磁性层附近的接触部，例如耦合到图3中的材料叠置体110的第一接触部113。当然，这样的配置不是必需的，且其它适当的配置可被使用。例如在一些实施方式中，MTJ 103和TMRE 203的位置可反转。同样，在MTJ 103中的自由和固定磁性层的位置也可被切换。在任何情况下，一个或多个字线129可耦合到在每个存储器单元200n中的晶体管105。
存储器设备400的操作通常与上面讨论的存储器设备150的操作相同，且因此不在这里详细地重复。通常，存储器控制器或其它部件可经由一个或多个字线129传输单元选择或其它信号以例如结合读取或写入操作从多个存储器单元200n选择一个存储器单元200。单元选择信号可使选定晶体管105导通，而其它晶体管105保持在它们的截止状态中。电压可接着结合读取操作、写入操作等施加在位线127和源极线131之间(反之亦然)。
在读取操作的情况下，存储器控制器可使双极脉冲发生器133产生具有小于选定单元的MTJ 103的切换电压(VTH1)的读取电压(VR)的脉冲。VR可经由位线127和源极线130施加在选定单元200两端。当VR被施加时，在MTJ 103两端将出现电压降Vd1。Vd1的幅度将取决于MTJ 103的状态。也就是说，当MTJ 103在其高电阻状态中时，Vd1将相对较大，而当MTJ103在其低电阻状态中时，Vd1将相对较小。根据Vd1的幅度，施加到TMRE的电压(通常等于VR–Vt-Vd1)可以或可以不超过VTH2。如可因此认识到的，TMRE 203是否从其默认(例如高电阻)状态被驱动到其经切换(例如低电阻)的状态可以取决于VR的幅度和MTJ 103的电阻状态。
如前面讨论的，MTJ 103和TMRE 203可配置成使得当MTJ 103在其高电阻状态中时，施加到TMRE 203的电压将小于VTH2，而当MTJ 103在其低电阻状态中时，施加到TMRE 203的电压将满足或超过VTH2。换句话说，MTJ 103和TMRE 203可以配置成使得当MTJ 103在其高电阻状态中时，TMRE 203响应于VR施加到选定单元200而保持在其默认(例如高电阻)状态中，而当MTJ 103在其低电阻状态中时，TMRE 203响应于VR施加到选定单元200而被驱动到其经切换的状态。
每个单元200n可以因此呈现总TMR，即TMRC，其超过本征TMR，即单独MTJ 103的TMR1，如前面讨论的。如可以认识到的，TMR的这个增加可以引起在当MTJ 103(和TMRE 203)在其低电阻状态中时响应于读取脉冲而流经选定单元的感测电流(I1)和当MTJ 103(和TMRE 203)在其高电阻状态中时响应于读取脉冲而流经选定单元的感测电流(I2)之间的差异的相应增加。
在写入操作的情况下，存储器控制器可以使双极脉冲发生器133产生具有大于选定单元的MTJ 103的切换电压(VTH1)的写入电压(VW)的脉冲。VW可以经由位线127和源极线131施加在选定单元200两端。在VW被施加时，在MTJ 103两端将出现电压降Vd1，并将在成功完成写入(即，MTJ 103的状态的成功切换)时从第一值改变到第二值。不考虑MTJ 103的状态，VW的幅度可以被选择成使得施加到TMRE 203的电压将超过切换电压VTH2。因此不考虑MTJ 103的状态，在读取操作期间，TMRE 203可以总是被驱动到其经切换(例如低电阻)的状态。
本公开的另一方面涉及符合本公开的包括存储器设备的系统，存储器设备包括一个或多个存储器单元。在这方面，参考图6，其示出根据本公开的实施方式的电子系统600的方框图。电子系统600可以相应于例如便携式系统、计算机系统、过程控制系统或使用处理器和相关存储器的任何其它系统。电子系统600可以包括例如处理器602、控制器604、存储器设备606和输入/输出设备(I/O)410。虽然在图6中用有限的部件描绘系统600，但是应理解，它可以包括多个处理器、存储器设备、控制器、I/O和可以存在于集成电路中的其它元件。在一些实施方式中，系统600可以配置成执行规定由处理器602对数据执行的操作的指令以及在处理器602、存储器设备606、控制器604和/或I/O 610之间的其它指令。
通常，控制器604可以用以通过在使指令从存储器设备606被取回并执行的一组操作中循环来协调处理器602、存储器设备606和I/O 610的操作。在这个方面中，存储器设备606可以包括与前述描述相关的多个存储器元件，即多个1T-1MTJ-1TMRE存储器单元。在一些实例中，在这样的单元中的MTJ可以是STTM，例如垂直或平面中STTM。可选地或此外，1T-1MTJ-1TMRE存储器单元和/或包括这样的单元的设备可以嵌在处理器602、控制器604和/或I/O 610中，例如作为其本地存储器。
本公开的另一方面涉及符合本公开的包括存储器单元的计算设备。在那个方面中，参考图7，其示出根据本公开的各种实施方式的计算设备700。如所示，计算设备700包括母板802，其可以包括各种部件，例如但不限于处理器704、通信电路(COMMS)706，其中任一个或全部可以与母板702物理和电子地耦合。
根据其应用，计算设备700也可以包括其它部件，例如但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏控制器、电池、各种编码解码器、各种传感器(例如全球定位系统(GPS)、加速度计、陀螺仪等)、一个或多个扬声器、照相机和/或大容量存储设备。
COMMS 706可以配置成实现用于数据往返计算设备700的传输的有线或无线通信。在一些实施方式中，COMMS 406可以配置成经由多种无线标准或协议中的任一个使无线通信成为可能，无线标准或协议包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。
符合本公开的存储器单元/设备可以被包括在可以存在于计算设备700的各种部件中的集成电路裸片中。例如在一些实施方式中，处理器704可以包括集成电路裸片，其包括一个或多个存储器设备，例如本文所述的一个或多个1T-1MTJ-1TMRE单元。同样，COMMS706可以包括集成电路裸片，其可以包括符合本公开的一个或多个存储器单元/设备。而且，计算设备700的各种其它存储器(例如DRAM、ROM、大容量存储器等)可以由符合本公开的一个或多个1T-1MTJ-1TMRE单元/设备构成或包括符合本公开的一个或多个1T-1MTJ-1TMRE单元/设备。
计算设备700可以由各种计算设备中的任一个形成，计算设备包括但不限于膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器、其组合等。当然，仅为了示例起见列举了这样的设备，且计算设备700可以是任何适当类型的移动或静止电子设备。
如可从前述内容认识到的，本文所述的技术可以使相对于在其中包括的MTJ元件的本征TMR具有提高的TMR的存储器单元和设备的生产成为可能。以这种方式，本文所述的技术可以实现和/或促进存储器单元的生产，存储器单元呈现提高的TMR并且因此改善了其用于存储器设备的性能。
示例
下面的示例代表本公开的附加的非限制性实施方式。
示例1：根据这个示例，提供了一种存储器单元，其包括：晶体管；磁阻式隧道结(MTJ)元件；以及与MTJ元件串联耦合的隧穿磁阻增强元件(TMRE)。
示例2：这个示例包括示例1的任何或所有特征，其中晶体管与MTJ元件和TMRE中的至少一个串联耦合。
示例3：这个示例包括示例2的任何或所有特征，其中：MTJ元件呈现本征隧穿磁阻比TMR1；存储器单元呈现集体隧穿磁阻比TMRC；以及TMRC大于TMR1。
示例4：这个示例包括示例2的任何或所有特征，其中TMRE是可变电阻器。
示例5：这个示例包括示例2的任何或所有特征，其中MTJ元件包括自旋转移力矩存储器(STTM)元件。
示例6：这个示例包括示例5的任何或所有特征，其中MTJ元件是垂直STTM元件。
示例7：这个示例包括示例2的任何或所有特征，其中：MTJ元件响应于大于或等于第一切换电压VTH1的电压而呈现在第一电阻状态和第二电阻状态之间的转换；TMRE响应于大于或等于第二切换电压VTH2的电压而呈现在默认电阻状态和经切换的电阻状态之间的转换。
示例8：这个示例包括示例7的任何或所有特征，其中：第一和第二电阻状态分别是第一低电阻状态和第一高电阻状态；默认和经切换的状态分别是第二高电阻和第二低电阻状态；以及MTJ元件和TMRE配置成使得当MTJ元件在其第一电阻状态中时TMRE在其经切换的状态中，以及当MTJ元件在其第二电阻状态中时TMRE在其默认状态中。
示例9：这个示例包括示例8的任何或所有特征，其中响应于施加到单元的读取电压：MTJ元件保持在当前电阻状态中；以及当前电阻状态是第一电阻状态和第二电阻状态之一。
示例10：这个示例包括示例2的任何或所有特征，其中MTJ元件由第一层叠置体限定，以及TMRE由第二层叠置体限定。
示例11：这个示例包括示例10的任何或所有特征，其中第一和第二层叠置体被组合，第一层叠置体形成在第二层叠置体之上或之下。
示例12：这个示例包括示例10的任何或所有特征，其中第一层叠置体包括固定磁性层、自由磁性层以及在自由磁性层和固定磁性层之间的电介质层。
示例13：这个示例包括示例10的任何或所有特征，其中第二层叠置体包括由呈现金属到绝缘体转变的材料制成的至少一个层。
示例14：这个示例包括示例13的任何或所有特征，其中由呈现金属到绝缘体转变的材料制成的至少一个层包括莫特绝缘体。
示例15：这个示例包括示例11的任何或所有特征，其中：第一层叠置体包括固定磁性层、自由磁性层以及在自由磁性层和固定磁性层之间的电介质层；以及第二层叠置体包括由呈现金属到绝缘体转变的材料制成的至少一个层。
示例16：这个示例包括示例15的任何或所有特征，还包括在第一层叠置体和第二层叠置体之间的阻挡层。
示例17：这个示例包括示例11的任何或所有特征，其中晶体管在第一层叠置体或第二层叠置体之上或之下形成。
示例18：这个示例包括示例3的任何或所有特征，其中TMRC大于或等于大约200。
示例19：根据这个示例，提供存储器设备，其包括：存储器控制器；以及多个存储器单元；其中多个存储器单元中的每个包括：晶体管；磁阻式隧道结(MTJ)元件；以及与MTJ元件串联耦合的隧穿磁阻增强元件(TMRE)。
示例20：这个示例包括示例19的任何或所有特征，其中晶体管与MTJ元件和TMRE中的至少一个串联耦合。
示例21：这个示例包括示例20的任何或所有特征，其中：多个存储器单元中的每个MTJ元件呈现本征隧穿磁阻比TMR1；多个存储器单元中的每个存储器单元呈现集体隧穿磁阻比TMRC；以及TMRC大于TMR1。
示例22：这个示例包括示例20的任何或所有特征，其中多个存储器单元中的每个TMRE是可变电阻器。
示例23：这个示例包括示例20的任何或所有特征，其中多个存储器单元中的每个MTJ元件包括自旋转移力矩存储器(STTM)元件。
示例24：这个示例包括示例23的任何或所有特征，其中多个存储器单元中的每个MTJ元件是垂直STTM元件。
示例25：这个示例包括示例20的任何或所有特征，其中：多个存储器单元中的每个MTJ元件响应于大于或等于第一切换电压VTH1的电压而呈现在第一电阻状态和第二电阻状态之间的转换；多个存储器单元中的每个TMRE响应于大于或等于第二切换电压VTH2的电压而呈现在默认电阻状态和经切换的电阻状态之间的转换。
示例26：这个示例包括示例25的任何或所有特征，其中：第一和第二电阻状态分别是第一低电阻状态和第一高电阻状态；默认和经切换的状态分别是第二高电阻和第二低电阻状态；以及多个存储器单元中的每个存储器单元配置成使得当MTJ元件处于其第一电阻状态中时其TMRE在其经切换的状态中，以及当MTJ元件处于其第二电阻状态中时其TMRE在其默认状态中。
示例27：这个示例包括示例20的任何或所有特征，还包括耦合到多个存储器单元的每个晶体管的至少一个字线，其中存储器控制器配置成选择多个存储器单元中的选定存储器单元用于经由至少一个字线来使用。
示例28：这个示例包括示例27的任何或所有特征，其中：存储器控制器配置成使单元选择信号经由至少一个字线传输到多个晶体管中的选定晶体管；单元选择信号配置成使选定晶体管从截止状态转换到导通状态，从而选择存储器单元中的选定存储器单元。
示例29：这个示例包括示例26的任何或所有特征，还包括耦合到多个存储器单元的每个晶体管的至少一个字线，其中存储器控制器配置成选择多个存储器单元中的选定存储器单元用于经由至少一个字线来使用。
示例30：这个示例包括示例29的任何或所有特征，其中存储器控制器还配置成使读取电压VR施加到存储器单元中的选定存储器单元，其中Vr小于VTH1。
示例31：这个示例包括示例30的任何或所有特征，还包括感测电路以响应于VR而感测穿过存储器单元中的选定存储器单元的感测电流，其中存储器控制器至少部分地由感测电流确定存储器单元中的选定存储器单元的MTJ元件的电阻状态。
示例32：这个示例包括示例29的任何或所有特征，其中存储器控制器还配置成使写入电压VW施加到存储器单元中的选定存储器单元，其中VW大于或等于VTH1。
示例33：这个示例包括示例32的任何或所有特征，还包括感测电路以响应于VW而感测穿过存储器单元中的选定存储器单元的感测电流，其中存储器控制器至少部分地由感测电流确定存储器单元中的选定存储器单元的MTJ元件的电阻状态。
示例34：这个示例包括示例19的任何或所有特征，其中多个存储器单元中的每个MTJ元件由第一层叠置体限定，以及多个存储器单元中的每个TMRE由第二层叠置体限定。
示例35：这个示例包括示例34的任何或所有特征，其中第一和第二层叠置体被组合，第一层叠置体形成在第二层叠置体之上或之下。
示例36：这个示例包括示例34的任何或所有特征，其中第一层叠置体包括固定磁性层、自由磁性层以及在自由磁性层和固定磁性层之间的电介质层。
示例37：这个示例包括示例34的任何或所有特征，其中第二层叠置体包括由呈现金属到绝缘体转变的材料制成的至少一个层。
示例38：这个示例包括示例37的任何或所有特征，其中由呈现金属到绝缘体转变的材料制成的至少一个层包括莫特绝缘体。
示例39：这个示例包括示例34的任何或所有特征，其中：第一层叠置体包括固定磁性层、自由磁性层以及在自由磁性层和固定磁性层之间的电介质层；以及第二层叠置体包括由呈现金属到绝缘体转变的材料制成的至少一个层。
示例40：这个示例包括示例38的任何或所有特征，还包括在第一层叠置体和第二层叠置体之间的阻挡层。
示例41：这个示例包括示例21的任何或所有特征，其中多个存储器单元中的每个的TMRC大于或等于大约200。
在本文使用的术语和表达式用作描述而不是限制的术语，且在这样的术语和表达的使用中并不排除所示和所述的特征(或其部分)的任何等效形式的意图，且应认识到，各种修改在权利要求的范围内是可能的。因此，权利要求意欲涵盖所有这样的等效形式。在本文描述了各种特征、方面和实施方式。特征、方面和实施方式容许与彼此组合以及容许变化和修改，如本领域中的技术人员将理解的。本公开应因此被考虑为包括所有这样的组合、变化和修改。

Claims (21)

1.一种存储器单元，包括：
晶体管；
磁阻式隧道结(MTJ)元件；
与所述MTJ元件串联耦合的隧穿磁阻增强元件(TMRE)；并且
其中：
所述晶体管与所述MTJ元件和所述TMRE中的至少一个串联耦合；
所述MTJ元件响应于大于或等于第一切换电压VTH1的电压而呈现第一电阻状态和第二电阻状态之间的转换；
所述TMRE响应于大于或等于第二切换电压VTH2的电压而呈现默认电阻状态和经切换的电阻状态之间的转换；
所述第一电阻状态和所述第二电阻状态分别是第一低电阻状态和第一高电阻状态；
所述默认电阻状态和所述经切换的电阻状态分别是第二高电阻状态和第二低电阻状态；并且
所述MTJ元件和所述TMRE被配置为使得当所述MTJ元件处于其第一电阻状态中时所述TMRE处于其经切换的电阻状态中，并且当所述MTJ元件处于其第二电阻状态中时所述TMRE处于其默认电阻状态中。
2.根据权利要求1所述的存储器单元，其中：
所述MTJ元件呈现本征隧穿磁阻比TMR1；
所述存储器单元呈现集体隧穿磁阻比TMRC；并且
TMRC大于TMR1。
3.根据权利要求1所述的存储器单元，其中，所述TMRE是可变电阻器。
4.根据权利要求1所述的存储器单元，其中，响应于施加到所述单元的读取电压：
所述MTJ元件保持在当前电阻状态中；并且
所述当前电阻状态是所述第一电阻状态和所述第二电阻状态的其中之一。
5.根据权利要求1所述的存储器单元，其中：
所述MTJ元件由第一层叠置体限定；
所述TMRE由第二层叠置体限定；并且
所述第一层叠置体与第二层叠置体进行组合。
6.根据权利要求5所述的存储器单元，其中：
所述第二层叠置体包括呈现金属到绝缘体转变的至少一个材料层，呈现金属到绝缘体转变的所述至少一个材料层包括莫特绝缘体。
7.根据权利要求5所述的存储器单元，其中：
所述第一层叠置体包括固定磁性层、自由磁性层以及位于所述自由磁性层和所述固定磁性层之间的电介质层；并且
所述第二层叠置体包括呈现金属到绝缘体转变的至少一个材料层。
8.根据权利要求6所述的存储器单元，其中，所述晶体管形成在所述第一层叠置体或所述第二层叠置体上方或下方。
9.根据权利要求2所述的存储器单元，其中，TMRC大于或等于200。
10.一种存储器设备，包括：
存储器控制器；以及
多个存储器单元；
其中，所述多个存储器单元中的每个存储器单元包括：
晶体管；
磁阻式隧道结(MTJ)元件；
与所述MTJ元件串联耦合的隧穿磁阻增强元件(TMRE)；并且
所述晶体管与所述MTJ元件和所述TMRE中的至少一个串联耦合；并且，
其中：
所述多个存储器单元中的每个MTJ元件响应于大于或等于第一切换电压VTH1的电压而呈现第一电阻状态和第二电阻状态之间的转换；
所述多个存储器单元中的每个TMRE响应于大于或等于第二切换电压VTH2的电压而呈现默认电阻状态和经切换的电阻状态之间的转换；
所述第一电阻状态和所述第二电阻状态分别是第一低电阻状态和第一高电阻状态；
所述默认电阻状态和所述经切换的电阻状态分别是第二高电阻状态和第二低电阻状态；并且
所述多个存储器单元中的每个存储器单元被配置为使得当其MTJ元件处于其第一电阻状态中时其所述TMRE处于其经切换的电阻状态中，并且当所述MTJ元件处于其第二电阻状态中时其所述TMRE处于其默认电阻状态中。
11.根据权利要求10所述的存储器设备，其中：
所述多个存储器单元中的每个MTJ元件呈现本征隧穿磁阻比TMR1；
所述多个存储器单元中的每个存储器单元呈现集体隧穿磁阻比TMRC；以及
TMRC大于TMR1。
12.根据权利要求11所述的存储器设备，其中，所述多个存储器单元中的每个TMRE是可变电阻器。
13.根据权利要求11所述的存储器设备，还包括耦合到所述多个存储器单元的每个晶体管的至少一个字线，其中，所述存储器控制器被配置为选择所述多个存储器单元中的选定存储器单元以用于经由所述至少一个字线来使用。
14.根据权利要求13所述的存储器设备，其中：
所述存储器控制器被配置为使单元选择信号经由所述至少一个字线传输到所述多个存储器单元的多个晶体管中的选定晶体管；
所述单元选择信号被配置为使所述选定晶体管从截止状态转换到导通状态，从而选择所述存储器单元中的选定存储器单元。
15.根据权利要求10所述的存储器设备，还包括耦合到所述多个存储器单元的每个晶体管的至少一个字线，其中：
所述存储器控制器被配置为选择所述多个存储器单元中的选定存储器单元以用于经由所述至少一个字线来使用。
16.根据权利要求15所述的存储器设备，其中所述存储器控制器还配置成使读取电压VR施加到所述存储器单元中的所述选定存储器单元，其中Vr小于VTH1。
17.根据权利要求16所述的存储器设备，还包括感测电路，所述感测电路响应于Vr而感测穿过所述存储器单元中的选定存储器单元的感测电流，其中，所述存储器控制器至少部分地由所述感测电流确定所述存储器单元中的选定存储器单元的所述MTJ元件的电阻状态。
18.根据权利要求16所述的存储器设备，其中，所述存储器控制器还被配置为使写入电压VW施加到所述存储器单元中的选定存储器单元，其中VW大于或等于VTH1。
19.根据权利要求18所述的存储器设备，还包括感测电路，所述感测电路响应于VW而感测穿过所述存储器单元中的选定存储器单元的感测电流，其中，所述存储器控制器至少部分地由所述感测电流确定所述存储器单元中的选定存储器单元的所述MTJ元件的电阻状态。
20.根据权利要求10所述的存储器设备，其中：
所述多个存储器单元中的每个MTJ元件由第一层叠置体限定；
所述多个存储器单元中的每个TMRE由第二层叠置体限定；并且
每个存储器单元中的所述第一层叠置体与所述第二层叠置体进行组合。
21.根据权利要求11所述的存储器设备，其中，所述多个存储器单元中的每个的TMRC大于或等于200。
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