JP2010033676A

JP2010033676A - 半導体記憶装置

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Publication number: JP2010033676A
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Inventors: Hiroshi Maejima; 洋前嶋
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Filing date: 2008-07-30
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Abstract

【課題】多数のメモリセルに対して、確実にリセット動作を実行することのできる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡを備える。選択ビット線ＢＬ００〜ＢＬ０３及び選択ワード線ＷＬ０１の交差部に配置された選択メモリセルＭＣ１０〜ＭＣ１３に所定の電位差ＶＲＥＳＥＴがかかるよう、選択ビット線ＢＬ００〜ＢＬ０３に電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαを印加し、選択ワード線ＷＬ０１に電圧Ｖｓｓ＝０Ｖを印加する。制御回路は、電圧ＶＲＥＳＥＴ＋Ｎ＊ＶαをメモリセルアレイＭＡ内での選択メモリセルＭＣ１０〜ＭＣ１３の位置に基づいて変化させる。
【選択図】図３

Description

本発明は、半導体記憶装置に関し、特に半導体基板上にメモリセルアレイを積層した構造を有する半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。

抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。

半導体基板上に設けられたメモリセルアレイに対し、データを書き込むセット動作、データを消去するリセット動作及びデータを読み出すリード動作を実行する際には、一定の処理時間が必要とされる。特にリセット動作はセット動作等に比べて必要な電圧印加時間が長く、処理に時間がかかる。リセット動作時の抵抗変化メモリ装置の処理を高速化させるためには、メモリセルアレイ内で並列にリセット動作させるメモリセル数を増やす必要がある。しかし、並列にリセット動作させるメモリセル数が多いほど、メモリセルアレイ内の配線の寄生抵抗による電圧降下が大きくなる。この電圧降下によって、メモリセルに十分な電圧・電流をかけることができず、所望のメモリセルに対するリセット動作が実行されないおそれがある。
特表２００５−５２２０４５号公報

本発明は、多数のメモリセルに対して、確実にリセット動作を実行することのできる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、前記第１配線及び前記第２配線を選択駆動する制御回路とを備え、前記制御回路は、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加し、選択された前記第２配線に第２の電圧を印加する際に、前記メモリセルアレイ内での前記選択メモリセルの位置に基づいて前記第１の電圧を変化させることを特徴とする。

本発明によれば、多数のメモリセルに対して、確実にリセット動作を実行することのできる半導体記憶装置を提供することができる。

以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

［第１の実施の形態］
図１は、本発明の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。

図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム制御回路や、ロウデコーダ等を含むロウ制御回路が設けられていてもよい。

積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。

図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの長手方向（図１に示すｘ方向）及びビット線ＢＬの長手方向（図１に示すｙ方向）に複数個マトリクス状に配置される。

図１に示すように、本実施の形態では、ワード線コンタクト領域５では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域３に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。

図２は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図２に示すメモリセルアレイＭＡは、ビット線ＢＬの長手方向（図２に示すｙ方向）に例えば２Ｋｂｉｔ（２０４８個）、ワード線ＷＬの長手方向（図２に示すｘ方向）に例えば５１２ｂｉｔの単位メモリセルＭＣが配置されている。これにより、１つのメモリセルアレイＭＡ内に１Ｍｂｉｔ（約１０^６個）の単位メモリセルＭＣが配置される。１つのメモリセルアレイＭＡ内では、単位メモリセルＭＣが二次元マトリクス状に配列されている。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。

メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。

本実施の形態に係る抵抗変化メモリ装置のセット動作について、図２を参照して説明する。図２には、メモリセルＭＣのセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧の状態が示されている。ここで、セット動作によりデータが書き込まれる選択メモリセルＭＣはＭＣ１１であるとして説明を行う。

選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３は、“Ｌ”状態（本実施の形態ではＶｓｓ＝０Ｖ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｌ”状態（Ｖｓｓ＝０Ｖ）から“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動される。また、選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧ＶＳＥＴ）から“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。これにより、選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり電流が流れる。選択メモリセルＭＣ１１に電位差ＶＳＥＴが印加されて可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。

次に、本実施の形態に係る抵抗変化メモリ装置のリセット動作について、図３を参照して説明する。図３は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。図３において、図２と同様の構成を有する箇所については、同一の符号を付すことによりその説明を省略する。図３に示すメモリセルアレイＭＡは、図２に示すメモリセルアレイＭＡと同様の構成を有するが、図３においてはワード線ＷＬ００、ＷＬ０２、ＷＬ０３の構成を省略して図示している。

図３には、メモリセルＭＣのリセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧及び電流の状態が示されている。ここで、リセット動作により並列に（同時に）データが消去される選択メモリセルＭＣは、メモリセルＭＣ１０〜ＭＣ１３の４つであるとして説明を行う。

リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ビット線ＢＬ００〜ＢＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖα）に駆動される。また、リセット動作時において、選択メモリセルＭＣ１０〜ＭＣ１３に接続された選択ワード線ＷＬ０１は、“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。そして、図３には図示していないが、選択メモリセルＭＣ１０〜ＭＣ１３に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（例えば、電圧ＶＲＥＳＥＴ）である。

選択ビット線ＢＬ００〜ＢＬ０３への電圧印加により、選択メモリセルＭＣ１０〜ＭＣ１３のダイオードＤｉが順方向バイアス状態となり電流が流れる。各メモリセルＭＣには、リセット動作を実行するこのとできるリセット電流ＩＲＥＳＥＴが流れる。ワード線ＷＬ０１に流れる電流ＩＡＬＬは、リセット動作が実行されるＮ個（本実施の形態では４つ）のメモリセルＭＣに流れるリセット電流ＩＲＥＳＥＴの総計なのでＮ＊ＩＲＥＳＥＴとなる。

ここで、ビット線ＢＬ００〜ＢＬ０３に印加されているリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαのうち、電圧ＶＲＥＳＥＴはメモリセルＭＣの可変抵抗素子ＶＲを低抵抗状態から高抵抗状態に変化させることのできる基準電圧である。また、電圧Ｎ＊Ｖαはビット線ＢＬ及びワード線ＷＬの寄生抵抗ＰＲｂ、ＰＲｗによる電圧降下に対応する電圧である。Ｎは、リセット動作が並列に実行される選択メモリセルＭＣの数を表し、本実施の形態においてはＮ＝４である。Ｖαは、メモリセルＭＣ１つ当たりの電圧降下分であり、ビット線ＢＬ及びワード線ＷＬの寄生抵抗ＰＲｂ、ＰＲｗにより決定される。

ビット線ＢＬ００〜ＢＬ０３に印加されたリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαは、ビット線ＢＬ及びワード線ＷＬの寄生抵抗ＰＲｂ、ＰＲｗにより電圧Ｎ＊Ｖαが電圧降下して、選択メモリセルＭＣ１０〜ＭＣ１３に電位差ＶＲＥＳＥＴが印加される。この電位差ＶＲＥＳＥＴにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。

ここで、メモリセルアレイＭＡ内でのメモリセルＭＣの位置によってビット線ＢＬ及びワード線ＷＬによる寄生抵抗ＰＲｂ、ＰＲｗの値は変化する。そのため、Ｖαの値は、各メモリセルＭＣのメモリセルアレイＭＡ内の位置に基づいて、異なる値を設定することができる。本実施の形態において選択ビット線ＢＬ００〜ＢＬ０３に印加するリセット電圧の値は電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαである。これは、他のメモリセルＭＣにリセット動作を実行する際に、他のビット線ＢＬｙ０〜ＢＬｙ３に印加するリセット電圧の値をＶＲＥＳＥＴ＋Ｎ＊Ｖα’とすることができる。

次に、本実施の形態に係る抵抗変化メモリ装置のメモリセルＭＣに対するリセット動作のタイミングについて、図４を参照して説明する。図４は、メモリセルＭＣのリセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧及び電流の時間による変化を示す図である。図４において、ワード線ＷＬ０１及びビット線ＢＬ００〜０３は、それぞれに印加される電圧値を示しており、電流ＩＡＬＬは、図３に示されるワード線ＷＬ０１に流れる電流の総量を示している。

図４に示すように、選択メモリセルＭＣにリセット動作を実行する場合に、まず、選択ワード線ＷＬ０１に印加する電圧を電圧ＶＲＥＳＥＴから電圧Ｖｓｓ＝０Ｖに変化させる（時間ｔ１）。これと同時に、選択メモリセルＭＣに接続された選択ビット線ＢＬ００〜ＢＬ０３にリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαを印加する。この時間ｔ１において、ワード線ＷＬ０１に流れる電流ＩＡＬＬは、リセット動作が実行される選択メモリセルＭＣの数（Ｎ個、本実施の形態ではＮ＝４）に、メモリセルＭＣ一つ当たりのリセット電流ＩＲＥＳＥＴをかけた電流量（Ｎ＊ＩＲＥＳＥＴ）になる。

これにより、選択メモリセルＭＣ１０〜ＭＣ１３のダイオードＤｉが順方向バイアス状態となり電流が流れる。ここで、ビット線ＢＬ００〜ＢＬ０３に印加されているリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαのうち、電圧Ｎ＊Ｖαはビット線ＢＬ及びワード線ＷＬの配線の寄生抵抗ＰＲｂ、ＰＲｗによる電圧降下に対応する電圧である。配線の寄生抵抗により電圧Ｎ＊Ｖαが電圧降下することにより、選択メモリセルＭＣ１０〜ＭＣ１３に電位差ＶＲＥＳＥＴが印加される。この電位差ＶＲＥＳＥＴにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。

リセット動作に必要な電流及び電圧の印加時間が経過した後、ワード線ＷＬ０１に電圧ＶＲＥＳＥＴを印加する（時間ｔ２）。これと同時に、ビット線ＢＬ００〜ＢＬ０３に印加する電圧を電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαから電圧Ｖｓｓ＝０Ｖに変化させる。この時間ｔ２において、リセット動作が終了し、ワード線ＷＬ０１に流れる電流ＩＡＬＬは、０になる。

本実施の形態において、選択メモリセルＭＣ１０〜１３に接続された選択ビット線ＢＬ００〜０３には、メモリセルＭＣにリセット動作を実行することのできる電圧ＶＲＥＳＥＴに加え、配線の寄生抵抗による電圧降下分の電圧Ｎ＊Ｖαが印加されている。この電圧Ｖαは、メモリセルＭＣのメモリセルアレイＭＡ内での位置に基づいて異なる値をとる。またＮは、リセット動作が実行される選択メモリセルＭＣの数である。各ビット線ＢＬに印加されるリセット電圧は、メモリセルＭＣのアドレス及びリセット動作が実行されるセルの数に基づいて変化する。ビット線ＢＬ及びワード線ＷＬの配線抵抗による電圧降下後に、リセット動作が実行されるメモリセルＭＣにかかる電圧は、一定のリセット電圧ＶＲＥＳＥＴとなる。そのため、配線抵抗による電圧降下が生じたとしても、メモリセルＭＣに対してリセット動作を実行するのに十分な電圧ＶＲＥＳＥＴが印加される。本実施の形態にかかる抵抗変化メモリ装置は、多数のメモリセルに対して、確実にリセット動作を実行することができる。

［制御回路の構成］
次に、リセット動作時に、ビット線ＢＬ００〜ＢＬ０３にリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαを印加する抵抗変化メモリ装置の回路構成について、図５〜図１４を参照して説明する。ここでも、ワード線方向に２Ｋｂｉｔ（＝２０４８ｂｉｔ）、ビット線方向に５１２ｂｉｔのメモリセルＭＣを配列して１ＭｂｉｔのメモリセルアレイＭＡを構成する場合を例として説明する。図５は、抵抗変化メモリ装置のカラム制御回路及びロウ制御回路の配置例を示すブロック図である。

図５に示されるように、ロウ制御回路は、例えばロウデコーダ１０、メインロウデコーダ１１、書き込み駆動線ドライバ１２、ロウ電源線ドライバ１３及びロウ系周辺回路１４により構成される。また、カラム制御回路は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３、クランプ電圧発生回路２４及びカラム系周辺回路２５により構成される。

本実施の形態に係るワード線ＷＬは階層化構造を有しており、メインロウデコーダ１１は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはひとつのロウデコーダ１０に接続される。ロウデコーダ１０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬからなるワード線群ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ１１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウデコーダ１０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。

書き込み駆動線ドライバ１２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ１３にはロウ電源線ＶＲｏｗが接続されている。この書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはロウデコーダ１０に接続される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗには、ロウデコーダ１０がワード線ＷＬを駆動するための電圧が印加される。具体的には、リセット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧ＶＲＥＳＥＴを供給する。また、ロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬ、ＭＷＬｂｘの階層下のワード線ＷＬに供給される電圧（ＶＲＥＳＥＴ）が印加される。

ロウ系周辺回路１４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

本実施の形態に係るビット線ＢＬも階層化構造を有しており、カラムデコーダ２１は、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか一対を選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはひとつのカラムスイッチ２０に接続される。カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある４本のビット線ＢＬからなるビット線群ＢＬｙ＜３：０＞のうちの１本を選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、１本のビット線ＢＬが選択駆動される。

センスアンプ／書き込みバッファ２２には、４本のローカルデータ線ＬＤＱ＜３：０＞が接続されている。このローカルデータ線ＬＤＱ＜３：０＞はカラムスイッチ２０に接続される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜３：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜３：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。ローカルデータ線ＬＤＱ＜３：０＞には、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。具体的には、リセット動作時において４本のローカルデータ線ＬＤＱ＜３：０＞に電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαが供給される。

センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１を介して、カラム電源線ドライバ２３が接続されている。また、センスアンプ／書き込みバッファ２２には、ビット線クランプ電圧線ＢＬＣを介して、クランプ電圧発生回路２４が接続されている。カラム系周辺回路２５は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

次に、図６〜図９を参照して、ロウ制御回路の構成を詳細に説明する。図６〜図９は抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。

［ロウデコーダ１０の構成］
図５及び図６に示されるように、ロウデコーダ１０には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対、ロウ電源線ＶＲｏｗ並びに書き込み駆動線ＷＤＲＶ＜７：０＞が接続されている。また、ロウデコーダ１０には、ワード線群ＷＬｘ＜７：０＞が接続されており、このワード線群ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのロウデコーダ１０に接続されるワード線群ＷＬｘ＜７：０＞は、ワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ０〜ＷＤＲＶ７までの８本の配線からなる配線である。

図６に示すように、ロウデコーダ１０は、２つのＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースを互いに接続してなるトランジスタ対を８つ備えて構成されている。トランジスタＱＮ１のゲートにメインワード線ＭＷＬｂｘが、ドレインにロウ電源線ＶＲｏｗが接続されている。また、トランジスタＱＮ２のゲートにメインワード線ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１及びＱＮ２のソースはともにワード線群ＷＬｘ＜７：０＞のいずれか１本に接続されている。

［メインロウデコーダ１１の構成］
図５及び図７に示されるように、メインロウデコーダ１１には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置のワード線ＷＬは階層化構造を有している。メインロウデコーダ１１はプリデコーダである。一組のメインワード線ＭＷＬｘ、ＭＷＬｂｘは１つのロウデコーダ１０内の８つのトランジスタ対（図６のＱＮ１、ＱＮ２）にそれぞれ接続され、１つのロウデコーダ１０は８本のワード線ＷＬｘ＜７：０＞のいずれか１本を選択することができる。メインロウデコーダ１１は、図７に示すような回路を、１対のメインワード線ＭＷＬｘ、ＭＷＬｂｘごとに有している。

図７に示すように、１つのメインロウデコーダ１１において、メインロウデコーダ１１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ１に接続される。論理ゲートＧＡＴＥ１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳインバータＣＭＯＳ１の入力端子に供給される。トランジスタＱＰ１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ３のソースは接地されている。そして、トランジスタＱＰ１及びＱＮ３のドレインはともにメインワード線ＭＷＬｘに接続される。

また、メインワード線ＭＷＬｘは、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ４からなるＣＭＯＳインバータＣＭＯＳ２に接続されている。トランジスタＱＰ２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ４のソースは接地されている。そして、トランジスタＱＰ２及びＱＮ４のドレインはともにメインワード線ＭＷＬｂｘに接続される。

［書き込み駆動線ドライバ１２の構成］
図５及び図８に示されるように、書き込み駆動線ドライバ１２には、ロウ電源線ＶＲｏｗ及びアドレス信号線が接続されている。ここで、書き込み駆動線ドライバ１２も、プリデコーダである。

書き込み駆動線ドライバ１２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ２に接続される。論理ゲートＧＡＴＥ２の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ５からなるＣＭＯＳインバータＣＭＯＳ３の入力端子に供給される。トランジスタＱＰ３のソースには、後述するように電圧ＶＲＥＳＥＴが印加されているロウ電源線ＶＲｏｗが接続され、トランジスタＱＮ５のソースは接地されている。そして、トランジスタＱＰ３及びＱＮ５のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。

［ロウ電源線ドライバ１３の構成］
図５及び図９に示されるように、ロウ電源線ドライバ１３には、ロウ電源線ＶＲｏｗ及び制御信号線が接続されている。ロウ電源線ドライバ１３において、電源ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６のドレイン及びゲートに接続される。トランジスタＱＮ６のソースがＰＭＯＳトランジスタＱＰ６を介してロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ６のゲートには制御信号ＳＥＴｏｎが供給される。

また、ロウ電源線ドライバ１３において、電源ＶＲＥＡＤがＰＭＯＳトランジスタＱＰ４を介して、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ５を介してそれぞれロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ４のゲートには制御信号ＲＥＡＤｏｎが供給され、トランジスタＱＰ５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＡＤｏｎ、ＲＥＳＥＴｏｎは、それぞれデータ読み出し時、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。

次に、図１０〜図１４を参照して、カラム制御回路の構成を詳細に説明する。図１０〜図１４は抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。

［カラムスイッチ２０の構成］
図５及び図１０に示されるように、カラムスイッチ２０には１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか一対及びローカルデータ線ＬＤＱ＜３：０＞が接続されている。また、カラムスイッチ２０には、ビット線群ＢＬｙ＜３：０＞が接続されており、このビット線群ＢＬｙ＜３：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ２０に接続されるビット線群ＢＬｙ＜３：０＞はビット線ＢＬｙ０〜ビット線ＢＬｙ３までの４本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜３：０＞は、ＬＤＱ０〜ＬＤＱ３までの４本の配線からなる配線である。

図１０に示すように、カラムスイッチ２０は、２つのＮＭＯＳトランジスタＱＮ１１及びＱＮ１２のソースを互いに接続してなるトランジスタ対を４つ備えて構成されている。トランジスタＱＮ１１のゲートにカラム選択線ＣＳＬｙが、ドレインにローカルデータ線ＬＤＱ＜３：０＞のいずれか１本が接続されている。また、トランジスタＱＮ１２のゲートにはカラム選択線ＣＳＬｂｙが接続され、ドレインは接地されている。そして、トランジスタＱＮ１１及びＱＮ１２のソースはともにビット線群ＢＬｙ＜３：０＞のいずれか１本に接続されている。

［カラムデコーダ２１の構成］
図５及び図１１に示されるように、カラムデコーダ２１には１２８対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜１２７：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置において、一組のカラム選択線ＣＳＬｙ、ＣＳＬｂｙは１つのカラムスイッチ２０内の４つのトランジスタ対（図１０のＱＮ１１、ＱＮ１２）にそれぞれ接続され、１つのカラムスイッチ２０は４本のビット線群ＢＬｙ＜３：０＞のいずれか１本を選択することができる。カラムデコーダ２１は、図１１に示すような回路を、一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙごとに有している。

図１１に示すように、１つのカラムデコーダ２１において、カラムデコーダ２１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ３に接続される。論理ゲートＧＡＴＥ３の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１３からなるＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給される。トランジスタＱＰ１１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ１３のソースは接地されている。そして、トランジスタＱＰ１１及びＱＮ１３のドレインはともにカラム選択線ＣＳＬｙに接続される。

また、カラム選択線ＣＳＬｙは、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１４からなるＣＭＯＳインバータＣＭＯＳ１２に接続されている。トランジスタＱＰ１２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ１４のソースは接地されている。そして、トランジスタＱＰ１２及びＱＮ１４のドレインはともにカラム選択線ＣＳＬｂｙに接続される。

［センスアンプ／書き込みバッファ２２の構成］
図５及び図１２に示されるように、センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１、ローカルデータ線ＬＤＱ＜３：０＞及びデータ入出力線ＩＯ＜３：０＞が接続されている。まず、書き込みバッファ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、レベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１５からなるＣＭＯＳインバータＣＭＯＳ１３に接続される。トランジスタＱＰ１３のソースにはカラム電源線ＶＣｏｌ１が接続されている。カラム電源線ＶＣｏｌ１には後述するようにリセット電圧ＶＲＥＳＥＴが印加されている。また、トランジスタＱＮ１５のソースは接地されている。

そして、トランジスタＱＰ１３及びＱＮ１５のドレインはともにスイッチＳＷ１を介して、ＮＭＯＳトランジスタ（クランプトランジスタ）ＱＮ１７のドレインに接続されている。また、トランジスタＱＮ１７のソースは、ローカルデータ線ＬＤＱ＜３：０＞に接続されている。トランジスタＱＮ１７は、電圧がビット線クランプ電圧線ＢＬＣからゲートに印加されることにより、ローカルデータ線ＬＤＱ＜３：０＞にリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαを転送することができる。

次にセンスアンプ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜３：０＞は、センスアンプＳ／Ａに接続される。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いるとこができる。センスアンプＳ／Ａの出力端子はスイッチＳＷ２を介してローカルデータ線ＬＤＱ＜３：０＞に接続されている。

［カラム電源線ドライバ２３の構成］
図５及び図１３に示されるように、カラム電源線ドライバ２３には、カラム電源線ＶＣｏｌ１及び制御信号線が接続されている。カラム電源線ドライバ２３において、電源ＶＳＥＴＨがＮＭＯＳトランジスタＱＮ１６のドレイン及びゲートに接続され、トランジスタＱＮ１６のソースはＰＭＯＳトランジスタＱＰ１４を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１４のゲートには制御信号ＳＥＴｏｎが供給される。

また、カラム電源線ドライバ２３において、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ１５を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＳＥＴｏｎは、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。

［クランプ電圧発生回路２４の構成］
図５及び図１４に示されるように、クランプ電圧発生回路２４には、制御信号線及びアドレス信号線並びにビット線クランプ電圧線ＢＬＣが接続されている。このクランプ電圧発生回路２４は、定電流Ｉｒｅｆ１を出力する定電流回路２４１と、この定電流回路２４１から出力される定電流Ｉｒｅｆ１が流れる電流経路に直列接続されたＮＭＯＳトランジスタＱＮ４５、ダイオードＤ１及び可変抵抗回路２４２とを備えている。

定電流回路２４１は、カレントミラー対を構成するＮＭＯＳトランジスタＱＮ４１、ＱＮ４２、それらトランジスタＱＮ４１、ＱＮ４２に直列接続された回路活性化のためのＮＭＯＳトランジスタＱＮ４３、ＱＮ４４を備える。また、定電流回路２４１は、カレントミラー対の出力を受けて定電流Ｉｒｅｆ１を出力するカレントミラー出力回路を構成するＰＭＯＳトランジスタＱＰ４１、ＱＰ４２を備えて構成されている。

トランジスタＱＮ４５は、書き込みバッファ２２のトランジスタＱＮ１７のしきい値をトラッキングする役割を果たし、トランジスタＱＮ１７と同様の特性が得られるように形成されている。リセット動作時のビット線ＢＬの電圧は、書き込みバッファ２２のトランジスタＱＮ１７のしきい値分低下した電圧になる。そのため、トランジスタＱＮ４５をダイオード接続することにより、同じしきい値を低下させる構造になるようにしている。

ダイオードＤ１は、メモリセルＭＣのダイオードＤｉの電圧降下をトラッキングするもので、メモリセルＭＣのダイオードＤｉと同様の条件で作成され、同様の特性を有するように形成されている。

可変抵抗回路２４２は、トランジスタＱＮ５０からなる第１パス、トランジスタＱＮ５１及び抵抗Ｒ１からなる第２パス、トランジスタＱＮ５２及び抵抗Ｒ２からなる第３パス、並びにトランジスタＱＮ５３及び抵抗Ｒ３からなる第４パスが並列に接続された並列回路を有している。可変抵抗回路２４２は、この並列回路と抵抗Ｒ４とを直列に接続したものである。本実施の形態において、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値はそれぞれＲ、２Ｒ、３Ｒ、３Ｒである。また、定電流Ｉｒｅｆ１の電流値は、３Ｒ＊Ｉｒｅｆ１＝０．６Ｖとなる電流値である。第１パス〜第４パスはトランジスタＱＮ５０〜ＱＮ５３が選択的にオンされることにより選択される。トランジスタＱＮ５０〜ＱＮ５３のゲートには、ビット線クランプ電圧選択線ＢＬＣｓｅｌ＜０＞〜＜３＞が接続されている。ビット線クランプ電圧選択線ＢＬＣｓｅｌ＜０＞〜＜３＞は、ビット線クランプ電圧制御回路３０により選択駆動される。ここで、ビット線クランプ電圧制御回路３０に入力されるアドレス信号及び制御信号には、リセット動作を実行するメモリセルＭＣのメモリセルアレイＭＡ内での場所、同時にリセット動作を実行するセルの数等の情報が含まれる。ビット線クランプ電圧制御回路３０はこれらの情報に基づいて、どのビット線クランプ電圧選択線ＢＬＣｓｅｌ＜０＞〜＜３＞を選択駆動するかを制御する。

次に、このように構成された抵抗変化メモリ装置のリセット動作について説明する。まず、リセット動作時における抵抗変化メモリ装置のロウ制御回路の動作について、図５〜図９を参照して説明する。図５に示すようにワード線ＷＬは階層化構造を有している。メインロウデコーダ１１及びロウデコーダ１０により選択駆動されるワード線群ＷＬｘ＜７：０＞には、書き込み駆動線ＷＤＲＶ＜７：０＞又はロウ電源線ＶＲｏｗに印加されている電圧が印加される。まず、ロウデコーダ１０に接続された書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗに対する電圧の印加動作について説明する。

［ロウ電源線ドライバ１３の動作］
リセット動作時には、ロウ電源線ドライバ１３において、トランジスタＱＰ５のゲートに供給されていた制御信号（ＲＥＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。リセット動作時に、ロウ電源線ドライバ１３はロウ電源線ＶＲｏｗを電圧ＶＲＥＳＥＴに駆動する。

［書き込み駆動線ドライバ１２の動作］
書き込み駆動線ドライバ１２の論理ゲートＧＡＴＥ２には、アドレス信号が入力される。このアドレス信号に基づき、論理ゲートＧＡＴＥ２は、アドレス信号に対応する一の書き込み駆動線（例えばＷＤＲＶ１）について、“Ｈ”信号を、対応しない他の書き込み駆動線について“Ｌ”信号をＣＭＯＳインバータＣＭＯＳ３の入力端子に供給する。アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ５を介して接地電圧Ｖｓｓ（例えば０Ｖ）が書き込み駆動線ＷＤＲＶ１に印加される。アドレス信号に対応しない書き込み駆動線の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ３を介してロウ電源線ＶＲｏｗの電圧（ＶＲＥＳＥＴ）が書き込み駆動線ＷＤＲＶに印加される。

次に、メインロウデコーダ１１及びロウデコーダ１０によるメインワード線ＭＷＬｘ、ＭＷＬｂｘとワード線ＷＬｘ＜７：０＞の選択駆動動作について説明する。

［メインロウデコーダ１１の動作］
メインロウデコーダ１１の論理ゲートＧＡＴＥ１の入力端子にも、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ１は、ｘ＝＜２５５：０＞のうち選択されたｘ（例えばｘ＝０）について“Ｌ”信号を、選択されていないｘについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１の入力端子に供給する。まず、選択されたｘ（例えばｘ＝０）について説明する。選択されたｘ（例えばｘ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬ０に供給される。また、メインワード線ＭＷＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＮ４を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｂ０に供給される。すなわち、選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給される。

次に、選択されていないｘについて説明する。選択されていないｘの場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ３を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｘに供給される。また、メインワード線ＭＷＬｘの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＰ２を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬｂｘに供給される。すなわち、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給される。

［ロウデコーダ１０の動作］
ロウデコーダ１０は、メインワード線ＭＷＬｘ及びＭＷＬｂｘに供給された信号に基づき、ロウ電源線ＶＲｏｗ又は書き込み駆動線ＷＤＲＶの電圧をワード線ＷＬに対して印加する。選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ２のゲートに“Ｈ”信号が供給されるため、ワード線群ＷＬ０＜７：０＞には導通したトランジスタＱＮ２を介して書き込み駆動線ＷＤＲＶ＜７：０＞の電圧が印加される。ここで、アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）には、接地電圧（例えば０Ｖ）が印加され、アドレス信号に対応しないその他の書き込み駆動線には、ロウ電源線ＶＲｏｗの電圧（例えばＶＲＥＳＥＴ）が印加されている。ワード線群ＷＬ０＜７：０＞のうち、アドレス信号に対応するワード線ＷＬ０１の１本のみに接地電圧（例えば０Ｖ）が印加され、その他のワード線ＷＬには電圧ＶＲＥＳＥＴが印加される。

また、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ２のゲートに“Ｌ”信号が供給されるため、ワード群線ＷＬｘ＜７：０＞には導通したトランジスタＱＮ１を介してロウ電源線ＶＲｏｗの電圧（ＶＲＥＳＥＴ）が印加される。これにより、セット動作時にはアドレス信号により選択された１本のワード線ＷＬ０１のみに接地電圧（０Ｖ）が印加され、その他の全てのワード線ＷＬにはロウ電源線ＶＲｏｗの電圧（ＶＲＥＳＥＴ）が印加される。

次に、セット動作時における抵抗変化メモリ装置のカラム制御回路の動作について、図５及び図１０〜図１４を参照して説明する。カラムデコーダ２１及びカラムスイッチ２０により選択駆動されるビット線群ＢＬｙ＜３：０＞には、ローカルデータ線ＬＤＱ＜３：０＞に印加されている電圧が印加される。また、ローカルデータ線ＬＤＱ＜３：０＞には、センスアンプ／書き込みバッファ２２を介してカラム電源線ＶＣｏｌ１及びビット線クランプ電圧線ＢＬＣの電圧が印加される。まず、ローカルデータ線ＬＤＱ＜３：０＞、並びにカラム電源線ＶＣｏｌ１及びビット線クランプ電圧線ＢＬＣに対する電圧の印加動作について説明する。

［クランプ電圧発生回路２４の動作］
アドレス信号及び制御信号に基づいて、ビット線クランプ電圧制御回路３０はトランジスタＱＮ５０〜ＱＮ５３を選択的にオンする。これにより、ビット線クランプ電圧線ＢＬＣに印加されるリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαを設定する。本実施の形態において、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の抵抗値がそれぞれＲ、２Ｒ、３Ｒ、３Ｒであり、３Ｒ＊Ｉｒｅｆ１＝０．６Ｖである。そのため、ビット線クランプ電圧選択線ＢＬＣｓｅｌ＜０＞、ＢＬＣｓｅｌ＜１＞、ＢＬＣｓｅｌ＜２＞、ＢＬＣｓｅｌ＜３＞をそれぞれオン状態とすることで、ダイオードＤ１のアノード側の電位を、それぞれ０．６Ｖ、０．７Ｖ、０．８Ｖ、０．９Ｖに設定することができる。このダイオードＤ１のアノード側の電圧がビット線クランプ電圧線ＢＬＣに印加される。

このように本実施の形態にかかるクランプ電圧発生回路２４は、ビット線クランプ電圧線ＢＬＣに印加する電圧を変化させることができる。抵抗Ｒ１〜Ｒ３の抵抗値を調整することにより、ビット線クランプ電圧線ＢＬＣに印加する電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖα＋Ｖｔを発生させることができる。ここで電圧ＶｔはトランジスタＱＮ１７のしきい値電圧である。

［カラム電源線ドライバ２３の動作］
リセット動作時には、カラム電源線ドライバ２３において、トランジスタＱＰ１５のゲートに供給されていた制御信号（ＲＥＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。リセット動作時に、カラム電源線ドライバ２３はカラム電源線ＶＣｏｌ１を電圧ＶＲＥＳＥＴに駆動する。

［センスアンプ／書き込みバッファ２２の動作］
センスアンプ／書き込みバッファ２２において、セット動作時に書き込みバッファ部のスイッチＳＷ１がオンとなり導通状態になるとともに、センスアンプ部のスイッチＳＷ２がオフとなり非導通状態になる。センスアンプ／書き込みバッファ２２には、データ入出力線ＩＯ＜３：０＞より書き込みデータが供給される。この書き込みデータがレベルシフタＬ／Ｓを介してＣＭＯＳインバータＣＭＯＳ１３の入力端子に供給される。このデータに応じて、ＣＭＯＳインバータＣＭＯＳ１３の出力端子からスイッチＳＷ１を介して、トランジスタＱＮ１７のドレインにカラム電源線ＶＣｏｌ１の電圧ＶＲＥＳＥＴが印加される。また、トランジスタＱＮ１７のゲートには、ビット線クランプ電圧線ＢＬＣを介して、クランプ電圧発生回路２４により生成されたリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖα＋Ｖｔが印加されている。このリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖα＋Ｖｔにより、しきい値電圧ＶｔのトランジスタＱＮ１７がオンされ、ローカルデータ線ＬＤＱ＜３：０＞にリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαが転送される。

次に、カラムデコーダ２１及びカラムスイッチ２０によるカラム選択線ＣＳＬｙ、ＣＳＬｂｙとビット線群ＢＬｙ＜３：０＞との選択駆動動作について説明する。

［カラムデコーダ２１の動作］
カラムデコーダ２１の論理ゲートＧＡＴＥ３の入力端子には、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ３は、ｙ＝＜１２７：０＞のうち選択されたｙ（例えばｙ＝０）について“Ｌ”信号を、選択されていないｙについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給する。まず、選択されたｙ（例えばｙ＝０）について説明する。選択されたｙ（例えばｙ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１１を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬ０に供給される。また、カラム選択線ＣＳＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＮ１４を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｂ０に供給される。すなわち、選択されたｙ（例えばｙ＝０）の場合、カラム選択線ＣＳＬ０には“Ｈ”信号、カラム選択線ＣＳＬｂ０には“Ｌ”信号が供給される。

次に、選択されていないｙについて説明する。選択されていないｙの場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ１３を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｙに供給される。また、カラム選択線ＣＳＬｙの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＰ１２を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬｂｙに供給される。すなわち、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給される。

［カラムスイッチ２０の動作］
カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙに供給された信号に基づき、ローカルデータ線ＬＤＱ＜３：０＞の電圧をビット線ＢＬに対して印加する。選択されたｙ（例えばｙ＝０）の場合、カラム選択線ＣＳＬ０には、“Ｈ”信号、カラム選択線ＣＳＬｂｙには、“Ｌ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｌ”信号が供給される。そのため、選択されたビット線群ＢＬ０＜３：０＞には導通したトランジスタＱＮ１２を介してローカルデータ線ＬＤＱ＜３：０＞のリセット電圧（ＶＲＥＳＥＴ＋Ｎ＊Ｖα）が印加される。

一方、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｈ”信号が供給される。そのため、ビット線群ＢＬｙ＜３：０＞には導通したトランジスタＱＮ１２を介して接地電圧Ｖｓｓ＝０Ｖが印加される。これにより、リセット動作時にはアドレス信号により選択されたビット線ＢＬ０＜３：０＞に電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαが印加され、その他の全てのビット線群ＢＬｙ＜３：０＞には接地電圧（０Ｖ）が印加される。

このように、本実施の形態のカラム制御回路によれば、リセット動作時に選択メモリセルＭＣ１０〜１３に接続された選択ビット線ＢＬ００〜０３には、電圧ＶＲＥＳＥＴに加え、配線の寄生抵抗による電圧降下分の電圧Ｎ＊Ｖαを印加することができる。この電圧ＶαはメモリセルＭＣのメモリセルアレイＭＡ内での位置に基づいて、異なる値をとる。またＮは、リセット動作が実行される選択メモリセルＭＣの数である。

本実施の形態において、各ビット線ＢＬに印加されるリセット電圧は、メモリセルＭＣのアドレス及びリセット動作が実行されるセルの数に基づいて変化する。具体的には、クランプ電圧発生回路において、定電流回路と可変抵抗回路を直列接続することにより、発生させるリセット電圧の値を変化させることができる。また、リセット電圧の変化は、アドレス信号により指定されるメモリセルＭＣのアドレスと、制御信号により指定されるリセット動作が実行されるメモリセルＭＣの数とに基づいて設定することができる。

このように本実施の形態では、ビット線ＢＬ及びワード線ＷＬの配線抵抗による電圧降下後に、リセット動作が実行されるメモリセルＭＣにかかる電圧は、一定のリセット電圧ＶＲＥＳＥＴとなる。そのため、配線抵抗による電圧降下が生じたとしても、メモリセルＭＣに対してリセット動作を実行するのに十分なリセット電圧ＶＲＥＳＥＴが印加される。本実施の形態にかかる抵抗変化メモリ装置は、多数のメモリセルに対して、確実にリセット動作を実行することができる。

［第２の実施の形態］
次に、本発明に係る抵抗変化メモリ装置の第２の実施の形態について図１５を参照して説明する。図１５は、メモリセルＭＣのリセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧及び電流の時間による変化を示す図である。ここで、第２の実施形態に係る抵抗変化メモリ装置の制御回路の構成は、第１の実施形態に係る抵抗変化メモリ装置と同様である。第２の実施の形態に係る抵抗変化メモリ装置において、第１の実施の形態と同一の構成を有する箇所には、同一の符号を付すことによりその説明を省略する。本実施の形態に係る抵抗変化メモリ装置は、リセット動作を実行する際に、各ビット線ＢＬに電圧を印加するタイミングがずれている点において、第１の実施の形態と異なる。

図１５に示すように、選択メモリセルＭＣにリセット動作を実行する場合に、まず、選択ワード線ＷＬ０１に印加する電圧を電圧ＶＲＥＳＥＴから電圧Ｖｓｓ＝０Ｖに変化させる（時間ｔ１１）。同時に、選択メモリセルＭＣ１０に接続された選択ビット線ＢＬ００にのみリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαを印加する。この時間ｔ１１において、ワード線ＷＬ０１に流れる電流ＩＡＬＬは、リセット動作が実行される選択メモリセルＭＣの数（Ｎ個）に、メモリセルＭＣ一つ当たりのリセット電流ＩＲＥＳＥＴをかけた電流量（Ｎ＊ＩＲＥＳＥＴ）になる。時間ｔ１１において、リセット動作が実行されている選択メモリセルＭＣの個数は１つであるので電流ＩＡＬＬは、ＩＡＬＬ＝ＩＲＥＳＥＴとなる。

ビット線ＢＬ００の電位がＶＲＥＳＥＴ＋Ｎ＊Ｖαに上がった後、時間ｔ１２において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１にリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαを印加する。この時間ｔ１２において、リセット動作が実行されている選択メモリセルＭＣの個数は２つであるので、電流ＩＡＬＬは、ＩＡＬＬ＝２＊ＩＲＥＳＥＴとなる。

同様に、時間ｔ１３、ｔ１４において選択メモリセルＭＣ１２、ＭＣ１３に接続された選択ビット線ＢＬ０２、ＢＬ０３にリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαを印加する。ビット線ＢＬ０３にリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαを印加した後にワード線ＷＬ０１に流れる電流ＩＡＬＬは、リセット動作が実行されている選択メモリセルＭＣの個数が４つであるので、ＩＡＬＬ＝４＊ＩＲＥＳＥＴとなる。

ここで、ビット線ＢＬ００〜ＢＬ０３にリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαを印加するタイミングをずらすために、図１３に示すカラム電源線ドライバ２３のトランジスタＱＰ１５に供給される制御信号ＲＥＳＥＴｏｎを制御することができる。また、センスアンプ／書き込みバッファ２２のスイッチＳＷ１のオン／オフを制御してもよい。

メモリセルＭＣ１０のリセット動作に必要な時間が経過した後、時間ｔ１５において選択ビット線ＢＬ００に印加される電圧を電圧Ｖｓｓ＝０Ｖに変化させる。同様に各メモリセルＭＣ１１、ＭＣ１２、ＭＣ１３のリセット動作に必要な時間が経過した後、時間ｔ１６、ｔ１７、ｔ１８において選択ビット線ＢＬ０１、ＢＬ０２、ＢＬ０３に印加される電圧を電圧Ｖｓｓ＝０Ｖに変化させる。そして、時間ｔ１８においてワード線ＷＬ０１に電圧ＶＲＥＳＥＴを印加してメモリセルＭＣのリセット動作を終了する。

このリセット動作により、選択メモリセルＭＣ１０〜ＭＣ１３のダイオードＤｉが順方向バイアス状態となり電流が流れる。ここで、ビット線ＢＬ００〜ＢＬ０３に印加されているリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαのうち、電圧Ｎ＊Ｖαはビット線ＢＬ及びワード線ＷＬの配線の寄生抵抗ＰＲｂ、ＰＲｗによる電圧降下に対応する電圧である。配線の寄生抵抗により電圧Ｎ＊Ｖαが電圧降下することにより、選択メモリセルＭＣ１０〜ＭＣ１３に電位差ＶＲＥＳＥＴが印加される。この電位差ＶＲＥＳＥＴにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。

本実施の形態において、選択メモリセルＭＣ１０〜１３に接続された選択ビット線ＢＬ００〜０３には、メモリセルＭＣにリセット動作を実行することのできる電圧ＶＲＥＳＥＴに加え、配線の寄生抵抗による電圧降下分の電圧Ｎ＊Ｖαが印加されている。この電圧ＶαはメモリセルＭＣのメモリセルアレイＭＡ内での位置に基づいて、異なる値をとる。またＮは、リセット動作が実行される選択メモリセルＭＣの数である。各ビット線ＢＬに印加されるリセット電圧は、メモリセルＭＣのアドレス及びリセット動作が実行されるセルの数に基づいて変化する。ビット線ＢＬ及びワード線ＷＬの配線抵抗による電圧降下後に、リセット動作が実行されるメモリセルＭＣにかかる電圧は、一定のリセット電圧ＶＲＥＳＥＴとなる。そのため、配線抵抗による電圧降下が生じたとしても、メモリセルＭＣに対してリセット動作を実行するのに十分な電圧ＶＲＥＳＥＴが印加される。本実施の形態にかかる抵抗変化メモリ装置は、多数のメモリセルに対して、確実にリセット動作を実行することができる。

また、本実施の形態において、選択ビット線ＢＬ００〜ＢＬ０３にリセット電圧を印加するタイミングをずらしてリセット動作を実行している。図４に示すように複数のメモリセルＭＣに対するリセット動作を同時に実行すると、複数のメモリセルが同時に低抵抗状態から高抵抗状態に変化する場合がある。その場合、メモリセルアレイＭＡ内に流れる電流が急激に変動し、電源がオーバーシュートするおそれがある。そして、電源電圧が一時的にリセット電圧ＶＲＥＳＥＴからセット電圧ＶＳＥＴ程度まで上昇し、リセット動作を実行したメモリセルＭＣに対して誤ってセット動作が実行されてしまうという問題が生じる。

本実施の形態に係る抵抗変化メモリ装置は、選択ビット線ＢＬ００〜ＢＬ０３にリセット電圧を印加するタイミングをずらしてリセット動作を実行している。そのため、複数のメモリセルＭＣが同時に低抵抗状態から高抵抗状態に変化することがなく、誤ったセット動作が起きることがない。本実施の形態にかかる抵抗変化メモリ装置は、多数のメモリセルに対して、確実にリセット動作を実行することができる。

［第３の実施の形態］
次に、本発明に係る抵抗変化メモリ装置の第３の実施の形態について図１６を参照して説明する。図１６は、メモリセルＭＣのリセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧及び電流の時間による変化を示す図である。ここで、第３の実施形態に係る抵抗変化メモリ装置の制御回路の構成は、第１の実施形態に係る抵抗変化メモリ装置と同様である。第３の実施の形態に係る抵抗変化メモリ装置において、第１の実施の形態と同一の構成を有する箇所には、同一の符号を付すことによりその説明を省略する。本実施の形態に係る抵抗変化メモリ装置は、リセット動作を実行する際に、各ビット線ＢＬに電圧が印加されるタイミングがずれている点において、第１の実施の形態と異なる。また、リセット動作を実行する際に、各ビット線ＢＬに印加される電圧が段階的に変化している点において、第１及び第２の実施の形態と異なる。

図１６に示すように、選択メモリセルＭＣにリセット動作を実行する場合に、まず、選択ワード線ＷＬ０１に印加する電圧を電圧ＶＲＥＳＥＴから電圧Ｖｓｓ＝０Ｖに変化させる（時間ｔ２１）。同時に、選択メモリセルＭＣ１０に接続された選択ビット線ＢＬ００にのみリセット電圧ＶＲＥＳＥＴ＋Ｖαを印加する。この時間ｔ２１において、ワード線ＷＬ０１に流れる電流ＩＡＬＬは、リセット動作が実行される選択メモリセルＭＣの数（Ｎ個）に、メモリセルＭＣ一つ当たりのリセット電流ＩＲＥＳＥＴをかけた電流量（Ｎ＊ＩＲＥＳＥＴ）になる。時間ｔ２１において、リセット動作が実行されている選択メモリセルＭＣの個数は１つであるので、ワード線ＷＬ０１に流れる電流ＩＡＬＬは、ＩＡＬＬ＝ＩＲＥＳＥＴとなる。

ビット線ＢＬ００が電位ＶＲＥＳＥＴ＋Ｖαに上がった後、時間ｔ２２において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１にリセット電圧ＶＲＥＳＥＴ＋２＊Ｖαを印加する。同時に、選択ビット線ＢＬ００に印加されているリセット電圧ＶＲＥＳＥＴ＋Ｖαをリセット電圧ＶＲＥＳＥＴ＋２＊Ｖαに引き上げる。この時間ｔ２２において、リセット動作が実行されている選択メモリセルＭＣの個数は２つであるので、電流ＩＡＬＬは、ＩＡＬＬ＝２＊ＩＲＥＳＥＴとなる。

次に、時間ｔ２３において、選択メモリセルＭＣ１２に接続された選択ビット線ＢＬ０２にリセット電圧ＶＲＥＳＥＴ＋３＊Ｖαを印加する。同時に、選択ビット線ＢＬ００、ＢＬ０１に印加されているリセット電圧ＶＲＥＳＥＴ＋２＊Ｖαをリセット電圧ＶＲＥＳＥＴ＋３＊Ｖαに引き上げる。この時間ｔ２３において、リセット動作が実行されている選択メモリセルＭＣの個数は３つであるので、電流ＩＡＬＬは、ＩＡＬＬ＝３＊ＩＲＥＳＥＴとなる。

次に、時間ｔ２４において、選択メモリセルＭＣ１３に接続された選択ビット線ＢＬ０３にリセット電圧ＶＲＥＳＥＴ＋４＊Ｖαを印加する。同時に、選択ビット線ＢＬ００、ＢＬ０１、ＢＬ０２に印加されているリセット電圧ＶＲＥＳＥＴ＋３＊Ｖαをリセット電圧ＶＲＥＳＥＴ＋４＊Ｖαに引き上げる。この時間ｔ２４において、リセット動作が実行されている選択メモリセルＭＣの個数は４つであるので、電流ＩＡＬＬは、ＩＡＬＬ＝４＊ＩＲＥＳＥＴとなる。

また、ビット線ＢＬに印加するリセット電圧を段階的に引き上げるには、トランジスタＱＮ１７のゲートに印加するクランプ電圧を段階的に引き上げればよい。これは図１４に示すクランプ電圧発生回路２４において、ビット線クランプ電圧選択線ＢＬＣｓｅｌ＜０＞〜＜３＞を選択駆動して、ビット線クランプ電圧線ＢＬＣに印加するクランプ電圧を引き上げることにより実行できる。ビット線クランプ電圧選択線ＢＬＣｓｅｌ＜０＞〜＜３＞の選択駆動はビット線クランプ電圧制御回路３０により制御できる。ビット線クランプ電圧制御回路３０に供給される制御信号に、ビット線に印加されるリセット電圧のタイミング情報を含めることにより、各ビット線にリセット電圧が印加されるタイミングと、リセット電圧の引き上げとを制御することができる。

メモリセルＭＣ１０のリセット動作に必要な時間が経過した後、時間ｔ２５において選択ビット線ＢＬ００に印加される電圧を電圧Ｖｓｓ＝０Ｖに変化させる。同時に、選択ビット線ＢＬ０１、ＢＬ０２、ＢＬ０３に印加するリセット電圧をＶＲＥＳＥＴ＋３＊Ｖαに引き下げる。次に、時間ｔ２６において、選択ビット線ＢＬ０１に印加される電圧を電圧Ｖｓｓ＝０Ｖに変化させる。同時に、選択ビット線ＢＬ０２、ＢＬ０３に印加するリセット電圧をＶＲＥＳＥＴ＋２＊Ｖαに引き下げる。

同様に、時間ｔ２７において、選択ビット線ＢＬ０２に印加される電圧を電圧Ｖｓｓ＝０Ｖに変化させる。同時に、選択ビット線ＢＬ０３に印加するリセット電圧をＶＲＥＳＥＴ＋Ｖαに引き下げる。また、時間ｔ２８において、選択ビット線ＢＬ０３に印加される電圧を電圧Ｖｓｓ＝０Ｖに変化させる。そして、時間ｔ２８においてワード線ＷＬ０１に電圧ＶＲＥＳＥＴを印加してメモリセルＭＣのリセット動作を終了する。

このリセット動作により、選択メモリセルＭＣ１０〜ＭＣ１３のダイオードＤｉが順方向バイアス状態となり電流が流れる。ここで、ビット線ＢＬ００〜ＢＬ０３に印加されているリセット電圧ＶＲＥＳＥＴ＋Ｎ＊Ｖαのうち、電圧Ｎ＊Ｖαはビット線ＢＬの配線の寄生抵抗ＰＲｂ及びワード線の配線の寄生抵抗ＰＲｗによる電圧降下に対応する電圧である。配線の寄生抵抗により電圧Ｎ＊Ｖαが電圧降下することにより、選択メモリセルＭＣ１０〜ＭＣ１３に電位差ＶＲＥＳＥＴが印加される。この電位差ＶＲＥＳＥＴにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。

また、本実施の形態において、選択ビット線ＢＬ００〜ＢＬ０３にリセット電圧を印加するタイミングをずらすとともに、リセット電圧を段階的に変化させてリセット動作を実行している。本実施の形態に係る抵抗変化メモリ装置は、選択ビット線ＢＬ００〜ＢＬ０３にリセット電圧を印加するタイミングをずらしているため、電源のオーバーシュートによる誤ったセット動作が起きることがない。また、本実施の形態において、リセット動作が実行されている各メモリセルは、同じ時間では同じ電圧・電流が印加されている。そのため、リセット動作が実行されるセルのばらつきを抑えることが可能となる。本実施の形態にかかる抵抗変化メモリ装置は、多数のメモリセルに対して、確実にリセット動作を実行することができる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。例えば、実施の形態において、ビット線群ＢＬｙ＜３：０＞は４本の配線からなり、ワード線群ＷＬｘ＜７：０＞は８本の配線からなっていた。このビット線群及びワード線群に含まれるビット線ＢＬの本数及びワード線ＷＬの本数は、抵抗変化メモリ装置の設計により、変更することが可能である。

第１の実施の形態の抵抗変化メモリ装置の構成を示す斜視図である。第１の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のビット線及びワード線に印加される電圧及び電流の変化を示す図である。第１の実施の形態の抵抗変化メモリ装置のカラム／ロウ制御回路の配置例を示すブロック図である。第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のロウ制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム制御回路の構成例を示す回路図である。第２の実施の形態の抵抗変化メモリ装置のビット線及びワード線に印加される電圧及び電流の変化を示す図である。第３の実施の形態の抵抗変化メモリ装置のビット線及びワード線に印加される電圧及び電流の変化を示す図である。

符号の説明

１・・・半導体基板、２・・・メモリブロック、３・・・配線領域、４・・・ビット線コンタクト領域、５・・・ワード線コンタクト領域、６・・・ビット線コンタクト、７・・・ワード線コンタクト、１０・・・ロウデコーダ、１１・・・メインロウデコーダ、１２・・・書き込み駆動線ドライバ、１３・・・ロウ電源線ドライバ、１４・・・ロウ系周辺回路、２０・・・カラムスイッチ、２１・・・カラムデコーダ、２２・・・センスアンプ／書き込みバッファ、２３・・・カラム電源線ドライバ、２４・・・クランプ電圧発生回路、２５・・・カラム系周辺回路、ＭＡ・・・メモリセルアレイ、ＭＣ・・・メモリセル、ＶＲ・・・可変抵抗素子、Ｄｉ・・・ダイオード、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＭＷＬ・・・メインワード線ＣＳＬ・・・カラム選択線。

Claims

整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
前記第１配線及び前記第２配線を選択駆動する制御回路と
を備え、
前記制御回路は、
選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加し、選択された前記第２配線に第２の電圧を印加する際に、
前記メモリセルアレイ内での前記選択メモリセルの位置に基づいて前記第１の電圧を変化させる
ことを特徴とする半導体記憶装置。
前記制御回路は、
前記メモリセルアレイ内で同時に所定の電位差をかける複数の前記選択メモリセルの個数に基づいて前記第１の電圧を変化させる
ことを特徴とする請求項１記載の半導体記憶装置。
前記第１の電圧の変化は、前記選択メモリセルに接続された前記第１配線及び前記第２配線による電圧降下分の電圧を基準電圧に加えたものである
ことを特徴とする請求項１又は２記載の半導体記憶装置。
前記制御回路は、
複数の前記選択メモリセルに所定の電位差をかける際、一の前記選択メモリセルに所定の電位差をかけるタイミングと他の前記選択メモリセルに所定の電位差をかけるタイミングとを変化させる
ことを特徴とする請求項１乃至３のいずれか記載の半導体記憶装置。
前記制御回路は、
ゲートにクランプ電圧が供給されるクランプトランジスタを介して前記第１配線に接続され、前記クランプトランジスタが前記第１配線に前記第１の電圧を転送することのできる前記クランプ電圧を発生させるクランプ電圧発生回路を備え、
前記クランプ電圧発生回路は、
前記メモリセルアレイ内での前記選択メモリセルの位置及び前記メモリセルアレイ内で同時に所定の電位差をかける複数の前記選択メモリセルの個数に基づいて前記クランプ電圧を変化させる
ことを特徴とする請求項１乃至４のいずれか記載の半導体記憶装置。