CN112102864A - 使用互补异或存储单元的处理阵列装置和计算存储单元 - Google Patents

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Abstract

本申请提供一种使用互补异或存储单元的处理阵列装置和计算存储单元。具有多个存储器的处理阵列和存储单元能够执行逻辑函数，包括异或(XOR)或异或非(XNOR)逻辑函数。存储单元可以具有读取端口，其中储存在存储单元的储存单元中的数字数据与读取位线隔离。

Description

使用互补异或存储单元的处理阵列装置和计算存储单元
技术领域
本公开总体上涉及可以用于计算的静态随机访问存储单元。
背景技术
诸如动态随机访问存储器(DRAM)单元、静态随机访问存储器(SRAM)单元、内容可寻址存储器(CAM)单元或非易失性存储单元之类的存储单元的阵列是在各种基于计算机或处理器的装置中用来存储数据的数字位的公知机制。各种基于计算机和处理器的装置可以包括计算机系统、智能电话装置、消费电子产品、电视、互联网交换机和路由器等。存储单元的阵列通常被封装在集成电路中，或者可以被封装在集成电路内，该集成电路在集成电路内也具有处理装置。不同类型的典型存储单元具有区分每种存储单元的不同功能和特性。例如，DRAM单元需要较长的时间来访问，除非定期刷新，否则会丢失其数据内容，但是由于每个DRAM单元的简单结构，其制造成本相对较低。另一方面，SRAM单元具有较快的访问时间，除非从SRAM单元中断电，否则不会丢失其数据内容，并且由于每个SRAM单元比DRAM单元更复杂，因此相对更昂贵。由于每个CAM单元都需要更多的电路来实现内容寻址功能，因此CAM单元具有能够轻松地在单元中寻址内容的独特功能，并且制造成本更高。
可以用于对数字的二进制数据执行计算的各种计算装置也是众所周知的。计算装置可以包括微处理器、CPU、微控制器等。这些计算装置通常在集成电路上制造，但是也可以在也具有集成到该集成电路上的一定量的存储器的集成电路上制造。在具有计算装置和存储器的这些已知的集成电路中，计算装置执行数字的二进制数据位的计算，而存储器用于储存各种数字的二进制数据，包括例如由计算装置执行的指令和由计算装置运行的数据。
最近，已经引入了使用存储器阵列或储存单元来执行计算操作的装置。在这些装置中的一些中，可以由存储单元形成用于执行计算的处理器阵列。这些装置可以称为内存中计算装置(in-memory computational devices)。
大数据操作是在其中必须处理大量数据的数据处理操作。机器学习使用人工智能算法来分析数据，并且通常需要大量数据才能执行。大数据操作和机器学习通常也是计算密集型应用，由于计算装置与储存数据的存储器之间存在带宽瓶颈，因此经常会遇到输入/输出问题。由于内存中计算装置在存储器内执行计算，因此上述内存中计算装置可以例如用于这些大数据操作和机器学习应用，从而消除了带宽瓶颈。
可以将SRAM单元配置为执行基本的布尔运算，诸如与、或、与非以及或非。该SRAM单元还可以支持选择性写入操作。然而，该SRAM单元不能执行可以期望的某些逻辑函数。例如，由于当需要将搜索关键字与储存器中的内容进行比较时在搜索操作中经常使用异或逻辑函数，因此期望能够实现异或(XOR)逻辑函数。
图形处理单元(GPU)的最基本操作之一是浮点运算。浮点运算可以通过众所周知的全加法器电路来执行。在2017年9月19日提交的共同待决且共同拥有的申请号为15/708,181的美国专利申请中描述的系统中，全加法器可以在4个时钟周期内执行。然而，期望能够在单个时钟周期中执行全加法器，并且本公开被指向此目的。
附图说明
图1示出了具有两个读取位线的互补异或单元的实施方式；
图2示出了具有多个图1所示的互补异或单元的处理阵列的第一实施例的实施方式；
图3示出了用于图1的互补异或3端口SRAM单元的选择性写入真值表；
图4和图5示出了用于可以使用具有图2所示的互补异或单元的处理阵列来实现的全加法器的全加法器真值表；
图6示出了具有多个图1所示的互补异或单元和分割段的处理阵列的第二实施例的实施方式；
图7示出了用于图6所示的处理阵列的位线读取/写入逻辑的第一实施例的实施方式；
图8示出了用于图6所示的处理阵列的位线读取/写入逻辑的第二实施例的实施方式；
图9示出了用于图6所示的处理阵列的位线读取/写入逻辑的第三实施例的实施方式；
图10示出了用于图6所示的处理阵列的位线读取/写入逻辑的第四实施例的实施方式，其结合了图8和图9中的实施例；
图11示出了用于图6所示的处理阵列的位线读取/写入逻辑的第五实施例的实施方式；以及
图12示出了用于图6所示的处理阵列的位线读取/写入逻辑的第六实施例的实施方式。
具体实施方式
本公开特别适用于CMOS实现的存储单元和具有多个存储单元的处理阵列，所述多个存储单元能够进行可以用于在单个时钟周期中执行全加法器操作的两个逻辑计算，并且在这种情况下将描述本公开。然而，将理解：由于存储单元可以使用不同的工艺来构造并且可以相比于下面公开的执行二个计算且因此在本公开的范围内的电路配置而具有不同的电路配置，因此存储单元和处理阵列具有更大的效用并且不限于以下公开的实施方式。为了说明的目的，在下面和附图中公开了3端口SRAM互补异或单元。然而，应当理解，SRAM计算单元和处理阵列也可以用具有三个或更多端口的SRAM单元来实现，并且本公开不限于下面公开的3端口SRAM单元。还应当理解，具有三个或更多端口的SRAM单元的构造可能与图中所示的3端口SRAM略有不同，但是本领域技术人员将理解如何构造用于下面的公开的那些三个或更多个端口的SRAM。
此外，尽管在以下示例中使用了SRAM单元，但是应该理解，可以使用包括DRAM、CAM、非易失性存储单元和非易失性存储器件的各种不同类型的存储单元来实现所公开的用于计算的存储单元和使用所述存储单元的处理阵列，并且使用各种类型的存储单元的这些实施方式在本公开的范围内。
图1示出了可以具有两个读取位线并且每个时钟周期生成两个逻辑计算的3端口SRAM互补异或单元100的实施方式。3端口SRAM单元100可以包括两个交叉耦合的反相器I31、I32和如图1所示耦合在一起的访问晶体管M31-M37，以形成基本SRAM单元。SRAM单元可以用作储存锁存器，并且可以具有2个读取端口(包括两个读取位线和晶体管M31、M32、M36、M37)以及写入端口(包括写入位线和晶体管M33、M34、M35)以形成3端口SRAM。由于如图1所示第一反相器的输入端连接到第二反相器的输出端(标记为D)，并且第一反相器的输出端(标记为Db)耦合到第二反相器的输入端，因此两个反相器I31、I32交叉耦合。交叉耦合的反相器I31、I32形成SRAM单元的锁存器。晶体管M34和M33可以使其各自的栅极分别连接至写入位线及其互补位线(WBL、WBLb)。写入字线载有信号WE。写入字线WE耦合到为SRAM单元的写入访问电路的部分的晶体管M35的栅极。
图1中的电路还可以具有读取字线RE、互补读取字线REb、读取位线RBL、互补读取位线RBLb以及由耦合在一起的晶体管M31、M32形成的读取端口和由耦合在一起的晶体管M36、M37形成的另一读取端口。读取字线RE可以耦合到形成一个读取端口的晶体管M31的栅极，读取位线RBL耦合到晶体管M31的漏极端，以在每个时钟周期期间执行第一计算。互补读取字线REb可以耦合到形成另一读取端口的晶体管M36的栅极，读取位线RBLb耦合到晶体管M36的漏极端，以在每个时钟周期期间执行第二计算。晶体管M32和M37的栅极可以分别耦合到交叉耦合的反相器I31、I32的输出端Db和D。隔离电路将锁存器输出端Db和D(在图1中的示例中)与RBL和RBLb的信号/电压电平隔离，以使Db和D信号不易受与典型的SRAM单元相比由储存在多个单元中的多个“0”数据引起的较低位线电平的影响。
图1所示的单元100具有两个读取位线RBL和RBLb。两个读取位线允许每个时钟周期执行两次计算(使用每个读取位线进行一次计算)。图2所示的处理阵列200中的该单元100允许浮点运算的更快的运算。例如，具有多个单元100的处理阵列200可以在单个时钟周期内执行全加法器操作。
当单元100的读取端口是激活的(active)时，其可以操作为使得RE或REb为高，并且REb信号/电压电平是RE信号/电压电平的互补。它也可以操作成RE或REb信号/电压电平都高或都低。RBL被预充电为高，并且如果晶体管对M31、M32都被导通，则RBL被放电为0。如果M31、M32晶体管中的任何一个截止，则由于RBL被预充电为高并且没有耦合以接地，因此RBL保持高为1。RBLb也被预充电为高，并且如果晶体管对M36、M37都被导通，则RBLb被放电为0。如果M36、M37晶体管中的任何一个截止，则由于RBLb被预充电为高并且没有耦合以接地，因此RBLb保持高为1。单元100可以用作3端口SRAM单元。写入操作由WE来激活，并且通过切换WBL和WBLb来写入数据。读取操作由RE和REb来激活，读取数据通过RBL或RBLb访问。单元100还可以用于其中RBL和RBLb也用于逻辑运算的计算。
图2示出了处理阵列200的实施方式，该处理阵列200具有图1所示的、可以使用两个读取位线执行两次计算的多个SRAM单元(形成在阵列中的单元00、...、单元0n和单元m0、...、单元mn)。所示的阵列由M个字线(RE0、Reb0、WE0、...、Rem、REbm、WEm)和N个位线(WBLb0、WBL0、RBL0、RBL0b、...、WBLbn、WBLn、RBLn、RBLnb)形成。处理阵列200可以具有生成字线信号/电压电平的字线生成器202和多个位线读取/写入逻辑电路204(BL读取/写入逻辑0、...、BL读取/写入逻辑n)，所述多个位线读取/写入逻辑电路204接收并处理位线信号，以生成在每个时钟周期执行的两个布尔逻辑函数/计算的结果。在每个时钟周期中，处理阵列200可以具有读取操作和写入操作，或者具有读取操作或写入操作，或者不具有任何操作，这取决于RE、REb和WE的激活以及BL读取/写入逻辑的操作。下面的BL读取/写入逻辑的公开仅示出了按顺序执行的读取操作和写入操作。然而，读取位线和写入位线是分开的，三端口SRAM单元100的处理阵列200可以同时执行读取操作和写入操作，本公开不限于按顺序执行的读取操作和写入操作。
在读取操作中，WL生成器202在周期中生成一个或多个RE或REb信号，并且RBL和/或RBLb形成如上所述的布尔函数，RBL和/或RBLb的结果由BL读取/写入逻辑204感测/读取。BL读取/写入逻辑204处理RBL和RBLb的结果，并将结果发送回其WBL/WBLb，以在该单元中写入/使用；或将结果发送到相邻的BL读取/写入逻辑，以在该相邻单元中写入/使用；或将结果发送到该处理阵列之外。替代地，BL读取/写入逻辑204可以将来自其自身的位线或来自相邻位线的RBL结果和/或RBLb结果储存在寄存器或锁存器中，使得下一周期读取/写入逻辑可以利用锁存的RBL和/或RBLb结果数据执行逻辑。
在写入操作中，WL生成器202为要写入的单元生成一个或更多个WE信号，并且BL读取/写入逻辑204处理写入数据，或来自其自身的RBL或RBLb线、或来自相邻的RBL或RBLb线或来自该处理阵列之外的数据。BL读取/写入逻辑204处理来自相邻位线的数据的能力意味着数据可以从一个位线转移到相邻位线，并且处理阵列中的一个或更多个或所有位线可以同时转移。BL读取/写入逻辑204还可以基于RBL结果和/或RBLb结果来决定针对选择性写入操作而不写入。例如，如果RBL＝1，则可以将WBL写入数据。如果RBL＝0，则不执行写入。
每个BL读取/写入逻辑204可以具有一个或更多个布尔逻辑电路，其使用读取位线作为输入来执行各种布尔操作。例如，每个BL读取/写入逻辑204可以包括以各种已知方式实现的与电路(AND circuitry)以及或电路(OR circuitry)中的一个或多个，并且本公开不限于在BL读取/写入逻辑204中与电路以及或电路的特定实现。
使用图1中的单元100和图2中所示的处理阵列200，所执行的计算可以被写为：
RBL＝AND(D1,D2,..,Dn) (EQ1)
其中D1、D2、...、Dn是储存在RE信号导通/激活的单元中的“n”个数据
RBLb＝AND(Dbi1,Dbi2,..,Dbin) (EQ2)
其中Dbi1、Dbi2、...、Dbin是储存在REb信号导通/激活的单元中的“n”个数据
RBLb＝NOR(Di1、Di2、...、Din) (EQ3)
其中Di1、Di2、...、Din是储存在REb信号导通/激活的单元中的“n”个数据
单元的RE和REb信号可以同时导通、一个导通和一个截止、或同时截止。因此，EQ1和EQ2中的Dm和Dbim(其中m＝1至n)可以为真实数据以及相同单元的互补(complement)数据，或者可以不是这样。
在BL读取/写入逻辑204中，与门可以形成以下等式：
Y1＝AND(RBL，RBLb)，然后
Y1＝AND(D1，D2，...，Dn，Dbil，Dbi2，...Dbim) (EQ4)
其中D1，D2，...Dn是储存在RE导通的单元中的“n”个数据，以及Dbi1，Dbi2，...Dbim是储存在Reb导通的单元中的“m”个数据。
如果相同单元的RE和REb是互补信号，意思是它们不是同时导通，则Y1就像RBL和RBLb连接在一起一样表现，并且可以被示为
Y1＝AND(XNOR(RE1，D1)，XNOR(RE2，D2)，...，XNOR(REn，Dn)) (EQ5)
替代地，如果RBL和RBL通过连接MOS晶体管或通过硬接线连接在一起，我们也可以实现EQ5的Y1。
Y1与异或单元的RBL线(在2017年9月19日提交的美国专利申请15/709,399中公开，其通过引用并入本文)相同地执行，并且关于Y1的运算的细节以与先前公开的相同的方式发生，在此将不进一步描述。
在BL读取/写入逻辑204中，或门可以形成以下等式：
Y2＝OR(RBL，RBLb)，然后
Y2＝OR(AND(D1，D2，...，Dn)，AND(Dbi1，Dbi2，...，Dbin)) (EQ6)
其中单元x或ix可以是相同单元。换句话说，单元的RE和REb可以同时被导通。
如果单元1和2的RE和REb被导通，则Y2可以表示为
Y2＝OR(AND(D1，D2)，AND(Db1，Db2))＝XNOR(D1，D2) (EQ7)
Y2对同一位线执行单元1和2的异或非函数。
图3示出了图1的3端口SRAM单元的写入端口真值表。如果WE为0，则不执行写入操作(如图3所示的由D(n-1)所示)。如果WE为1，则储存节点D及互补Db由WBL和WBLb写入。如果WBL＝1且WBLb＝0，则D＝1且Db＝0。如果WBL＝0和WBLb＝1，则D＝0且Db＝1。如果WBL和WBLb均为0，则不执行写入。因此，对于WE＝1，该单元可以以WBL＝WBLb＝0执行选择写入函数。
当进行选择性写入时，通常期望在某些单元上写入数据“1”并在同一位线上的其他单元写入数据“0”。对于图1所示的3端口异或单元，这可以通过花费2个周期写入数据来实现，其中在一个周期中写入数据“1”而在另一周期中写入数据“0”。
图4和图5示出了用于全加法器的全加法器真值表，其可以使用图2所示的具有互补异或单元的处理阵列来实现。Ain和Bin是2个全加法器输入，Cin是进位输入。Bout是总和输出，并且Cout是进位输出。Cinb是Cin的反相，而Coutb是Cout的反相。如真值表所示，三个输入(Ain、Bin和Cin)中的两个或更多个为逻辑“1”将生成Cout为逻辑“1”，而三个输入中的奇数个为逻辑“1”(输入之一为“1”或输入中的三个为“1”)将生成Bout为逻辑“1”。
使用上述处理阵列200和单元100，全加法器的3个输入可以储存在沿着同一位线的三个单元中，因此在逻辑操作之后，处理阵列可以在两个单元中产生求和及进位输出。在此示例的实施方式中，储存Bin输入的单元被共享为求和输出Bout，储存Cin单元的单元可以共享为进位输出Cout。处理阵列可以进一步生成真值表中所示的Coutb和Cinb信号，因为它们仅仅是Cout和Cin的反相信号。
在图4所示的状态1、3、6和8中，Bout＝Bin且Coutb＝Cinb。这意味着，如果输入是将状态1、3、6和8中所示的值的4个组合，则无需进行任何计算，并且处理阵列将能够在没有任何逻辑运算的情况下生成输出。如图5所示，状态的子集(2、4、5和7)，其中输出与输入不同(称为“运算后状态”)。如图5所示，在所有运算后状态下，Ain和Cinb或者都为0或者都为1。在输出无需更改的状态下，Ain和Cinb的值不同。因此，BL读取/写入逻辑204中的电路可以执行XNOR(Ain，Cinb)＝1的操作，然后全加法器的输出需要改变。图5还显示，对于所有运算后状态，Bout具有与Coutb相同的值，并且Bout和Coutb的值是Bin的反相。因此，在BL读取/写入逻辑204中的电路可以执行以下操作：如果XNOR(Ain，Cinb)＝1，则Bout＝Cinb＝NOT(Bin)；以及如果XNOR(Ain，Cinb)＝0，则Bout和Cinb不变。
图6示出了处理阵列600的第二实施例的实施方式，该处理阵列600具有图1中所示的多个互补异或单元和分离段，以及在位线中间的每个位线(BL)读取/写入逻辑电路604。该处理阵列具有相同的字线生成器602，其生成控制信号(RE0，...，Rem，Reb0，...，REbm和WE0，...，WEm)，并且以与以上结合图2所述的相同的方式操作。在该实施方式中，每个位线有两个段。段1具有RBLs1和RBLs1b读取位线(RBL0s1，...，RBLns1和RBL0s1b，...，RBLns1b)，其上面连接着多个单元(图6中的示例中的单元00，...，单元0n)，它们都连接到BL读取/写入电路604。段2仅具有RBLs2线(RBL0s2，...，RBLns2)，其具有多个单元(图6中的示例中的单元m0，...，单元mn)，它们都连接到BL读取/写入电路604的另一个输入。出于说明目的，段2中的RBLb硬接线至RBL。如前所述，段2中的RBLb也可以通过晶体管连接到RBL。在此示例中，在两个段之间共享WBL和WBLb。例如，要做16位加法器，我们需要16位Ain和1位Bin输入以储存Cin/Cout。然后，在此配置中，Rbin2上可能具有针对Bin的16个或更多单元，RBLs1上可能有17个或更多个单元，其中针对Ain的16个单元加上针对Cin的1个额外单元。如图6所示，每个BL读取/写入逻辑604具有来自RBL(例如RBL0s1、RBL0s1b和RBL0s2)的3个输入，在许多不同的实施方式中，其可以在一个周期内以3个输入执行全加法器操作。在图7-图12中示出了图6中的BL读取/写入电路604的电路的、在一个时钟周期中执行全加法器操作和/或搜索操作的六个非限制性示例。
图7示出了用于图6所示的处理阵列的BL读取/写入逻辑604的第一实施例的实施方式。在该实施方式中，Ain和Cinb沿着同一位线储存在段1的单元中，且Bin储存在段2中。在读取操作期间，这些单元的状态如下：
1.当读取时Ain和Cinb单元的RE和REb均为1，结果为：
a.RBLs1＝AND(Ain，Cinb) (EQ8)
b.RBLs1b＝AND(Ainb，Cin) (EQ9)
2.当读取时Bin单元的RE为1且Bin单元的REb为0，结果为：
a.RBLs2＝Bin (EQ10)
如在EQ7中和从EQ 7-9中所述的或门700，可以表示为
Y3＝OR(RBLs1，RBLs1b)＝OR(AND(Ain，Cinb)，AND(Ainb，Cin))＝XNOR(Ain，Cinb)(EQ11)
BL读取/写入逻辑604可以进一步包括反相器702，其输入端连接到Bin信号(RBLs2线)，其输出端(反相Bin信号)连接到第一与门704的输入端。与门704的另一输入端连接到Y3信号。BL读取/写入逻辑604可以进一步包括第二与门706，其输入端连接到Bin信号和Y3信号。两个与门的输出是WBL信号和WBLb信号。
基于图7中的上述逻辑：
如果Y3＝1，则Bout＝Coutb＝NOT(Bin) (EQ12)
如果Y3＝0，则Bout和Coutb不变 (EQ13)
在此实施方式中，Bin和Cinb需要进行选择性写入，并且如果Y3＝1，则被写入为NOT(Bin)。如果Y3＝0，则不进行写入操作。在选择性写入之后，Bin和Cinb分别变为Bout和Coutb：
WBL＝AND(Y3，NOT(Bin)) (EQ14)
WBLb＝AND(Y3，Bin) (EQ15)
在写入期间Bin和Cinb的WE为1。 (EQ16)
使用图7中的上述BL读取/写入逻辑，全加法器操作可以在单个时钟周期内执行，并具有如图5所示的运算后状态。在单个时钟周期内，RE可能是在时钟周期前半部分的脉冲，以生成WBL和WBLb，WE可能是在时钟周期后半部分的RE的另一个非重叠脉冲，以执行对Bout和Coutb单元的写入。
图7通过将Ain和Cinb储存在段1上并将Bin储存在段2上来演示全加法器电路。可替代地，通过将Ain和Cin储存在段1并将Bin储存在段2上，对图7中的电路的小修改可以来做全加法器电路。或门700可以更改为或非门，因此Y3仍由EQ11定义。段1和段2的WBL和WBLb需要被分别连接到BL读取/写入逻辑604。段2的WBL和WBLb分别连接到与门704和706，以写入Bout值。段1的WBL和WBLb分别连接到与门706和704，以写入Cout值。还以储存在处理阵列中的Ain、Cinb和Bin演示了以下讨论的实施方式，但是本领域技术人员可以简单地实施储存不同输入极性的其他组合。
图8示出了用于图6所示的处理阵列的BL读取/写入逻辑604的第二实施例的实施方式。在该实施方式中，Ain和Cinb沿着同一位线储存在段1中的单元中。Bin储存在段2中。在读取操作中，这些单元的状态如下：
1.对于Ain，当读取时RE＝1，REb＝0。对于Cinb，当读取时RE＝0，REb＝1。因此
a.RBLs1＝Ain (EQ17)
b.RBLs1b＝NOT(Cinb) (EQ18)
2.当读取时，Bin的RE为1，Bin的REb为0。
a.RBLs2＝Bin (EQ19)
Y4是RBLs1和RBLs1b的异或函数(通过异或逻辑门800)，因此
Y4＝XOR(RBLs1，RBLs1b)＝XOR(Ain，NOT(Cinb))＝XNOR(Ain，Cinb) (EQ20)
EQ20显示与EQ12相同的结果，导致Y3＝Y4，因此图8的WBL和WBLb具有如上所述的图7的结果，并具有相同的反相器802和两个以与上述相同的方式执行的两个与门804、806。因此，在图8中执行全加法器操作。
图8中的电路604的实施方式还可以将附加输入组合到全加法器。例如，可以期望使全加法器具有诸如X、Bin和Cin的输入，其中X是Ain和W的AND函数。Ain和W可以是储存在沿着同一RBL、RBLs1的2个单元上的2个值，并通过导通储存Ain和W的两个单元的读取字线(RE)来形成X，如EQ1所示。当基本单元为具有被乘数为2个输入的AND函数的全加法器时，在执行乘法器电路时，此功能特别有用。一种实现方法是将W储存在沿着与Ain和Cinb相同的位线的段1中的附加单元中。然后在读取操作中，单元的状态如下：
1.对于Ain和W，当读取时RE＝1，REb＝0。对于Cinb，当读取时RE＝0，REb＝1。因此
a.RBLs1＝AND(Ain，W)＝X (EQ21)
b.RBLs1b＝NOT(Cinb) (EQ22)
2.当读取时Bin的RE为1并且Bin的REb为0。
a.RBLs2＝Bin (EQ23)
Y4是RBLs1和RBLs1b的异或函数，因此
Y4＝XOR(RBLs1，RBLs1b)＝XOR(X，NOT(Cinb0)＝XNOR(X，Cinb) (EQ24)
EQ24显示与EQ20相同的结果，但具有附加的AND函数作为全加法器输入。另一种方法是将信号W用作Ain单元的读取字线。在读取操作中，单元的状态如下：
1.对于Ain，当读取时RE＝0，REb＝W。对于Cinb，当读取时RE＝1，REb＝0。因此
a.RBLs1＝Cinb (EQ25)
b.RBLs1b＝NAND(W，Ain)＝NOT(X) (EQ26)
2.当读取时Bin的RE为1并且Bin的REb为0。
a.RBLs2＝Bin (EQ27)
Y4是RBLs1和RBLs1b的异或函数，因此
Y4＝XOR(RBLs1，RBLs1b)＝XOR(Cinb，NOT(X))＝XNOR(X，Cinb) (EQ28)
EQ28显示与EQ20相同的结果，并且具有附加的AND函数作为全加法器输入。
如EQ4中所述，RBLs1和RBLs1b的AND函数生成以下等式：
Y1＝AND(XNOR(RE1，D1)，XNOR(RE2，D2)，...，XNOR(REn，Dn)) (EQ4)
其中REi，REbi，i＝1至n，作为互补信号；REi＝1意味着REi＝1，REbi＝0；REi＝0意味着REi＝0，REbi＝1。Di是储存在具有读取字线REi的单元i中的数据。Y1也是RE1至REn与D1至Dn的比较结果。如果作为搜索关键字的RE1至REn与D1至Dn匹配，则Y1＝1。如果RE1至REn中的任何一个与对应的D1至Dn不匹配，则Y1＝0。
类似地，RBLs2是RBLs2和RBLs2b的有线的AND函数，并且RBLs2是RBLs2的激活的REi和REib的比较结果。
图9示出了用于图6所示的处理阵列的BL读取/写入逻辑604的第三实施例的实施方式。在图9中，图7中的OR逻辑门700或图8中的异或逻辑门800由与逻辑门900代替，实施与逻辑门900的输入是RBLs1、RBLs1b和RBLs2线。在图9中，信号Y5如下所示：
Y5＝AND(RBLs1，RBLs1b，RBLs2) EQ(29)
Y5是RBL段1和RBL段2的比较结果。如果搜索关键字由段1和段2中的读取字线组成，则Y5会产生组合结果。如果搜索关键字仅由段1的RE和REb组成，而段2的RE和REb均不为激活的，则因为RBLs2被预充电为1并且Y5产生段1的比较结果，所以RBLs2保持为1。类似地，如果搜索关键字仅由段2的RE和REb组成，而段1的RE和REb均不为激活的，则因为RBLs1被预充电为1并且Y5产生段2的比较结果，所以RBLs1保持为1。总之，Y5产生了RE和Reb的在段1或段2中或两者中都导通的比较结果。
在图9中，WDb信号可以是与RE并联的数据线以馈送到BL读取/写入逻辑604，或者可以从相邻的BL读取/写入逻辑馈送。如果Y5为1，则WBL＝NOT(WDb)＝WD且WBLb＝WDb以执行选择性写入，来在写入期间将WD储存到由WE选择的单元中。如果Y5为0，则即使选定的WE被导通，也不会执行写入。上述逻辑通过连接到WDb信号的反相器902、其输入是Y5信号和WD信号并且其输出被馈送到WBL线的与逻辑门904、以及其输入是Y5信号和WDb信号并且其输出被馈送到WBLb线的第二与门906来实现。
图10示出了用于图6中所示的处理阵列的BL读取/写入逻辑604的第四实施例的实施方式，其结合了图8和9中的实施例中的电路并且可以执行全加法器操作和/或搜索操作。图10中的电路800、802、804、806和900与上述相同。此外，图10中的信号Y4与图8中的Y4相同，作为用于全加法器操作的选择性写入控制信号，并且图10中的信号Y5与图9中的Y5相同，作为用于搜索操作的选择性写入控制信号。该BL读取/写入逻辑604可以与字线并联地接收全局多路选择器(Mux)信号，其使用2：1多路选择器1007选择Y4信号或Y5信号，以生成作为选择性写入控制信号的Y6信号。第二多路选择器1008(也是2：1多路选择器)选择用于全加法器操作的RBLs2或者用于搜索操作的WDb，以生成Y7信号作为要在选择性写入操作中写入的写入数据。以这种方式，图10由执行两个主要操作的电路组成：全加法器和搜索。
图11示出了用于图6中所示的处理阵列的BL读取/写入逻辑604的第五实施例的实施方式，其结合了图8和9中的实施例中的电路并且可以执行更全的加法器操作和/或搜索操作。图11中的电路800、802、804、806和900与上述相同。此外，图11中的信号Y4与图8中的Y4相同，作为用于全加法器操作的选择性写入控制信号，并且图11中的信号Y5与图9中的Y5相同，作为用于搜索操作的选择性写入控制信号。图11增加了一个额外的功能到图10所示的电路。图11中的电路包括新的输入W2到多路选择器1107(现在是具有输入Y4(mux[0])、Y5(mux[1])和W2(mux[2])的3：1多路选择器)。W2作为另一个写入控制信号被增加，以对写入数据多路选择器1108的输入2执行写入函数。Y5作为输入2被馈送到写入数据多路选择器1108中。因此如果选择Mux[2]并且Mux[1]＝Mux[0]＝0，多路选择器1107选择W2作为选择性写入控制信号。如果W2＝1，WBLb＝NOT(WBL)，则要写入该单元的WBL上的写入数据被示为：
WBL＝NOT(Y7)＝NOT(Y5)＝NAND(RBLs1，RBLs1b，RBLs2) EQ[30]
如果RBLs2不为激活的，则意味着段2上的RE和REb均未被选择并且RBLs2被预充电为高并保持高，则EQ[30]可以被示为EQ[31]。类似地，如果RBLs1b或RBLs1不为激活的，则可以分别被示为EQ[32]或EQ[33]。
如果RBLs2不为激活的，则WBL＝NAND(RBLs1，RBLs1b) EQ[31]
如果RBLs1b不为激活的，则WBL＝NAND(RBLs1，RBLs2) EQ[32]
如果RBLs1不为激活的，则WBL＝NAND(RBLs1b，RBLs2) EQ[33]
此外，如果上式中的RBL只有一个是激活的，则将等式简化为EQ[34]至EQ[37]WBL＝NOT(RBLs1)＝NOT(AND(D1，D2，...，Dn))＝NAND(D1，D2，...，Dn)
D1，D2，...，Dn是在读取RBLs1时RE＝1的单元中的数据。 EQ[34]
WBL＝NOT(RBLs1b)＝NOT(AND(D1b，D2b，...，Dnb))＝NAND(D1b，D2b，...，Dnb)＝OR(D1，D2，...Dn)
D1，D2，...，Dn是在读取RBLs1b时REb＝1的单元中的数据。 EQ[35]
WBL＝NOT(RBLs2)＝NOT(AND(D1，D2，...，Dn))＝NAND(D1，D2，...Dn)
D1，D2，...，Dn是在读取RBLs2时RE＝1的单元中的数据。 EQ[36]
WBL＝NOT(RBLs2)＝NOT(AND(D1b，D2b，...，Dnb))＝NAND(D1b，D2b，...，Dnb)＝OR(D1，D2，...Dn)
D1，D2，...，Dn是在读取RBLs2时REb＝1的单元中的数据。 EQ[37]
总之，图11所示的电路可以实现以下三个基本函数：
1.Mux[0]：全加法器操作。
2.Mux[1]：搜索操作。
3.Mux[2]：RBLs1、RBLs1b和RBLs2的组合布尔操作。
图12示出了用于图6中所示的处理阵列的BL读取/写入逻辑604的第六实施例的实施方式，其具有与以上针对图8、图9和图11所述的执行相同功能的相同的电路800-806、900、1107和1108。类似地，Y4、Y5、Y6和Y7信号与上面针对图11所述的信号相同。在此实施例中，可以将处理阵列的相邻位线的Y7馈入数据多路选择器1209中，作为用于移位操作的附加数据输入。相邻位线的Y7、处理阵列外部的数据也可以被馈送到数据多路选择器1209中作为附加输入，以将外部数据传送到处理阵列中。写入数据多路选择器1209将相邻的BL读取/写入逻辑的数据和外部数据复用到处理阵列中，以被写入WBL和WBLb。
出于解释的目的，已经参考特定实施例描述了前述说明。然而，以上示意性讨论并非旨在穷举或将本公开限制为所公开的精确形式。鉴于以上教导，许多修改和变化是可能的。选择和描述实施例是为了最佳地解释本公开的原理及其实际应用，从而使本领域的其他技术人员能够最佳地利用本公开以及具有适于预期的特定用途的各种修改的各种实施例。
本文公开的系统和方法可以经由一个或更多个组件、系统、服务器、设备、其他子组件来实现，或者可以分布在这些元件之间。当实现为系统时，这样的系统尤其可以包括和/或涉及在通用计算机中发现的诸如软件模块、通用CPU、RAM等的组件。在创新驻留在服务器上的实施方式中，这样的服务器可以包括或涉及诸如CPU、RAM等组件，例如那些在通用计算机中发现的组件。
此外，本文的系统和方法可以通过具有以上所述之外的完全不同的软件、硬件和/或固件组件的实施方式来实现。关于与本发明有关或体现本发明的其他组件(例如软件、处理组件等)和/或计算机可读介质，例如，可以与许多通用或特殊用途计算系统或配置一致地实现本文中的创新方面。适于与本文中的创新一起使用的各种示例性计算系统、环境和/或配置可以包括但不限于：在个人计算机、服务器或服务器计算装置(诸如路由/连接组件、手持式或膝上型装置、多处理器系统、基于微处理器的系统、机顶盒、消费电子装置、网络PC、其他现有计算机平台、包括上述一项或多项系统或装置的分布式计算环境等)之内或体现在其上的软件或其他组件。
在某些情况下，例如，可以通过与这样的组件或电路相关联地执行的、包括程序模块的逻辑和/或逻辑指令来实现或由其实施系统和方法的各方面。通常，程序模块可以包括实施特定任务或在此实现特定指令的例程、程序、对象、组件、数据结构等。本发明还可以在分布式软件、计算机或电路设置的环境中实践，其中电路通过通信总线、电路或链路连接。在分布式设置中，可以从本地和远程计算机储存介质(包括存储器储存装置)进行控制/指令。
本文中的软件、电路和组件还可以包括和/或利用一种或更多种类型的计算机可读介质。计算机可读介质可以是驻留在这样的电路和/或计算组件上，与之相关或可以被其访问的任何可用介质。作为示例而非限制，计算机可读介质可以包括计算机储存介质和通信介质。计算机储存介质包括以用于储存诸如计算机可读指令、数据结构、程序模块或其他数据的信息的任何方法或技术实现的易失性和非易失性、可移动和不可移动介质。计算机储存介质包括但不限于RAM、ROM、EEPROM、快闪存储器或其他存储器技术、CD-ROM、数字多功能磁盘(DVD)或其他光学储存器、磁带、磁盘储存器或其他磁性储存装置或任何其他可用于储存所需信息并可由计算组件访问的介质。通信介质可以包括计算机可读指令、数据结构、程序模块和/或其他组件。此外，通信介质可以包括诸如有线网络或直接有线连接之类的有线介质，然而，本文中任何这种类型的介质都不包括瞬态介质。任何以上的组合也包括在计算机可读介质的范围内。
在本说明书中，术语组件、模块、装置等可以指代可以以各种方式实现的任何类型的逻辑或功能软件元件、电路、块和/或过程。例如，各种电路和/或块的功能可以彼此组合成任何其他数量的模块。每个模块甚至可以被实现为储存在有形存储器(例如，随机存取存储器、只读存储器、CD-ROM存储器、硬盘驱动器等)上的软件程序，以由中央处理单元读取来实现本文的创新功能。或者，模块可以包括通过传输载波传输到通用计算机或处理/图形硬件的编程指令。另外，模块可以被实现为实现本文的创新所包含的功能的硬件逻辑电路。最后，可以使用专用指令(SIMD指令)、现场可编程逻辑阵列或其提供期望的性能和成本的任何组合来实现模块。
如本文所公开的，与本公开一致的特征可以经由计算机硬件、软件和/或固件来实现。例如，本文公开的系统和方法可以以各种形式来体现，包括例如数据处理器，例如还包括数据库的计算机、数字电子电路、固件、软件或它们的组合。此外，尽管所公开的实施方式中的一些描述了特定的硬件组件，但是可以以硬件、软件和/或固件的任何组合来实现与本文的创新一致的系统和方法。此外，本文的创新的上述特征以及其他方面和原理可以在各种环境中实现。这样的环境和相关应用可以被特别构造用于执行根据本发明的各种例程、过程和/或操作，或者它们可以包括由代码选择性地激活或重新配置以提供必要功能的通用计算机或计算平台。本文公开的过程并非固有地与任何特定的计算机、网络、结构、环境或其他装置相关，并且可以通过硬件、软件和/或固件的适当组合来实现。例如，各种通用机器可以与根据本发明的教导编写的程序一起使用，或者构造专用装置或系统以执行所需的方法和技术可能更方便。
本文所述的方法和系统的各个方面，诸如逻辑，也可以实现为被编程到包括可编程逻辑装置(“PLD”)在内的各种电路中的功能，例如现场可编程门阵列(“FPGA”)、可编程阵列逻辑(“PAL”)装置、电可编程逻辑和存储器件以及基于标准单元的器件，以及专用集成电路。用于实现方面的一些其他可能性包括：存储器件、具有存储器的微控制器(诸如EEPROM)、嵌入式微处理器、固件、软件等。此外，可以在具有基于软件的电路仿真的微处理器、离散逻辑(顺序和组合逻辑)、自定义装置、模糊(神经)逻辑、量子装置以及上述任何装置类型的混合装置中体现各方面。可以以各种组件类型提供基础的装置技术，例如，诸如互补金属氧化物半导体(“CMOS”)的金属氧化物半导体场效应晶体管(“MOSFET”)技术、诸如发射极耦合逻辑(“ECL”)的双极技术、聚合物技术(例如，硅共轭聚合物和金属共轭聚合物-金属结构)、模拟和数字混合等等。
还应注意，本文公开的各种逻辑和/或功能可以使用硬件、固件和/或作为体现在各种机器可读介质或计算机可读介质中的数据和/或指令的任意数量的组合来使能，就它们的行为、寄存器传递、逻辑组件和/或其他特征而言。可以体现这样的格式化数据和/或指令的计算机可读介质包括但不限于各种形式的非易失性存储介质(例如，光、磁或半导体存储介质)，尽管再次不包括瞬态介质。除非上下文清楚地另外要求，否则在整个说明中，词语“包含”、“包含有”等应理解为包含性含义，而不是排他性或穷举性含义；也就是说，从某种意义上说“包括但不限于”。使用单数或复数的词语也分别包括复数或单数。另外，词语“在此”，“在此之下”，“在上方”，“在下方”和类似含义的词语是指本申请作为整体，而不是指本申请的任何特定部分。当单词“或”用于指两个或两个以上项目的列表时，该词语涵盖该词语的以下所有解释：列表中的任何项目、列表中的所有项目以及该列表中的项目的任何组合。
尽管本文中已经具体描述了本发明的某些当前优选的实施方式，但是对于本发明所属领域的技术人员来说显而易见的是，可以在不脱离本发明的精神和范围的情况下对本文所示出和描述的各种实施方式进行变型和修改。因此，旨在仅将本发明限制于适用法律规则所要求的程度。
尽管前述内容已经参考本公开的特定实施例，但是本领域技术人员将理解，可以在不脱离由所附权利要求书定义的本公开的原理和精神的情况下对该实施例进行改变。

Claims (30)

1.一种存储器计算单元，包括：
具有数据和互补数据的储存单元；
连接到所述储存单元的两个读取位线，所述两个读取位线提供对所述储存单元的数据和互补数据的读取访问；
隔离电路，所述隔离电路连接在所述读取位线与所述储存单元之间，所述隔离电路将所述储存单元与所述两个读取位线中的任何一个上的信号隔离，所述隔离电路连接到读取字线和互补读取字线；以及
其中，当所述存储单元与另一存储单元一起连接到同一读取位线时，每个读取位线能够执行逻辑函数，并且对所述两个读取位线执行两个逻辑函数。
2.根据权利要求1所述的存储器计算单元，还包括连接到所述存储单元的写入位线，其中数据被写入到所述储存单元中。
3.根据权利要求2所述的存储器计算单元，还包括写入端口装置，所述写入端口装置将所述储存单元从所述写入位线隔离。
4.根据权利要求2所述的存储器计算单元，所述存储器计算单元能够执行选择性写入操作。
5.根据权利要求1所述的存储器计算单元，其中，所述存储器计算单元是静态随机存取存储单元。
6.根据权利要求5所述的存储器计算单元，其中，所述静态随机存取存储单元是三端口静态随机存取存储单元。
7.根据权利要求1所述的存储器计算单元，其中，所述存储单元是非易失性存储器。
8.根据权利要求7所述的存储器计算单元，其中，所述非易失性存储器是非易失性存储单元和非易失性存储器件中的一种。
9.根据权利要求1所述的存储器计算单元，其中，所述隔离电路还包括第一组晶体管，所述第一组晶体管连接在所述两个读取位线的互补读取位线与所述储存单元的数据储存点之间。
10.根据权利要求9所述的存储器计算单元，其中，所述第一组晶体管还包括：第一晶体管，其栅极连接至所述互补读取字线；以及第二晶体管，其栅极连接至所述储存单元的数据储存点。
11.根据权利要求9所述的存储器计算单元，其中，所述隔离电路还包括第二组晶体管，所述第二组晶体管连接在所述两个读取位线的读取位线与所述储存单元的互补数据储存点之间。
12.根据权利要求11所述的存储器计算单元，其中，所述第二组晶体管还包括：第三晶体管，其栅极连接至所述读取字线；以及第四晶体管，其栅极连接至所述储存单元的互补数据储存点。
13.根据权利要求5所述的存储器计算单元，其中，所述储存单元还包括第一反相器和交叉耦合至所述第一反相器的第二反相器。
14.一种处理阵列，包括：
多个读取位线；
具有多行存储单元和多列存储单元的存储单元阵列，每个存储单元具有储存单元，所述多个读取位线连接到所述存储单元阵列中的所述多列存储单元；
所述存储单元阵列具有第一段和第二段，所述第一段包括至少两行存储单元，所述第二段包括一行或多行存储单元，所述第一段的每个列存储单元连接到至少两个读取位线，所述第二段的每个列存储单元连接到至少一个读取位线；
多个位线读取/写入电路，其位于所述存储单元阵列中的第一段与第二段之间，每个位线读取/写入电路具有来自所述第一段的所述至少两个读取位线的输入以及来自所述第二段的所述至少一个读取位线的输入；以及
其中，当至少一个存储单元像另一个存储单元一样连接到同一读取位线时，连接到所述第一段中的存储单元的每个读取位线能够执行逻辑函数，以及对第一段中的两个读取位线执行两个逻辑函数。
15.根据权利要求14所述的处理阵列，其中，沿所述第一段的同一读取位线储存全加法器的第一输入和进位输入，以及其中，沿所述第二段的同一读取位线储存所述全加法器的第二输入。
16.根据权利要求15所述的处理阵列，其中，所述第一输入是信号，而所述进位输入是反相信号，并且所述第二输入是信号。
17.根据权利要求16所述的处理阵列，其中，每个位线读取/写入电路还包括：或门，其对所述第一段的所述至少两个读取位线执行逻辑或，并生成输出；反相器，其将所述全加法器的第二输入反相以生成被反相的第二输入；第一与门，其对所述或门的输出和所述被反相的第二输入执行逻辑与，以生成第一输出；以及第二与门，其对所述或门的输出和所述全加法器的第二输入执行逻辑，与以生成第二输出。
18.根据权利要求17所述的处理阵列，其还包括：多个写入位线，其中每个写入位线被连接到选定的列存储单元和连接到所述选定的列存储单元的所述位线读取/写入电路；以及多个互补写入位线，其中每个互补写入位线被连接到所述选定的列存储单元和连接到所述选定的列存储单元的位线读取/写入电路。
19.根据权利要求18所述的处理阵列，其中，所述第一输出连接到所述写入位线，所述写入位线连接到所述位线读取/写入电路，以及所述第二输出连接到所述互补写入位线，所述互补写入位线连接到所述位线读取/写入电路。
20.根据权利要求17所述的处理阵列，其中，所述第一段的所述至少两个读取位线还包括第一读取位线和第二读取位线，所述第一读取位线载有与所述全加法器的第一输入和所述全加法器的被反相的进位输入的逻辑与相对应的信号，以及所述第二读取位线载有与所述全加法器的被反相的第一输入和所述全加法器的进位输入的逻辑与相对应的信号。
21.根据权利要求16所述的处理阵列，其中，每个位线读取/写入电路还包括：异或门，其对所述第一段的所述至少两个读取位线执行逻辑异或，并生成输出；反相器，其将所述全加法器的第二输入反相；第一与门，其对所述异或门的输出和所述全加法器的被反相的第二输入执行逻辑与，以生成第一输出；第二与门，其对所述异或门的输出和所述全加法器的第二输入执行逻辑与，以生成第二输出。
22.根据权利要求21所述的处理阵列，其还包括：多个写入位线，其中每个写入位线被连接到选定的列存储单元和连接到所述选定的列存储单元所述位线读取/写入电路；以及多个互补写入位线，其中每个互补写入位线被连接到所述选定的列存储单元和连接到所述选定的列存储单元的所述位线读取/写入电路。
23.根据权利要求22所述的处理阵列，其中，所述第一输出被连接到所述写入位线，所述写入位线连接到所述位线读取/写入电路，以及所述第二输出连接到所述互补写入位线，所述互补写入位线连接到所述位线读取/写入电路。
24.根据权利要求21所述的处理阵列，其中，所述第一段的所述至少两个读取位线还包括第一读取位线和第二读取位线，所述第一读取位线载有与所述全加法器的第一输入相对应的信号，以及所述第二读取位线载有与所述全加法器的被反相的进位输入的逻辑非相对应的信号。
25.根据权利要求16所述的处理阵列，其中，每个位线读取/写入电路还包括：与门，其对所述第一段的所述至少两个读取位线与所述第二段的所述读取位线执行逻辑与，并生成输出；反相器，其对写入数据信号进行反相；第一与门，其对所述与门的输出和被反相的写入数据信号执行逻辑与，以生成第一输出；以及第二与门，其对所述与门的输出和所述写入数据信号执行逻辑与，以生成第二输出。
26.根据权利要求25所述的处理阵列，其中，对所述第一段和所述第二段执行搜索操作。
27.根据权利要求25所述的处理阵列，其中，所述第一输出连接到写入位线，所述写入位线连接到所述位线读取/写入电路，以及所述第二输出连接到互补写入位线，所述互补写入位线连接到所述位线读取/写入电路。
28.根据权利要求16所述的处理阵列，其中，每个位线读取/写入电路还包括：逻辑门，其生成用于全加法器操作的选择性写入控制信号；逻辑门，其生成用于搜索操作的选择性写入控制信号；第一多路选择器，其选择用于全加法器操作的选择性写入控制信号和用于搜索操作的选择性写入控制信号中的一个；以及第二多路选择器，其生成用于选择性写入操作的写入数据。
29.根据权利要求16所述的处理阵列，其中，每个位线读取/写入电路还包括：逻辑门，其生成用于全加法器操作的选择性写入控制信号；逻辑门，其生成用于搜索操作的选择性写入控制信号；第一多路选择器，其选择用于全加法器操作的选择性写入控制信号、用于搜索操作的选择性写入控制信号以及写入数据控制信号中的一个；以及第二多路选择器，其生成用于选择性写入操作的写入数据。
30.根据权利要求16所述的处理阵列，其中，每个位线读取/写入电路还包括：逻辑门，其生成用于全加法器操作的选择性写入控制信号；逻辑门，其生成用于搜索操作的选择性写入控制信号；第一多路选择器，其选择用于全加法器操作的选择性写入控制信号、用于搜索操作的选择性写入控制信号以及写入数据控制信号中的一个；第二多路选择器，其生成用于选择性写入操作的写入数据；以及第三多路选择器，其选择从所述第二多路选择器中生成的写入数据、从所述第一段的所述两个读取位线和所述第二段的所述读取位线的组合布尔运算生成的写入数据信号以及处理阵列外部的写入数据信号中的一种。
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