TWI748397B - 運算記憶體胞元及使用互補性互斥或記憶體胞元之處理陣列裝置 - Google Patents

運算記憶體胞元及使用互補性互斥或記憶體胞元之處理陣列裝置 Download PDF

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Abstract

一種記憶體胞元及具有多個記憶體之處理陣列能夠執行邏輯函數，包括一互斥或(XOR)或一互斥非或(XNOR)邏輯函數。該記憶體胞元可具有一讀取埠，其中儲存於該記憶體胞元之儲存胞元中的數位資料與讀取位元線隔離。

Description

運算記憶體胞元及使用互補性互斥或記憶體胞元之處理陣列裝置
發明領域
本發明大體上係關於一種可用於運算之靜態隨機存取記憶體胞元。
發明背景
諸如動態隨機存取記憶體(DRAM)胞元、靜態隨機存取記憶體(SRAM)胞元、內容可定址記憶體(CAM)胞元或非依電性記憶體胞元的記憶體胞元之陣列為用於各種電腦或基於處理器之裝置中以儲存資料之數位位元的熟知機構。各種電腦及基於處理器之裝置可包括電腦系統、智慧型電話裝置、消費型電子產品、電視、網際網路開關及路由器等。記憶體胞元陣列通常封裝於積體電路中，或可封裝於在積體電路內亦具有處理裝置之積體電路內。不同類型的典型記憶體胞元具有不同容量及特性，其區分每種類型的記憶體胞元。舉例而言，DRAM胞元存取時間長、在不週期性刷新的情況下會丟失其資料內容，但歸因於每一DRAM胞元之簡單結構而製造起來相對低廉。另一方面，SRAM胞元具有較快存取時間、在不自SRAM胞元移除電力的情況下不會丟失其資料內容，但由於每一SRAM胞元比DRAM胞元更複雜而相對較昂貴。CAM胞元具有能夠容易地定址胞元內之內容的獨特功能，但由於每一CAM胞元需要較多電路以達成內容定址功能性而製造起來較為昂貴。
可用以對數位二進位資料執行運算之各種運算裝置亦為熟知的。運算裝置可包括微處理器、CPU、微控制器等。此等運算裝置通常在積體電路上製造，但亦可在亦具有整合至積體電路上的一定量之記憶體的積體電路上製造。在具有運算裝置及記憶體之此等已知積體電路中，運算裝置執行數位二進位資料位元之運算，而記憶體用以儲存各種數位二進位資料，包括例如藉由運算裝置執行的指令及藉由運算裝置操作的資料。
最近，已引入使用記憶體陣列或儲存胞元來執行運算操作之裝置。在此等裝置中的一些中，可自記憶體胞元形成執行運算之處理器陣列。此等裝置可稱為記憶體內運算裝置。
大資料操作為必須處理大量資料之資料處理操作。機器學習使用人工智慧演算法來分析資料且通常需要大量資料來執行。大資料操作及機器學習亦通常為運算上非常密集之應用，其歸因於運算裝置與儲存資料之記憶體之間的頻寬瓶頸而常常會遇到輸入/輸出問題。舉例而言，可對於此等大資料操作及機器學習應用使用以上記憶體內運算裝置，此係由於記憶體內在記憶體內執行運算，藉此消除頻寬瓶頸。
SRAM胞元可經組配以執行基本布林操作，諸如AND、OR、NAND及NOR。此SRAM胞元亦可支援選擇性寫入操作。然而，此SRAM胞元不可執行可能合乎需要的特定邏輯函數。舉例而言，需要能夠實施互斥或(XOR)邏輯函數，此係由於在需要將搜尋關鍵字與儲存器中的內容進行比較時，XOR邏輯函數頻繁地用於搜尋操作中。
圖形處理單元(GPU)之大部分基本操作中之一者為浮點計算。浮點計算可由熟知的全加器電路執行。在2017年9月19日提交的同在申請中且共同擁有的美國專利申請案第15/708,181號中描述的系統中，可以4個時脈循環執行全加器。然而，需要能夠在單一時脈循環中執行全加器，且本發明即係針對此目的。
依據本發明之一實施例，係特地提出一種記憶體運算胞元，其包含：一儲存胞元，其具有資料及互補資料；連接至該儲存胞元之兩個讀取位元線，其提供對該儲存胞元之該資料及互補資料之讀取存取；連接於該讀取位元線與該儲存胞元之間的一隔離電路，其使該儲存胞元與該等兩個讀取位元線中之任一者上的一信號隔離，該隔離電路連接至一讀取字線及一互補讀取字線；以及其中每一讀取位元線能夠在該記憶體胞元與另一記憶體胞元連接至同一讀取位元線時執行一邏輯函數，且對該等兩個讀取位元線執行兩個邏輯函數。
較佳實施例之詳細說明
本發明尤其適用於CMOS實施的記憶體胞元及具有多個能夠進行兩個邏輯運算的記憶體胞元、可用以在單一時脈循環中執行全加器操作的處理陣列，且將在此上下文中描述本發明。然而，應瞭解，記憶體胞元及處理陣列具有更大實用性，且不限於下文揭示的實施，此係由於記憶體胞元可使用不同過程建構且可具有與下文所揭示者不同的電路組配，其執行兩個運算且因此在本公開之範疇內。出於說明的目的，在下文及圖式中揭示3埠SRAM互補XOR胞元。然而，應理解，SRAM運算胞元及處理陣列亦可藉由具有三個或更多個埠之SRAM胞元實施，且本發明不限於下文揭示的3埠SRAM胞元。亦應理解，具有三個或更多個埠之SRAM胞元可與圖中所示的3埠SRAM以略微不同的方式建構，但熟習此項技術者將理解如何對於下文之揭示內容建構彼等三埠或更多埠SRAM。
此外，儘管SRAM胞元用於下文實例中，但應理解，所揭示之用於運算的記憶體胞元及使用該等記憶體胞元的處理陣列可使用各種不同類型的記憶體胞元實施，包括DRAM、CAM、非依電性記憶體胞元及非依電性記憶體裝置，且使用各種類型的記憶體胞元之此等實施在本發明之範疇內。
圖1說明3埠SRAM互補XOR胞元100之實施，其可具有兩個讀取位元線且每一時脈循環產生兩個邏輯運算。3埠SRAM胞元100可包括兩個交叉耦接的反相器I31、I32及存取電晶體M31至M37，其如圖1中所展示耦接在一起以形成基本SRAM胞元。SRAM胞元可作為儲存鎖存器操作，且可具有2個讀取埠(包括兩個讀取位元線及電晶體M31、M32、M36、M37)及一寫入埠(包括寫入位元線及電晶體M33、M34、M35)以形成3埠SRAM。兩個反相器I31、I32交叉耦接，此係由於第一反相器之輸入連接至第二反相器之輸出(標記為D)，且第一反相器之輸出(標記為Db)耦接至第二反相器之輸入，如圖1中所展示。交叉耦接之反相器I31、I32形成SRAM胞元之鎖存器。電晶體M34及M33可分別使其各別閘極連接至寫入位元線及其互補位元線(WBL、WBLb)。寫入字線載送信號WE。寫入字線WE耦接至電晶體M35之閘極，該電晶體為用於SRAM胞元的寫入存取電路之部分。
圖1中之電路亦可具有讀取字線RE、互補讀取字線REb、讀取位元線RBL、互補讀取位元線RBLb及藉由耦接在一起的電晶體M31、M32形成的讀取埠及藉由耦接在一起的電晶體M36、M37形成的另一讀取埠。讀取字線RE可耦接至電晶體M31之閘極，該電晶體形成一個讀取埠，讀取位元線RBL耦接至電晶體M31之汲極端子以在每一時脈循環期間執行第一運算。讀取字線互補REb可耦接至形成另一讀取埠的電晶體M36之閘極，讀取位元線RBLb耦接至電晶體M36之汲極端子以在每一時脈循環期間執行第二運算。電晶體M32及M37之閘極可分別耦接至來自交叉耦接的反相器I31、I32之輸出Db及D。隔離電路使鎖存器輸出Db及D (圖1中之實例中)與RBL及RBLb之信號/電壓位準隔離，以使得與典型SRAM胞元相比，信號Db及D不易受由儲存於多個胞元中的多個「0」資料造成的較低位元線位準之影響。
圖1中展示的胞元100具有兩個讀取位元線RBL及RBLb。兩個讀取位元線允許每一時脈循環執行兩個運算(一個運算使用每一讀取位元線)。圖2中所展示之處理陣列200中的此胞元100准許浮點計算之較快計算。舉例而言，具有多個胞元100之處理陣列200可在單一時脈循環中執行全加器操作。
在胞元100之讀取埠在作用中時，其可操作而使得RE或REb為高，且REb信號/電壓位準與RE信號/電壓位準互補。其亦可操作而使得RE或REb信號/電壓電平兩者皆為高或皆為低。RBL預充電為高，且若電晶體對M31、M32兩者均接通，則RBL放電至0。若電晶體M31、M32中之任一者斷開，則RBL保持高為1，此係由於其預充電為高且不耦接至接地。RBLb亦預充電為高，且若電晶體對M36、M37兩者均接通，則RBLb放電至0。若電晶體M36、M37中之任一者斷開，則RBLb保持高為1，此係由於其預充電為高且不耦接至接地。胞元100可作為3埠SRAM胞元操作。寫入操作藉由WE啟動，且資料藉由WBL與WBLb之雙態觸發而寫入。讀取操作藉由RE及REb啟動，讀取資料在RBL或RBLb上存取。胞元100可進一步用於運算，其中RBL及RBLb亦用於邏輯操作。
圖2說明處理陣列200之實施，其具有多個圖1中展示的可使用兩個讀取位元線執行兩個運算的SRAM胞元(形成為陣列的胞元00、…、胞元0n及胞元m0、...、胞元mn)。所展示陣列係藉由M個字線(RE0、REb0、WE0、...、REm、REbm、WEm)及N個位元線(WBLb0、WBL0、RBL0、RBL0b、...、WBLbn、WBLn、RBLn、RBLnb)形成。處理陣列200可具有產生字線信號/電壓位準之字線產生器202及接收並處理位元線信號以產生在每一時脈循環中執行的兩個布林邏輯函數/運算之結果的多個位元線讀取/寫入邏輯電路(BL讀取/寫入邏輯0、...、BL讀取/寫入邏輯n) 204。在每一時脈循環中，處理陣列200可具有讀取及寫入操作兩者，或具有讀取或寫入操作，或不具有任一操作，其取決於RE、REb及WE之啟動及BL讀取/寫入邏輯之操作。下文對BL讀取/寫入邏輯之揭示僅說明按順序操作的讀取及寫入操作。然而，讀取位元線與寫入位元線分離，3埠SRAM胞元100之處理陣列200可同時操作讀取及寫入操作，本發明不限於按順序操作的讀取及寫入操作。
在讀取操作中，WL產生器202在一循環中產生一或多個RE或REb信號，且RBL及/或RBLb如上文所描述形成布林函數，其結果藉由BL讀取/寫入邏輯204感測/讀取。BL讀取/寫入邏輯204處理RBL及RBLb結果且將結果發送回至其WBL/WBLb以用於在該胞元中寫入/使用，或發送回至相鄰BL讀取/寫入邏輯以用於在該相鄰胞元中寫入/使用，或將其發送出此處理陣列。或者，BL讀取/寫入邏輯204可將來自其自身的位元線或相鄰位元線的RBL結果及/或RBLb結果儲存在暫存器或鎖存器中，以使得下一循環，讀取/寫入邏輯可利用鎖存的RBL及/或RBLb結果資料執行邏輯。
在寫入操作中，WL產生器202產生用於待寫入胞元的一或多個WE信號，且BL讀取/寫入邏輯204處理來自其自身的RBL或RBLb線或來自相鄰RBL或RBLb線或來自此處理陣列外部的寫入資料。 BL讀取/寫入邏輯204處理來自相鄰位元線的資料之能力意謂資料可自一個位元線移位至相鄰位元線，且處理陣列中之一或多個或所有位元線可並行地移位。BL讀取/寫入邏輯204亦可基於RBL結果及/或RBLb結果而決定對於選擇性寫入操作不寫入。舉例而言，若RBL=1，則WBL可寫入至資料。若RBL=0，則不執行寫入。
每一BL讀取/寫入邏輯204可具有一或多個布林邏輯電路，其使用讀取位元線作為輸入執行各種布林操作。舉例而言，每一BL讀取/寫入邏輯204可包括可以各種已知方式實施的AND電路及OR電路中之一或多者，且本發明不限於BL讀取/寫入邏輯204中的AND電路及OR電路之特定實施。
使用圖1中之胞元100及圖2中所展示之處理陣列200，所執行的運算可寫為： RBL = AND (D1, D2, .., Dn) (EQ1) 其中D1、D2、...、Dn為在RE信號接通/在作用中的情況下儲存於胞元中的數目「n」個資料 RBLb = AND (Dbi1, Dbi2, .., Dbin) (EQ2) 其中Dbi1、Dbi2、...、Dbin為在REb信號接通/在作用中的情況下儲存於胞元中的數目「n」個資料 RBLb = NOR (Di1, Di2,..., Din) (EQ3) 其中Di1、Di2、...、Din為在REb信號接通/在作用中的情況下儲存於胞元中的數目「n」個資料 胞元之RE及REb信號可兩者皆接通、一者接通一者斷開，或兩者皆斷開。因此，EQ1及EQ2中的Dm及Dbim (其中m=1至n)可或可不為同一胞元之真實且互補之資料。
在BL讀取寫入邏輯204中，AND閘極可形成等式： Y1 = AND (RBL, RBLb)，則 Y1 = AND (D1, D2, Dn, Dbi1, Dbi2, ... Dbim) (EQ4) 其中D1、D2、...、Dn為在RE接通的情況下儲存於胞元中的數目「n」個資料，且Dbi1、Dbi2、...、Dbim為在REb接通的情況下儲存於胞元中的數目「m」個資料。
若同一胞元之RE與REb為互補信號，意謂其並不同時，則Y1表現為如同RBL與RBLb連接在一起且可展示為 Y1 = AND (XNOR (RE1, D1), XNOR(RE2, D2),..., XNOR(REn, Dn)) (EQ5) 或者，若RBL與RBL連接MOS電晶體或經由硬連線連接在一起，則亦可達成EQ5之Y1。
Y1之效能與XOR胞元(在2017年9月19日申請的以引用之方式併入本文中的美國專利申請案第15/709,399號中揭示)之RBL線相同，且關於Y1之計算之細節以如前揭示之相同方式發生且此處將不進一步描述。
在BL讀取寫入邏輯204中，OR閘可形成等式： Y2 = OR (RBL, RBLb)，則 Y2 = OR (AND (D1, D2,..., Dn), AND (Dbi1, Dbi2, ..., Dbin)) (EQ6) 其中胞元x或ix可為同一胞元。換言之，胞元之RE與REb可同時接通。
若胞元1及2之RE及REb接通，則Y2可表達為 Y2 = OR (AND (D1, D2), AND (Db1, Db2)) = XNOR (D1, D2) (EQ7) Y2執行相同位元線上的胞元1及2之互斥非或函數。
圖3說明用於圖1之3埠SRAM胞元之寫入埠真值表。若WE為0，則不執行寫入(如由圖3中展示的D(n-1)反映)。若WE為1，則儲存節點D及其互補Db藉由WBL及WBLb寫入。若WBL=1且WBLb=0，則D=1且Db=0。若WBL=0且WBLb=1，則D=0且Db=1。若WBL及WBLb兩者皆為0，則不執行寫入。因此，此胞元可在WBL=WBLb=0、WE=1的情況下執行選擇性寫入功能。
在進行選擇性寫入時，常常需要在一些胞元上寫入資料「1」且將資料「0」寫入至同一位元線上的其他胞元。對於圖1中所說明的3埠XOR胞元，此可藉由花費2個循環來寫入資料而實現，其中在一個循環中寫入資料「1」且在另一循環中寫入資料「0」。
圖4及圖5說明用於可使用具有圖2中所展示之互補XOR胞元的處理陣列實施的全加器之全加器真值表。Ain及Bin為2個全加器輸入，且Cin為進位輸入。Bout為總和輸出且Cout為進位輸出。Cinb為Cin之反相，且Coutb為Cout之反相。如真值表中所示，為邏輯「1」之三個輸入(Ain、Bin及Cin)中的兩者或更多者將產生Cout作為邏輯「1」，且為邏輯「1」之三個輸入中的奇數個(輸入中之一者為「1」或輸入中之三者為「1」)將產生為邏輯「1」之Bout。
使用上文所描述的處理陣列200及胞元100，全加器之3個輸入可儲存於沿著同一位元線的三個胞元中，且因此處理陣列可在邏輯操作之後在2個胞元中產生總和及進位輸出。在此實例實施中，儲存Bin輸入之胞元作為總和輸出Bout被共享，且儲存Cin胞元之胞元可作為進位輸出Cout被共享。處理陣列可進一步產生真值表中所示的Coutb及Cinb，此係由於此等僅為Cout及Cin之反相信號。
在圖4中所展示之狀態1、3、6及8中，Bout=Bin且Coutb=Cinb。此意謂若輸入為狀態1、3、6及8中所示的值之4個組合，則運算中不需要進行任何操作，且處理陣列將能夠產生輸出而無需任何邏輯操作。輸出並不與輸入(稱為「計算狀態」)相同的狀態(2、4、5及7)之子集如圖5中所展示。如圖5中所展示，在所有計算狀態中，Ain及Cinb兩者皆為0或兩者皆為1。在輸出並不需要改變的狀態中，Ain及Cinb為不同值。因此，BL讀取寫入邏輯204中的電路可執行操作XNOR (Ain, Cinb)=1，接著全加器之輸出需要改變。圖5亦展示Bout對於所有計算狀態具有與Coutb相同的值，且Bout及Coutb的值為Bin之反相。因此，BL讀取寫入邏輯204中的電路可執行操作：若XNOR (Ain, Cinb)=1，則Bout=Cinb=NOT (Bin)；且若XNOR (Ain, Cinb)=0，則Bout及Cinb不改變。
圖6說明處理陣列600之第二實施例之實施，其具有多個圖1中展示的互補XOR胞元及分裂區段及在位元線中部的位元線(BL)讀取/寫入邏輯電路604中的每一者。此處理陣列具有以與上文結合圖2所述的相同方式產生控制信號(RE0、...、Rem、Reb0、...、REbm及WEO、...、WEm)且操作的相同字線產生器602。在此實施中，每一位元線具有兩個區段。區段1具有RBLs1及RBLs1b讀取位元線(RBL0s1、...、RBLns1及RBL0s1b、...、RBLns1b)，其中數個胞元連接於其上(圖6中實例中的胞元00、...、胞元0n)，其全部連接至BL讀取/寫入電路604。區段2僅具有RBLs2線(RBL0s2、...、RBLns2)，其中數個胞元(圖6中實例中的胞元m0、...、胞元mn)全部連接至BL讀取/寫入電路604之另一輸入。出於描述目的，區段2中之RBLb硬連線至RBL。如先前所論述，區段2中之RBLb亦可經由電晶體連接至RBL。在此實例中，WBL及WBLb在2個區段之間共享。為進行16位元加法器，舉例而言，需要具有16位元之Ain及Bin輸入及1個位元來儲存Cin/Cout。接著，在此組配中之RBLs2在其上可具有用於Bin的16或更多個胞元，且RBLsl可具有17或更多個胞元，其中16個胞元用於Ain，1個額外胞元用於Cin。如圖6中所展示，每一BL讀取/寫入邏輯604具有來自RBLs的3個輸入(例如RBL0s1、RBL0s1b及RBL0s2)，在許多不同實施中，其可在具有3個輸入的一個循環中執行全加器操作。圖7至圖12中展示圖6中的BL讀取/寫入電路604之電路之六個非限制性實例，其在一個時脈循環中執行全加器操作及/或搜尋操作。
圖7說明用於圖6中所展示之處理陣列的BL讀取/寫入邏輯604之第一實施例之實施。在此實施中，Ain及Cinb儲存於沿著同一位元線的區段1中之胞元中，且Bin儲存於區段2中。在讀取操作期間，胞元之狀態如下： 1.在讀取時，Ain及Cinb胞元之RE及REb兩者皆為1，從而導致： a. RBLs1= AND (Ain, Cinb) (EQ8) b. RBLs1b= AND (Ainb, Cin) (EQ9) 2.在讀取時，Bin胞元之RE為1且Bin胞元之REb為0，從而導致： a. RBLs2=Bin (EQ10) 如EQ7中所描述的OR閘700且自EQ7至9，其可表達為 Y3= OR (RBLsl, RBLslb)= OR (AND (Ain, Cinb), AND (Ainb, Cin))= XNOR (Ain, Cinb) (EQ11)
BL讀取/寫入邏輯604可進一步包含反相器702，其輸入連接至Bin信號(RBLs2線)且其輸出(反相Bin信號)連接至第一AND閘704之輸入。AND閘704之另一輸入連接至Y3信號。BL讀取/寫入邏輯604可進一步包含第二AND閘706，其輸入連接至Bin信號及Y3信號。兩個AND閘之輸出為WBL信號及WBLb信號。
基於圖7中的以上邏輯： 若Y3=1，則Bout=Coutb=NOT (Bin) (EQ12) 若Y3=0，則Bout及Coutb不改變(EQ13) 在此實施中，若Y3=l，則Bin及Cinb需要進行選擇性寫入且寫入為NOT(Bin)。若Y3=0，則不存在寫入操作。在選擇性寫入之後，Bin及Cinb分別轉變為Bout及Coutb： WBL= AND (Y3, NOT(Bin)) (EQ14) WBLb= AND (Y3, Bin) (EQ15) 在寫入期間，Bin及Cinb之WE為1。(EQ16)
使用圖7中之以上BL讀取/寫入邏輯，全加器操作可在單一時脈循環中執行且具有如圖5中所展示之計算狀態。在單一時脈循環中，RE可為時脈循環之第一半中的脈衝以產生WBL及WBLb，WE可為時脈循環之第二半中的RE之另一非重疊脈衝以執行至Bout及Coutb胞元之寫入。
圖7藉由在區段1上儲存Ain及Cinb且在區段2上儲存Bin而展現全加器電路。或者，對圖7中的電路之小的修改可藉由在區段1上儲存Ain及Cin且在區段2上儲存Bin而實現全加器電路。OR閘700可改變為NOR閘，因此Y3仍由EQ11界定。區段1及區段2之WBL及WBLb需要單獨地連接至BL讀取/寫入邏輯604。區段2之WBL及WBLb分別連接至AND閘704及706，用於寫入Bout值。區段1之WBL及WBLb分別連接至AND閘706及704，用於寫入Cout值。下文論述之實施亦展現儲存於處理陣列中的Ain、Cinb及Bin，但可藉由熟習此項技術者簡單地實施儲存不同極性輸入之其他組合。
圖8說明用於圖6中所展示之處理陣列的BL讀取/寫入邏輯604之第二實施例之實施。在此實施中，Ain及Cinb儲存於沿著同一位元線的區段1中之胞元中。Bin儲存於區段2中。在讀取操作中，胞元之狀態如下： 1.對於Ain，在讀取時，RE=1，REb=0。對於Cinb，在讀取時，RE=0，REb=l。因此 a.  RBLs1= Ain (EQ17) b.  RBLs1b= NOT (Cinb)(EQ18) 2.在讀取時，Bin之RE為1，且Bin之REb為0。 a. RBLs2=Bin (EQ19) Y4為RBLs1及RBLslb之XOR函數(藉由XOR邏輯閘800)，因此 Y4= XOR(RBLs1, RBLs1b)= XOR(Ain, NOT(Cinb))= XNOR (Ain, Cinb)(EQ20) EQ20展示與EQ12相同之結果，其導致Y3=Y4，且因此，圖8之WBL及WBLb具有如上所述的圖7之結果，且具有相同反相器802及兩個AND閘804、806，其以與上文所描述的相同方式執行。因此，在圖8中執行全加器操作。
圖8中的電路604之實施亦可組合至全加器之額外輸入。舉例而言，可能需要使全加器具有諸如X、Bin及Cin之輸入，其中X為Ain及W之AND函數。Ain及W可為儲存於沿著同一RBL、RBLs1的2個胞元上的2個值，且X係藉由接通儲存Ain及W之兩個胞元的讀取字線(RE)而如EQ1上所示而形成。在基本胞元為全加器時實現乘法器電路(被乘數為2個輸入之AND函數)時，此函數特別適用。一個實施方法為將W儲存在沿著與Ain及Cinb相同的位元線的區段1中的額外胞元中。接著，在讀取操作中，胞元之狀態如下： 1.對於Ain及W，在讀取時，RE=1，REb=0。對於Cinb，在讀取時，RE=0，REb=l。因此 a.  RBLs1= AND (Ain, W) = X (EQ21) b.  RBLs1b= NOT (Cinb)(EQ22) 2.在讀取時，Bin之RE為1，且Bin之REb為0。 a. RBLs2=Bin (EQ23) Y4為RBLsl及RBLslb之XOR函數，因此 Y4= XOR(RBLs1, RBLs1b)= XOR(X, NOT(Cinb0)= XNOR (X, Cinb) (EQ24)
EQ24展示與EQ20相同之結果，但以額外AND函數作為全加器輸入。另一方法為使用信號W作為Ain胞元之讀取字線。在讀取操作中，胞元之狀態如下： 1.對於Ain，在讀取時，RE=0，REb=W。對於Cinb，在讀取時，RE=1，REb=0。因此 a.  RBLs1= Cinb (EQ25) b.  RBLs1b= NAND (W, Ain)=NOT (X) (EQ26) 2.在讀取時，Bin之RE為1，且Bin之REb為0。 a. RBLs2=Bin (EQ27) Y4為RBLsl及RBLslb之XOR函數，因此 Y4= XOR(RBLs1, RBLs1b)= XOR(Cinb, NOT (X))= XNOR (X, Cinb) (EQ28) EQ28展示與EQ20相同之結果，其中額外AND函數作為全加器輸入。
如EQ4中所提及，RBLs1及RBLs1b之AND函數產生以下等式： Y1 = AND (XNOR (RE1, D1), XNOR(RE2, D2),..., XNOR(REn, Dn)) (EQ4) 其中REi、REbi (i=1至n)為互補信號；REi=1意謂REi=1、REbi=0；REi=0意謂REi=0、REbi=1。Di為對於讀取字線REi儲存於胞元i中的資料。Y1亦為RE1至REn與D1至Dn之比較結果。若RE1至REn作為搜尋關鍵字與D1至Dn匹配，則Y1=1。若RE1至REn中之任一者不與對應D1至Dn匹配，則Y1=0。
類似地，RBLs2為RBLs2及RBLs2b之有線AND函數，RBLs2為RBLs2之作用中REi及REib之比較結果。
圖9說明用於圖6中所展示之處理陣列的BL讀取/寫入邏輯604之第三實施例之實施。在圖9中，圖7中的OR邏輯閘700或圖8中的XOR邏輯閘800由輸入為RBLs1、RBLs1b及RBLs2線之AND邏輯閘900替代。在圖9中，信號Y5展示如下： Y5= AND (RBLs1, RBLs1b, RBLs2) EQ(29)
Y5為RBL區段1與RBL區段2兩者之比較結果。若搜尋關鍵字包含區段1及區段2兩者中的讀取字線，則Y5產生組合結果。若搜尋關鍵字僅包含區段1之RE及REb，且區段2之RE及REb中無一者在作用中，則RBLs2保持為1，此係因為其預充電為1，且Y5產生區段1之比較結果。類似地，若搜尋關鍵字僅包含區段2之RE及REb，且區段1之RE及REb中無一者在作用中，則RBLs1保持為1，此係因為其預充電為1，且Y5產生區段2之比較結果。概言之，Y5產生在區段1或區段2兩者或任一者中接通的RE與REb之比較結果。
在圖9中，WDb信號可為平行於RE之資料行以饋送至BL讀取/寫入邏輯604中，或可自相鄰BL讀取/寫入邏輯饋送。若Y5為1，則WBL= NOT (WDb)=WD且WBLb=WDb以執行選擇性寫入，以在寫入期間將WD儲存至依據WE選擇的胞元。若Y5為0，則將不執行寫入，即使所選WE接通也是如此。以上邏輯藉由連接至WDb信號之反相器902、輸入為Y5信號及WD信號且輸出饋送至WBL線之AND邏輯閘904以及輸入為Y5信號及WDb信號且輸出饋送至WBLb線的第二AND閘906實施。
圖10說明用於圖6中所展示之處理陣列的BL讀取/寫入邏輯604之第四實施例之實施，其組合圖8及圖9的實施例中的電路且可執行全加器操作及/或搜尋操作。圖10中的電路、800、802、804、806及900與上文所描述者相同。此外，圖10中的信號Y4與圖8中的Y4相同，作為用於全加器操作的選擇性寫入控制信號，且圖10中的信號Y5與圖9中的Y5相同，作為用於搜尋操作的選擇性寫入控制信號。此BL讀取/寫入邏輯604可接收平行於字線的全域多工器信號(Mux)，其使用2:1多工器1007選擇Y4信號或Y5信號以產生為選擇性寫入控制信號的Y6信號。第二多工器1008 (亦為2:1多工器)選擇RBLs2用於全加器操作或選擇WDb用於搜尋操作以產生Y7信號作為待在選擇性寫入操作中寫入的寫入資料。以此方式，圖10包含進行兩個重要操作的電路：全加器及搜尋。
圖11說明用於圖6中所展示之處理陣列的BL讀取/寫入邏輯604之第五實施例之實施，其組合圖8及圖9的實施例中的電路且可執行全加器操作及/或搜尋操作。圖11中的電路800、802、804、806及900與上文所描述者相同。此外，圖11中之信號Y4與圖8中的Y4相同，作為用於全加器操作的選擇性寫入控制信號，且圖11中之信號Y5與圖9中的Y5相同，作為用於搜尋操作的選擇性寫入控制信號。圖11向圖10中所展示之電路添加額外功能。圖11中之電路包括至多工器1107 (現在為3:1多工器，輸入為Y4 (mux[0])、Y5 (mux[1])及W2 (mux[2]))之新輸入W2。W2添加為另一寫入控制信號以在寫入資料多工器1108之輸入2上執行寫入功能。Y5作為輸入2饋送至寫入資料多工器1108中。因此，若選擇Mux[2]且Mux[1]=Mux[0]=0，則多工器1107選擇W2作為選擇性寫入控制信號。若W2=1、WBLb=NOT(WBL)，則寫入至胞元的WBL上的寫入資料展示為： WBL = NOT (Y7) = NOT (Y5) = NAND (RBLs1, RBLs1b, RBLs2) EQ[30] 若RBLs2不在作用中，意謂區段2上的RE及REb中無一者被選擇且RBLs2預充電為高且保持高，則EQ(30]可展示為EQ[31]。類似地，若RBLs1b或RBLs1不在作用中，則其可分別展示為EQ[32]或EQ[33]。 WBL = NAND (RBLsl, RBLslb)，若RBLs2不在作用中EQ[31] WBL = NAND (RBLsl, RBLs2)，若RBLslb不在作用中EQ[32] WBL = NAND (RBLslb, RBLs2)，若RBLsl不在作用中EQ[33]
此外，若在上述等式中RBL中之僅一者在作用中，則等式精簡為EQ[34]至EQ[37] WBL = NOT (RBLs1) = NOT (AND (D1, D2,.., Dn)) = NAND (D1, D2,..., Dn) D1、D2、...、Dn為在RBLs1上讀取時在RE=1的胞元中的資料EQ[34] WBL = NOT (RBLs1b) = NOT (AND (D1b, D2b,.., Dnb)) = NAND (D1b, D2b,..., Dnb) = OR (D1, D2,...Dn) D1、D2、...、Dn為在RBLs1b上讀取時在REb=l的胞元中的資料EQ[35] WBL = NOT (RBLs2) = NOT (AND (D1, D2,.., Dn)) = NAND (D1, D2,..., Dn) D1、D2、...、Dn為在RBLs2上讀取時在RE=1的胞元中的資料EQ[36] WBL = NOT (RBLs2) = NOT (AND (D1b, D2b,.., Dnb)) = NAND (D1b, D2b,..., Dnb) = OR (D1, D2,...Dn) D1、D2、...、Dn為在RBLs2上讀取時在REb=l的胞元中的資料EQ[37]
概言之，圖11中所展示之電路可實施如下三個基本函數： 1. Mux[0]：全加器操作。 2. Mux[1]：搜尋操作。 3. Mux[2]：RBLs1、RBLs1b及RBLs2之組合布林操作。
圖12說明用於圖6中所展示之處理陣列的BL讀取/寫入邏輯604之第六實施例之實施，其具有上文針對圖8、圖9及圖11所描述的執行相同功能的相同電路800至806、900、1107及1108。類似地，Y4、Y5、Y6及Y7信號與上文針對圖11所述的彼等相同。在此實施例中，處理陣列之相鄰位元線的Y7可作為用於移位操作的額外資料輸入饋送至資料多工器1209中。相鄰位元線之Y7，即在處理陣列外部之資料亦可作為添加輸入饋送至資料多工器1209中以將外部資料傳送至處理陣列中。寫入資料多工器1209將相鄰BL讀取/寫入邏輯之資料及外部資料多路傳輸至處理陣列中以待寫入至WBL及WBLb中。
為達成解釋之目的，已參考特定實施例描述了上述描述。然而，上文之說明性論述並不意欲為詳盡的或將本發明限於所揭示之精確形式。鑒於上述教示，許多修改及變化為可能的。選擇並描述該等實施例以便最好地解釋本發明之原理及其實際應用，藉此使其他熟習此項技術者能夠最好地利用具有如適合於所涵蓋之特定用途的各種修改之本發明及各種實施例。
本文中所揭示之系統及方法可經由一或多個組件、系統、伺服器、器具、其他子組件實施或分散於此等元件之間。當實施為系統時，此類系統可尤其包括及/或涉及見於通用電腦中之組件，諸如軟體模組、通用CPU、RAM等。在創新駐留於伺服器上之實施中，此伺服器可包括或涉及諸如CPU、RAM等之組件，諸如見於通用電腦中之彼等組件。
另外，除上文所闡述之實施外，本文中之系統及方法可經由使用相異或完全不同之軟體、硬體及/或韌體組件之實施達成。關於與本發明相關聯或體現本發明之此類其他組件(例如，軟體、處理組件等)及/或電腦可讀媒體，例如，本文中創新之態樣可與眾多通用或專用計算系統或組態一致地實施。可適合於供本文中之創新使用的各種例示性運算系統、環境及/或組態可包括(但不限於)：在個人電腦內或體現於個人電腦上之軟體或其他組件、伺服器或伺服器運算裝置(諸如，路由/連接性組件)、手持型或膝上型電腦裝置、多處理器系統、基於微處理器之系統、機上盒、消費型電子裝置、網路PC、其他現存電腦平台、包括以上系統或裝置中之一或多者的分散式運算環境，等等。
在一些情況下，例如，系統及方法之態樣可經由包括結合此類組件或電路執行之程式模組的邏輯及/或邏輯指令達成或藉由其執行。一般而言，程式模組可包括執行特定任務或實施本文中之特定指令的常式、程式、物件、組件、資料結構等。本發明亦可在分散式軟體、電腦或電路經由通信匯流排、電路或鏈路連接之電路設定的內容背景下實踐。在分散式設定中，控制/指令可自包括記憶體儲存裝置之本端電腦儲存媒體及遠端電腦儲存媒體兩者出現。
本文中之軟體、電路及組件亦可包括及/或利用一或多種類型之電腦可讀媒體。電腦可讀媒體可為駐存於此類電路及/或運算組件上、與此類電路及/或運算組件相關聯或可藉由此類電路及/或運算組件存取之任何可用媒體。以實例說明而非限制，電腦可讀媒體可包含電腦儲存媒體及通信媒體。電腦儲存媒體包括在任何方法或技術中實施之用於儲存資訊(諸如，電腦可讀指令、資料結構、程式模組或其他資料)的依電性及非依電性媒體、抽取式及非抽取式媒體。電腦儲存媒體包括(但不限於) RAM、ROM、EEPROM、快閃記憶體或其他記憶體技術、CD-ROM、數位多功能光碟(DVD)或其他光學儲存器、磁帶、磁碟儲存器或其他磁性儲存裝置，或可用以儲存所要資訊且可由運算組件存取之任何其他媒體。通信媒體可包含電腦可讀指令、資料結構、程式模組及/或其他組件。另外，通信媒體可包括有線媒體，諸如有線網路或直接有線連接，然而，本文中的任何此類媒體均不包括暫時性媒體。上文各者中之任一者的組合亦包括於電腦可讀媒體之範疇內。
在本說明書中，組件、模組、裝置等詞可參考可按多種方式實施之任何類型之邏輯或功能性軟體元件、電路、區塊及/或過程。舉例而言，各種電路及/或區塊之功能可彼此組合於任何其他數目個模組中。每一模組甚至可實施為儲存於待由中央處理單元讀取以實施本文中的創新之功能的有形記憶體(例如，隨機存取記憶體、唯讀記憶體、CD-ROM記憶體、硬碟機，等)上的軟體程式。或，模組可包含經由傳輸載波傳輸至通用電腦或處理/圖形硬體之規劃指令。又，模組可實施為硬體邏輯電路，其實施由本文中之創新所涵蓋的功能。最後，可使用專用指令(SIMD指令)、場可規劃邏輯陣列或其提供所要等級效能及成本之任何混合物來實施模組。
如本文中所揭示，與本發明一致之特徵可經由電腦硬體、軟體及/或韌體實施。舉例而言，本文中所揭示之系統及方法可以各種形式體現，包括(例如)資料處理器(諸如，亦包括資料庫之電腦)、數位電子電路、韌體、軟體或其組合。另外，雖然所揭示實施中之一些描述特定硬體組件，但與本文中之創新一致之系統及方法可藉由硬體、軟體及/或韌體之任何組合實施。此外，本文中之創新的上文所提到之特徵以及其他態樣及原理可實施於各種環境中。此類環境及相關應用可專門經建構以用於執行根據本發明之各種常式、過程及/或操作，或其可包括藉由程式碼選擇性地啟動或重新組配以提供必要功能性之通用電腦或運算平台。本文中所揭示之過程並非固有地與任何特定電腦、網路、架構、環境或其他設備相關，且可藉由硬體、軟體及/或韌體之合適組合實施。舉例而言，可藉由根據本發明的教示寫入之程式使用各種通用目的機器，或可能更便於建構專門設備或系統來執行所要方法及技術。
本文中所描述之方法及系統(諸如，邏輯)的態樣亦可實施為經規劃至多種電路中之任一者中的功能性，包括可規劃邏輯裝置(「PLD」)，諸如場可規劃閘陣列(「FPGA」)、可規劃陣列邏輯(「PAL」)裝置、電可規劃邏輯及記憶體裝置與基於標準單元之裝置，以及特殊應用積體電路。用於實施態樣之一些其他可能性包括：記憶體裝置、具有記憶體(諸如，EEPROM)之微控制器、嵌入式微處理器、韌體、軟體等。此外，態樣可體現於具有基於軟體之電路仿真的微處理器、離散邏輯(順序及組合)、自訂裝置、模糊(神經)邏輯、量子裝置及以上裝置類型中之任一者的混合裝置中。基礎裝置技術可提供於多種組件類型中，例如，如互補金屬氧化物半導體(「CMOS」)之金屬氧化物半導體場效電晶體(「MOSFET」)技術、如發射極耦接邏輯(「ECL」)之雙極技術、聚合物技術(例如，矽共軛聚合物及金屬共軛聚合物-金屬結構)、混合類比及數位技術等。
亦應注意，本文中所揭示之各種邏輯及/或功能就其行為、暫存器傳送、邏輯組件及/或其他特性而言可係使用硬體、韌體的任何數目個組合及/或作為體現於各種機器可讀或電腦可讀媒體中之資料及/或指令而實現。可體現有此類格式化資料及/或指令之電腦可讀媒體包含(但不限於)各種形式之非依電性儲存媒體(例如，光學、磁性或半導體儲存媒體)，但再次不包括暫時性媒體。除非上下文另外明確要求，否則貫穿說明書，詞「包含」及其類似者應以包括性意義解釋，而非以排他性或窮盡性意義解釋；亦即，以「包括(但不限於)」之意義來解釋。使用單數或複數之詞亦分別包括複數或單數。另外，詞「本文中」、「在下文」、「上文」、「下文」及具有類似含義的詞是指作為整體的本申請案，且並非指本申請案之任何特定部分。在參考兩個或更多個項目清單使用詞「或」時，該詞涵蓋所有以下所述詞之解釋：清單中之項目中之任一者、清單中之所有項目及清單中之項目之任何組合。
儘管本文中已特定地描述本發明之某些當前較佳實施，但熟習本發明所屬之此項技術者將顯而易見，本文中所展示及描述的各種實施之變化及修改可在不脫離本發明之精神及範疇的情況下進行。因此，意欲本發明僅限於可適用的法律規則所需要的程度。
雖然前述內容參考本發明之特定實施例，但熟習此項技術者將瞭解，此實施例中之改變可在不脫離本發明之原理及精神的情況下進行，本發明之範疇係由所附申請專利範圍界定。
100:3埠SRAM胞元 200,600:處理陣列 202,602:字線產生器 204:位元線讀取/寫入邏輯電路 604:位元線(BL)讀取/寫入邏輯電路 700:OR閘 702,802,902,I31,I32:反相器 704:第一AND閘 706,906:第二AND閘 800:XOR邏輯閘 804,806:AND閘 900,904:AND邏輯閘 1007:2:1多工器 1008:第二多工器 1107:多工器 1108:寫入資料多工器 1209:資料多工器 D:第二反相器之輸出 Db:第一反相器之輸出 M31,M32,M33,M34,M35,M36,M37:存取電晶體 RE,RE0,REb,REb0,REm,REbm:字線 RBL,RBL0,RBL0b,RBB0s1,RBL0s2,RBL0s1b,RBLb,RBLn,RBLnb,RBLns1,RBLns1b,RBLns2,RBLs1,RBLs1b,RBLs2:讀取位元線 WBL,WBL0,WBLb,WBLb0,WBLbn,WBLn:寫入位元線 WD,WDb,Y3,Y4,Y5,Y6,Y7:信號 WE,WE0,WEm:信號/字線
圖1說明具有兩個讀取位元線之互補XOR胞元之實施； 圖2說明具有多個圖1中展示的互補XOR胞元的處理陣列之第一實施例之實施； 圖3說明用於圖1之互補XOR 3埠SRAM胞元之選擇性寫入真值表； 圖4及圖5說明用於可使用圖2中所展示之具有互補XOR胞元的處理陣列實施的全加器之全加器真值表； 圖6說明具有多個圖1中展示的互補XOR胞元及分裂區段的處理陣列之第二實施例之實施； 圖7說明用於圖6中所展示之處理陣列的位元線讀取/寫入邏輯之第一實施例之實施； 圖8說明用於圖6中所展示之處理陣列的位元線讀取/寫入邏輯之第二實施例之實施； 圖9說明用於圖6中所展示之處理陣列的位元線讀取/寫入邏輯之第三實施例之實施； 圖10說明用於圖6中所展示之處理陣列的位元線讀取/寫入邏輯之第四實施例之實施，其組合圖8及圖9中之實施例； 圖11說明用於圖6中所展示之處理陣列的位元線讀取/寫入邏輯之第五實施例之實施；以及 圖12說明用於圖6中所展示之處理陣列的位元線讀取/寫入邏輯之第六實施例之實施。
100:3埠SRAM胞元
D:第二反相器之輸出
Db:第一反相器之輸出
I31,I32:反相器
M31,M32,M33,M34,M35,M36,M37:存取電晶體
RE,REb:字線
RBL,RBLb:讀取位元線
WBL,WBLb:寫入位元線
WE:信號/字線

Claims (30)

  1. 一種記憶體運算胞元，其包含：一儲存胞元，其儲存資料及互補資料；連接至該儲存胞元之兩個讀取位元線，其提供對該儲存胞元之該資料及互補資料之讀取存取；以及連接於該等兩個讀取位元線與該儲存胞元之間的一隔離電路，其從該等兩個讀取位元線中之任一者上的一信號中緩衝該儲存胞元，該隔離電路連接至一讀取字線及一互補讀取字線，其中該等兩個讀取位元線中之每一讀取位元線係組配來在該記憶體運算胞元藉由同一讀取位元線與另一記憶體運算胞元連接時執行一邏輯函數，且對該等兩個讀取位元線執行兩個邏輯函數。
  2. 如請求項1之記憶體運算胞元，其進一步包含連接至該記憶體運算胞元之一寫入位元線，其中資料係使用該寫入位元線被寫入至該儲存胞元中。
  3. 如請求項2之記憶體運算胞元，其進一步包含從該寫入位元線中緩衝該儲存胞元的一寫入埠裝置。
  4. 如請求項2之記憶體運算胞元，其係組配以執行一選擇性寫入操作。
  5. 如請求項1之記憶體運算胞元，其中該記憶體運算胞元為一靜態隨機存取記憶體胞元。
  6. 如請求項5之記憶體運算胞元，其中該靜態隨機存取記憶體胞元為一個三埠靜態隨機存取記憶體胞元。
  7. 如請求項1之記憶體運算胞元，其中該記憶體運算胞元為一非依電性記憶體。
  8. 如請求項7之記憶體運算胞元，其中該非依電性記憶體為一 非依電性記憶體胞元及一非依電性記憶體裝置中之一者。
  9. 如請求項1之記憶體運算胞元，其中該隔離電路進一步包括連接於該等兩個讀取位元線中之一互補讀取位元線與該儲存胞元之一資料儲存點之間的一第一組電晶體。
  10. 如請求項9之記憶體運算胞元，其中該第一組電晶體進一步包含其閘極連接至一互補讀取字線之一第一電晶體及其閘極連接至該儲存胞元之該資料儲存點之一第二電晶體。
  11. 如請求項9之記憶體運算胞元，其中該隔離電路進一步包含連接於該等兩個讀取位元線中之一讀取位元線與該儲存胞元之一互補資料儲存點之間的一第二組電晶體。
  12. 如請求項11之記憶體運算胞元，其中該第二組電晶體進一步包含其閘極連接至一讀取字線之一第三電晶體及其閘極連接至該儲存胞元之該互補資料儲存點之一第四電晶體。
  13. 如請求項5之記憶體運算胞元，其中該儲存胞元進一步包含一第一反相器及交叉耦接至該第一反相器之一第二反相器。
  14. 一種處理陣列，其包含：多個讀取位元線；一記憶體胞元陣列，其具有多列記憶體胞元及多行記憶體胞元，每一記憶體胞元具有一儲存胞元，該等讀取位元線連接至該記憶體胞元陣列中的該等行記憶體胞元；該記憶體胞元陣列具有包含至少兩列記憶體胞元之一第一區段及包含該等多列記憶體胞元中的一者之一第二區段，該第一區段使每一行記憶體胞元連接至該等多個讀取位元線中的至少兩者，且該第二區段使每一行記憶體胞元連接至該等多個讀取位元線中的至少一個讀取位元線；以及 多個位元線讀取/寫入電路，其定位於該記憶體胞元陣列中的該第一區段與該第二區段之間，每一位元線讀取/寫入電路具有來自該第一區段之該等至少兩個讀取位元線之輸入及來自該第二區段之該至少一個讀取位元線之一輸入，其中連接至該第一區段中的該等記憶體胞元之每一讀取位元線係組配以在至少一個記憶體胞元與另一記憶體胞元連接至同一讀取位元線時執行一邏輯函數，且對該第一區段中的該等兩個讀取位元線執行兩個邏輯函數。
  15. 如請求項14之處理陣列，其中一全加器之一第一輸入及一進位輸入沿著該第一區段之同一讀取位元線儲存，且其中一全加器之一第二輸入沿著該第二區段之同一讀取位元線儲存。
  16. 如請求項15之處理陣列，其中該第一輸入為一信號，且該進位輸入為一反相信號，且該第二輸入為一信號。
  17. 如請求項16之處理陣列，其中每一位元線讀取/寫入電路進一步包含：一OR閘，其對該第一區段之該等至少兩個讀取位元線進行邏輯OR運算且產生一輸出；一反相器，其使該全加器之該第二輸入反相以產生一反相第二輸入；一第一AND閘，其對該OR閘之該輸出及該反相第二輸入進行邏輯AND運算以產生一第一輸出；以及一第二AND閘，其對該OR閘之該輸出及該全加器之該第二輸入進行邏輯AND運算以產生一第二輸出。
  18. 如請求項17之處理陣列，其進一步包含：多個寫入位元線，其中每一寫入位元線連接至一所選行記憶體胞元及連接至該所選行記憶體胞元之該位元線讀取/寫入電路；以及多個互補寫入位元線，其中每一互補寫入位元線連接至該所選行記憶體胞元及連接至該所選行記憶體胞元之該位元線讀取/寫入電路。
  19. 如請求項18之處理陣列，其中該第一輸出連接至與該位元線讀取/寫入電路連接之該寫入位元線，且該第二輸出連接至與該位元線讀取/寫入 電路連接之該互補寫入位元線。
  20. 如請求項17之處理陣列，其中該第一區段之該等至少兩個讀取位元線進一步包含一第一讀取位元線及一第二讀取位元線，該第一讀取位元線載送對應於該全加器之該第一輸入與該全加器之該反相進位輸入之一邏輯AND的一信號，且該第二讀取位元線載送對應於該全加器之一反相第一輸入與該全加器之一進位輸入的一邏輯AND之一信號。
  21. 如請求項16之處理陣列，其中每一位元線讀取/寫入電路進一步包含：一XOR閘，其對該第一區段之該等至少兩個讀取位元線進行邏輯XOR運算且產生一輸出；一反相器，其使該全加器之該第二輸入反相；一第一AND閘，其對該XOR閘之該輸出及該全加器之該反相第二輸入進行邏輯AND運算以產生一第一輸出；以及一第二AND閘，其對該XOR閘之該輸出及該全加器之該第二輸入進行邏輯AND運算以產生一第二輸出。
  22. 如請求項21之處理陣列，其進一步包含：多個寫入位元線，其中每一寫入位元線連接至一所選行記憶體胞元及連接至該所選行記憶體胞元之該位元線讀取/寫入電路；以及多個互補寫入位元線，其中每一互補寫入位元線連接至該所選行記憶體胞元及連接至該所選行記憶體胞元之該位元線讀取/寫入電路。
  23. 如請求項22之處理陣列，其中該第一輸出連接至與該位元線讀取/寫入電路連接之該寫入位元線，且該第二輸出連接至與該位元線讀取/寫入電路連接之該互補寫入位元線。
  24. 如請求項21之處理陣列，其中該第一區段之該等至少兩個讀取位元線進一步包含一第一讀取位元線及一第二讀取位元線，該第一讀取位元線載送對應於該全加器之該第一輸入的一信號，且該第二讀取位元線載送對應於該全加器之該反相進位輸入之一邏輯NOT的一信號。
  25. 如請求項16之處理陣列，其中每一位元線讀取/寫入電路進一步包含：一AND閘，其對該第一區段之該等至少兩個讀取位元線及該第二區段之該讀取位元線進行邏輯AND運算且產生一輸出；一反相器，其使一寫入資料信號反相；一第二AND閘，其對該AND閘之該輸出及該反相寫入資料信號進行邏輯AND運算以產生一第一輸出；以及一第三AND閘，其對該AND閘之該輸出及該寫入資料信號進行邏輯AND運算以產生一第二輸出。
  26. 如請求項25之處理陣列，其中該搜尋操作係對該第一區段及該第二區段執行。
  27. 如請求項25之處理陣列，其中該第一輸出連接至與該位元線讀取/寫入電路連接之一寫入位元線，且該第二輸出連接至與該位元線讀取/寫入電路連接之一互補寫入位元線。
  28. 如請求項16之處理陣列，其中每一位元線讀取/寫入電路進一步包含：產生用於一全加器操作之一選擇性寫入控制信號之一邏輯閘；產生用於一搜尋操作之一選擇性寫入控制信號之一邏輯閘；一第一多工器，其選擇用於該全加器操作的該選擇性寫入控制信號及用於該搜尋操作的該選擇性寫入控制信號中之一者；以及一第二多工器，其產生用於該選擇性寫入操作之寫入資料。
  29. 如請求項16之處理陣列，其中每一位元線讀取/寫入電路進一步包含：產生用於一全加器操作之一選擇性寫入控制信號之一邏輯閘；產生用於一搜尋操作之一選擇性寫入控制信號之一邏輯閘；一第一多工器，其選擇用於該全加器操作之該選擇性寫入控制信號、用於該搜尋操作之該選擇性寫入控制信號及一寫入資料控制信號中之一者；以及一第二多工器，其產生用於該選擇性寫入操作之寫入資料。
  30. 如請求項16之處理陣列，其中每一位元線讀取/寫入電路進一 步包含：產生用於一全加器操作之一選擇性寫入控制信號之一邏輯閘；產生用於一搜尋操作之一選擇性寫入控制信號之一邏輯閘；一第一多工器，其選擇用於該全加器操作之該選擇性寫入控制信號、用於該搜尋操作之該選擇性寫入控制信號及一寫入資料控制信號中之一者；一第二多工器，其產生用於該選擇性寫入操作之寫入資料；以及一第三多工器，其選擇從該第二多工器產生的該寫入資料及從來自該第一區段的該等兩個讀取位元線與來自該第二區段的該讀取位元線之組合布林操作產生的一寫入資料信號及在該處理陣列外部的一寫入資料信號中之一者。
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