CN113316751A - 一种低损耗运算电路及其运行方法 - Google Patents

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CN113316751A CN202180001775.9A CN202180001775A CN113316751A CN 113316751 A CN113316751 A CN 113316751A CN 202180001775 A CN202180001775 A CN 202180001775A CN 113316751 A CN113316751 A CN 113316751A
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Abstract

本发明涉及一种低损耗运算电路，包括多个运算单元、多个存储单元、以及一个或多个复位MOSFET。每个运算单元包括4个MOSFET。本发明还涉及该电路的运行方法以及一种低损耗存算一体电路。通过本发明，可以在显著降低损耗的同时显著地降低量化误差。

Description

一种低损耗运算电路及其运行方法
技术领域
本发明总的来说涉及集成电路领域，具体而言，涉及一种低损耗运算电路及其运行方法。此外，本发明还涉及一种低损耗存算一体电路。
背景技术
存算一体化芯片是指一种在存储器内或存储器附近执行运算的芯片。由于更低功耗和更小芯片面积等优点，存算一体化芯片日益受到业界关注。
然而，目前的存算一体化芯片在量化误差和功率损耗方面具有进一步改进的空间。
发明内容
本发明的任务是提供一种低损耗运算电路及其运行方法、以及一种低损耗存算一体电路，通过所述低损耗运算电路和/或所述方法和/或所述低损耗存算一体电路，可以在显著降低损耗的同时显著地降低量化误差。
在本发明的第一方面，该任务通过一种低损耗运算电路来解决，该电路包括：
n个运算单元(AU1，AU2，……AUn)，n为大于1的整数，其中每个运算单元(AU1)包括：
第一MOSFET，其栅极与分配给该运算单元(AU1)的存储单元的输出信号(W1)连接，其漏极和源极中的第一个接地，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；
第二MOSFET，其栅极与分配给该运算单元(AU1)的第一输入信号(INL1)连接，其漏极和源极中的第二个与低损耗运算电路的输出信号线(OUT)连接；
第三MOSFET，其栅极与分配给该运算单元(AU1)的存储单元的输出信号的反相(WB1)连接，其漏极和源极中的第一个接地(GND)，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个
连接；以及
第四MOSFET，其栅极与分配给该运算单元(AU1)的第二输入信号(INR1)连接，其漏极和源极中的第二个与输出信号线(OUT)连接；以及
复位MOSFET，其栅极与时序信号(φPRE)连接，其漏极和源极中的第一个与供电电压(VDD)连接，其漏极和源极中的第二个与输出信号线(OUT)连接。
在本发明中，术语“MOSFET”是指金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。术语“反相”是指数字信号做反相运算(如经过反相器)以后所得到的数字信号结果，例如信号“1”的反相是“0”，信号“0”的反相是“1”。
在本发明的一个扩展方案中规定，第一至第四MOSFET为n型MOSFET并且复位MOSFET为p型MOSFET；或者
其中第一至第四MOSFET为p型MOSFET并且复位MOSFET为n型MOSFET。
在本发明的一个优选方案中规定，分配给该运算单元(AU1)的第一输入信号(INL1)和/或第二输入信号(INR1)的电平被设置为下列各项中的一个或多个：
第二输入信号(INR1)为低电平，其中低损耗运算电路被配置为执行输出信号(W)与第一输入信号(INL1)的与非(NAND)运算；
第一输入信号(INL)为低电平，其中低损耗运算电路被配置为执行输出信号(W)与第二输入信号(INR1)的反相的或(OR)运算；以及
第一输入信号(INL1)为第二输入信号(INR1)的反相，其中低损耗运算电路被配置为执行输出信号(W1)与第二输入信号(INR1)的同或(XNOR)运算。
在本发明的一个扩展方案中规定，复位MOSFET与电阻串联。
在本发明的一个优选方案中规定，所述低损耗运算电路包括第一运算单元和第二运算单元，其中时序信号(φPRE)的电平以及第一和第二运算单元的第一输入信号(INL1，INL2)和第二输入信号(INR1，INR2)的电平被设置为使得:
在第一周期的第一时间段中，复位MOSFET导通，使得与输出信号线(OUT)连接的输出节点被充电到高电平；
在第一周期的第二时间段中，复位MOSFET截止，并且第二运算单元的第二和第四MOSFET截止，并且第一运算单元执行相应运算并将第一运算结果输出到输出信号线(OUT)；
在第二周期的第一时间段中，复位MOSFET导通，使得与输出信号线(OUT)连接的输出节点被充电到高电平；以及
在第一周期的第二时间段中，复位MOSFET截止，并且第一运算单元的第二和第四MOSFET截止，并且第二运算单元执行相应运算并将第二运算结果输出到输出信号线(OUT)。
在本发明的另一个优选方案中规定，为每个运算单元分配有多个存储单元，每个存储单元被配置为存储1比特数据，其中该运算单元的第一MOSFET的栅极与分配给该运算单元的多个存储单元的输出信号(W1)连接，并且该运算单元的第三MOSFET的栅极与分配给该运算单元(AU1)的多个存储单元的输出信号的反相(WB1)连接。
在本发明的第二方面，前述任务通过一种低损耗存算一体电路来解决，该电路包括：
n个存储单元组，每个存储单元组被分配给n个运算单元之一并且包括一个或多个存储单元，其中n为大于1的整数；以及
n个运算单元(AU1，AU2，……AUn)，其中每个运算单元(AU1)包括：
第一MOSFET，其栅极与分配存储单元(AU1)的存储单元组的存储单元的输出信号(W1)连接，其漏极和源极中的第一个接地，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；
第二MOSFET，其栅极与分配给该运算单元(AU1)的第一输入信号(INL1)连接，其漏极和源极中的第二个与低损耗运算电路的输出信号线(OUT)连接；
第三MOSFET，其栅极与分配给该运算单元(AU1)的存储单元组的存储单元的输出信号的反相(WB1)连接，其漏极和源极中的第一个接地(GND)，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及
第四MOSFET，其栅极与分配给该运算单元(AU1)的第二输入信号(INR1)连接，其漏极和源极中的第二个与输出信号线(OUT)连接；以及
复位MOSFET，其栅极与时序信号(φPRE)连接，其漏极和源极中的第一个与供电电压(VDD)连接，其漏极和源极中的第二个与输出信号线(OUT)连接。
在本发明的一个扩展方案中规定，每个运算单元包括2k个存储单元，其中k为大于1的整数。
在本发明的一个优选方案中规定，该低损耗存算一体电路还包括控制电路，所述控制电路被配置为控制时序信号(φPRE)的电平以及每个运算单元的第一输入信号和第二输入信号的电平，使得：
在时序信号(φPRE)的每个周期的第一时间段中，复位MOSFET导通，使得与输出信号线(OUT)连接的输出节点被充电到高电平；以及
在每个周期的第二时间段中，复位MOSFET截止，并且第i个运算单元(AUi)执行相应运算并将运算结果输出到输出信号线(OUT)，并且其余运算单元(AU1，……AUi-1,AUi+1……AUn)的第二和第四MOSFET截止，其中i为整数且0＜i≤n。
在本发明的一个扩展方案中规定，时序信号(φPRE)在第一时间段中为低电平并且在第二时间段中为高电平。
在本发明的一个优选方案中规定，分配给每个运算单元(AU1)的第一输入信号(INL1)和/或第二输入信号(INR1)的电平被设置为下列各项中的一个或多个：
第二输入信号(INR1)为低电平，其中低损耗存算一体电路被配置为执行输出信号(W1)与第一输入信号(INL1)的与非(NAND)运算；
第一输入信号(INL1)为低电平，其中低损耗存算一体电路被配置为执行输出信号(W)与第二输入信号(INR1)的反相的或(OR)运算；以及
第一输入信号(INL1)为第二输入信号(INR1)的反相，其中低损耗存算一体电路被配置为执行输出信号(W1)与第二输入信号(INR1)的同或(XNOR)运算。
在本发明的第三方面，前述任务通过一种用于运行根据本发明的低损耗运算电路的方法来解决，该方法包括下列步骤：
在时序信号(φPRE)的每个周期的第一时间段中，控制时序信号(φPRE)的电平，使得复位MOSFET导通，以便与输出信号线(OUT)连接的输出节点被充电到高电平；以及
在每个周期的第二时间段中，控制时序信号(φPRE)的电平，使得复位MOSFET截止，并且每个运算单元的第一输入信号和第二输入信号的电平，使得第i个运算单元(AUi)执行相应运算并将运算结果输出到输出信号线(OUT)并且其余运算单元(AU1，……AUi-1,AUi+1……AUn)的第二和第四MOSFET截止，其中i为整数且0＜i≤n。
本发明至少具有如下优点：(1)在本发明中，由于存储器输出的信号可以在无需进行数模转换的情况下直接参与运算单元中的运算，且运算结果无需进行模数转换，由此避免了两次模数和数模转换带来的量化误差，从而极大地提高了计算精度；(2)本发明通过时序控制给每个运算单元分配相应的时隙，由此可以将全部运算单元的运算结果通过单个输出信号线来传输，从而避免了因众多输出信号线带来的损耗功率并且避免了这些信号线带来的噪声，并且降低了走线复杂度和芯片面积。
附图说明
下面结合具体实施方式参考附图进一步阐述本发明。
图1示出了根据本发明的低损耗存算一体电路的第一实施例的示意图；
图2示出了根据本发明的低损耗存算一体电路的第二实施例的示意图；
图3示出了根据本发明的低损耗存算一体电路的时序图；
图4示出了根据本发明的低损耗存算一体电路的第三实施例的示意图；以及
图5示出了根据本发明的低损耗存算一体电路的输入信号发生装置。
具体实施方式
应当指出，各附图中的各组件可能为了图解说明而被夸大地示出，而不一定是比例正确的。在各附图中，给相同或功能相同的组件配备了相同的附图标记。
在本发明中，除非特别指出，“布置在…上”、“布置在…上方”以及“布置在…之上”并未排除二者之间存在中间物的情况。此外，“布置在…上或上方”仅仅表示两个部件之间的相对位置关系，而在一定情况下、如在颠倒产品方向后，也可以转换为“布置在…下或下方”，反之亦然。
在本发明中，各实施例仅仅旨在说明本发明的方案，而不应被理解为限制性的。
在本发明中，除非特别指出，量词“一个”、“一”并未排除多个元素的场景。
在本发明中，术语“连接”既可以指两者直接连接，也可以指两者通过中间元件间接地连接。
在此还应当指出，在本发明的实施例中，为清楚、简单起见，可能示出了仅仅一部分部件或组件，但是本领域的普通技术人员能够理解，在本发明的教导下，可根据具体场景需要添加所需的部件或组件。另外，除非另行说明，本发明的不同实施例中的特征可以相互组合。例如，可以用第二实施例中的某特征替换第一实施例中相对应或功能相同或相似的特征，所得到的实施例同样落入本申请的公开范围或记载范围。
在此还应当指出，在本发明的范围内，“相同”、“相等”、“等于”等措辞并不意味着二者数值绝对相等，而是允许一定的合理误差，也就是说，所述措辞也涵盖了“基本上相同”、“基本上相等”、“基本上等于”。以此类推，在本发明中，表方向的术语“垂直于”、“平行于”等等同样涵盖了“基本上垂直于”、“基本上平行于”的含义。
另外，本发明的各方法的步骤的编号并未限定所述方法步骤的执行顺序。除非特别指出，各方法步骤可以以不同顺序执行。
首先，阐述本发明所基于的原理。现有的存内计算处理方案一般分成仿真信号处理和全数字处理两种方式。下面简述这两种处理方式：(1)仿真信号处理的流程如下：首先，把存储器读取的数字信号转换成模拟信号并输入到运算单元来进行基于模拟信号的存内运算，然后再把模拟信号转换成数字以进行输出；在这样的过程中，数据因为数模与模数转换过程的量化误差(quantization error)而受到损耗，由此可能造成数据错误；而且，信号处理过程中还会因量化所引入的噪声，增大数据受损的程度；(2)全数字处理方式是指全部存算过程完全用数字信号实现，但是其缺点是，电路面积受限于传统数字电路的众多信号走线复杂性，实现过程中让芯片面积过大，且过多的线路更容易引入噪声。在本发明中，发明人通过采用下列技术手段至少部分地克服了上述技术问题：在本发明中，通过采用场效应晶体管的组合来实现多种逻辑运算，使得存储器输出的信号可以在无需进行数模转换的情况下直接参与运算单元中的运算，且运算结果无需进行模数转换，由此避免了两次模数和数模转换带来的量化误差，从而极大地提高了计算精度；同时，本发明通过时序控制给每个运算单元分配相应的时隙，由此可以将全部运算单元的运算结果通过单个输出信号线来传输，从而避免了因众多输出信号线带来的损耗功率并且避免了这些信号线带来的噪声，并且降低了走线复杂度和芯片面积。
下面结合具体实施方式参考附图进一步阐述本发明。
图1示出了根据本发明的低损耗存算一体电路100的第一实施例。
如图1所示，低损耗存算一体电路100包括下列部件：
·n个存储单元组，每个存储单元组被分配给n个运算单元之一并且包括一个或多个存储单元，其中n为大于1的整数。在本实施例中，n＝1。但是在其它实施例中，可以选择n大于1，例如2、3、4、6、8、……、100等等。在本实施例中，每个存储单元包括两个反相器和两个MOSFET，其被配置为存储1比特数据。但是在其它实施例中，可以采用其它形式的存储单元。
·n个运算单元(AU1，AU2，……AUn)，n为大于1的整数。在本实施例中，仅仅示出了单个运算单元、即运算单元102。运算单元102包括：
第一MOSFET 102a，其栅极与分配给该运算单元102的存储单元101的输出信号W连接，其漏极和源极中的第一个(在此例如为源极)接地，其漏极和源极中的第二个(在此例如为漏极)与第二MOSFET102b的漏极和源极中的第一个(在此例如为漏极)连接。在本实施例中，第一MOSFET 102a为n型MOSFET。
第二MOSFET 102b，其栅极与分配给该运算单元102的第一输入信号INL连接，其漏极和源极中的第二个(在此例如为源极)与低损耗运算电路的输出信号线OUT连接。在本实施例中，第二MOSFET102b为n型MOSFET。
第三MOSFET 102c，其栅极与分配给该运算单元102的存储单元的输出信号的反相WB连接，其漏极和源极中的第一个接地GND(在此例如为源极)，其漏极和源极中的第二个(在此例如为漏极)与第四MOSFET的漏极和源极中的第一个(在此例如为漏极)连接。在本实施例中，第三MOSFET 102c为n型MOSFET。
第四MOSFET 102d，其栅极与分配给该运算单元(AU1)的第二输入信号(INR1)连接，其漏极和源极中的第二个(在此例如为源极)与输出信号线(OUT)连接。在本实施例中，第四MOSFET 102d为n型MOSFET。
·复位MOSFET 103，其栅极与时序信号φPRE连接，其漏极和源极中的第一个(在此例如为漏极)与供电电压VDD连接，其漏极和源极中的第二个(在此例如为源极)与输出信号线(OUT)连接。在本实施例中，复位MOSFET 103为p型MOSFET。
在此，通过设置第一输入信号INL和第二输入信号INR电平，可以执行下列逻辑运算：
与非(NAND)运算：第二输入信号INR为低电平，第一输入信号INL为运算数据之一，并且输出信号W为另一运算数据，其中低损耗存算一体电路100被配置为执行输出信号W与第一输入信号INL的与非NAND运算。
或(OR)运算：第一输入信号INL为低电平，第二输入信号INR为运算数据之一，并且输出信号W为另一运算数据，其中低损耗存算一体电路100被配置为执行输出信号W与第二输入信号INR的反相的或(OR)运算；以及
同或(XNOR)运算：第一输入信号INL为第二输入信号INR的反相，第二输入信号INR为运算数据之一，并且输出信号W为另一运算数据，其中低损耗存算一体电路100被配置为执行输出信号W与第二输入信号INR的同或(XNOR)运算。
从上面可以看出，本发明的低损耗存算一体电路100无需模数或数模转换即可执行多种逻辑运算，且其电路和配置方式简单，能够最大化地避免模数或数模转换带来的量化误差和噪声。
图2示出了根据本发明的低损耗存算一体电路200的第二实施例的示意图。
图2的第二实施例与第一实施例的区别主要在于，在图2的实施例中，低损耗存算一体电路100具有多个运算单元(AU1，AU2，……AUn)，并且给每个运算单元(AU1，AU2，……AUn)分配的存储单元组(M1，M2，……Mn)分别具有单个存储单元，每个存储单元存储1比特数据。
在此可以看出，全部运算单元的输出信号都与单个输出信号线OUT连接。
图3示出了根据本发明的低损耗存算一体电路的时序图。
在图3中，CK为时钟脉冲信号。时序信号φPRE的周期例如可以以时钟脉冲信号CK的周期(简称时钟周期)为参考，例如为时钟周期的整数倍、例如1倍、2倍、或3倍。时序信号φPRE的电平以及每个运算单元的第一输入信号和第二输入信号的电平被设置如下：
在时序信号φPRE的每个周期的第一时间段中，时序信号φPRE为低电平，复位MOSFET导通，使得与输出信号线OUT连接的输出节点被充电到高电平。此阶段可清除或复位输出数据线上的数据。
在每个周期的第二时间段中，时序信号φPRE为高电平，复位MOSFET截止，并且第i个运算单元(AUi)的第一和第二输入信号(INLi，INRi)分别输入相应数据以执行相应运算并将运算结果输出到输出信号线(OUT)，其中i为整数且0＜i≤n，并且其余运算单元(AU1，……AUi-1,AUi+1……AUn)的第一输入信号和第二输入信号例如被设置为低电平，使得它们的第二和第四MOSFET截止，其余运算单元(AU1，……AUi-1,AUi+1……AUn)因此在第二时间段中不输出数据，而是仅有第i个运算单元(AUi)的数据被输出到输出数据线OUT上。如此反复，在时序信号φPRE的每个周期中，可以由不同运算单元执行运算并将该运算单元的输出结果输出到输出数据线OUT上，因此所有运算单元全部共用单个输出数据线OUT，由此极大地降低了布线数量，由此降低损耗和干扰。
图4示出了根据本发明的低损耗存算一体电路300的第三实施例的示意图。
图4的第三实施例与第一实施例的区别主要在于，在图4的实施例中，为每个运算单元分配的存储单元组(参见图中虚线框)分别具有多个存储单元、在此例如为16个存储单元。每个存储单元被配置为存储1比特数据。每个运算单元的第一MOSFET的栅极与分配给该运算单元的多个存储单元的输出信号W1连接，并且每个运算单元的第三MOSFET的栅极与分配给该运算单元的多个存储单元的输出信号的反相WB1连接。此外，低损耗存算一体电路300具有m个输出信号线(OUT1，OUT2，……OUTm)，m为大于1的整数。并且，在每个输出信号线(OUT1，OUT2，……OUTm)上分别连接有n个运算单元(例如16个)，并且连接有1个复位MOSFET以便复位该输出信号线(OUT1，OUT2，……OUTm)。
在本实施例中，每个运算单元可以读取多个存储单元的数据，例如可以从16个存储单元中的每个中读取数据，并将其用于相应计算。存储单元的数据的输出例如可以通过存储单元的控制端、例如两个MOSFET的导通和截止来控制。同时，图4中的mxn个运算单元仅需要m个输出信号线，由此极大地降低了信号线的数目。
图5示出了根据本发明的低损耗存算一体电路的输入信号发生装置500。
如图5所示，输入信号发生装置500被配置为根据所输入的信号(IN1)生成每个运算单元的第一输入信号INL和第二输入信号INR。例如，输入信号发生装置500可以是译码器。输入信号发生装置500可以是译码器可以包括多个发生单元501，每个发生单元501用于单个运算单元的第一和第二输入信号的生成。在其它实施例，输入信号发生装置500可以是译码器可以包括多单个发生单元501，其被配置为所有运算单元生成第一和第二输入信号。
虽然本发明的一些实施方式已经在本申请文件中予以了描述，但是本领域技术人员能够理解，这些实施方式仅仅是作为示例示出的。本领域技术人员在本发明的教导下可以想到众多的变型方案、替代方案和改进方案而不超出本发明的范围。所附权利要求书旨在限定本发明的范围，并由此涵盖这些权利要求本身及其等同变换的范围内的方法和结构。

Claims (12)

1.一种低损耗运算电路，包括：
n个运算单元(AU1，AU2，……AUn)，n为大于1的整数，其中每个运算单元(AU1)包括：
第一MOSFET，其栅极与分配给该运算单元(AU1)的存储单元的输出信号(W1)连接，其漏极和源极中的第一个接地，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；
第二MOSFET，其栅极与分配给该运算单元(AU1)的第一输入信号(INL1)连接，其漏极和源极中的第二个与低损耗运算电路的输出信号线(OUT)连接；
第三MOSFET，其栅极与分配给该运算单元(AU1)的存储单元的输出信号的反相(WB1)连接，其漏极和源极中的第一个接地(GND)，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及
第四MOSFET，其栅极与分配给该运算单元(AU1)的第二输入信号(INR1)连接，其漏极和源极中的第二个与输出信号线(OUT)连接；以及
复位MOSFET，其栅极与时序信号(φPRE)连接，其漏极和源极中的第一个与供电电压(VDD)连接，其漏极和源极中的第二个与输出信号线(OUT)连接。
2.根据权利要求1所述的低损耗运算电路，其中第一至第四MOSFET为n型MOSFET并且复位MOSFET为p型MOSFET；或者
其中第一至第四MOSFET为p型MOSFET并且复位MOSFET为n型MOSFET。
3.根据权利要求1所述的低损耗运算电路，其中分配给该运算单元(AU1)的第一输入信号(INL1)和/或第二输入信号(INR1)的电平被设置为下列各项中的一个或多个：
第二输入信号(INR1)为低电平，其中低损耗运算电路被配置为执行输出信号(W1)与第一输入信号(INL1)的与非(NAND)运算；
第一输入信号(INL1)为低电平，其中低损耗运算电路被配置为执行输出信号(W1)与第二输入信号(INR1)的反相的或(OR)运算；以及
第一输入信号(INL1)为第二输入信号(INR1)的反相，其中低损耗运算电路被配置为执行输出信号(W1)与第二输入信号(INR1)的同或(XNOR)运算。
4.根据权利要求1所述的低损耗运算电路，其中复位MOSFET与电阻串联。
5.根据权利要求1所述的低损耗运算电路，其中所述低损耗运算电路包括第一运算单元和第二运算单元，其中时序信号(φPRE)的电平以及第一和第二运算单元的第一输入信号(INL1，INL2)和第二输入信号(INR1，INR2)的电平被设置为使得:
在第一周期的第一时间段中，复位MOSFET导通，使得与输出信号线(OUT)连接的输出节点被充电到高电平；
在第一周期的第二时间段中，复位MOSFET截止，并且第二运算单元的第二和第四MOSFET截止，并且第一运算单元执行相应运算并将第一运算结果输出到输出信号线(OUT)；
在第二周期的第一时间段中，复位MOSFET导通，使得与输出信号线(OUT)连接的输出节点被充电到高电平；以及
在第一周期的第二时间段中，复位MOSFET截止，并且第一运算单元的第二和第四MOSFET截止，并且第二运算单元执行相应运算并将第二运算结果输出到输出信号线(OUT)。
6.根据权利要求1所述的低损耗运算电路，其中为每个运算单元分配有多个存储单元，每个存储单元被配置为存储1比特数据，其中该运算单元的第一MOSFET的栅极与分配给该运算单元的多个存储单元的输出信号(W1)连接，并且该运算单元的第三MOSFET的栅极与分配给该运算单元(AU1)的多个存储单元的输出信号的反相(WB1)连接。
7.一种低损耗存算一体电路，包括：
n个存储单元组，每个存储单元组被分配给n个运算单元之一并且包括一个或多个存储单元，其中n为大于1的整数；以及
n个运算单元(AU1，AU2，……AUn)，其中每个运算单元(AU1)包括：
第一MOSFET，其栅极与分配存储单元(AU1)的存储单元组的存储单元的输出信号(W1)连接，其漏极和源极中的第一个接地，其漏极和源极中的第二个与第二MOSFET的漏极和源极中的第一个连接；
第二MOSFET，其栅极与分配给该运算单元(AU1)的第一输入信号(INL1)连接，其漏极和源极中的第二个与低损耗运算电路的输出信号线(OUT)连接；
第三MOSFET，其栅极与分配给该运算单元(AU1)的存储单元组的存储单元的输出信号的反相(WB1)连接，其漏极和源极中的第一个接地(GND)，其漏极和源极中的第二个与第四MOSFET的漏极和源极中的第一个连接；以及
第四MOSFET，其栅极与分配给该运算单元(AU1)的第二输入信号(INR1)连接，其漏极和源极中的第二个与输出信号线(OUT)连接；以及
复位MOSFET，其栅极与时序信号(φPRE)连接，其漏极和源极中的第一个与供电电压(VDD)连接，其漏极和源极中的第二个与输出信号线(OUT)连接。
8.根据权利要求7所述的低损耗存算一体电路，其中每个运算单元包括2k个存储单元，其中k为大于1的整数。
9.根据权利要求7所述的低损耗存算一体电路，还包括控制电路，所述控制电路被配置为控制时序信号(φPRE)的电平以及每个运算单元的第一输入信号和第二输入信号的电平，使得：
在时序信号(φPRE)的每个周期的第一时间段中，复位MOSFET导通，使得与输出信号线(OUT)连接的输出节点被充电到高电平；以及
在每个周期的第二时间段中，复位MOSFET截止，并且第i个运算单元(AUi)执行相应运算并将运算结果输出到输出信号线(OUT)，并且其余运算单元(AU1，……AUi-1,AUi+1……AUn)的第二和第四MOSFET截止，其中i为整数且0＜i≤n。
10.根据权利要求8所述的低损耗存算一体电路，其中时序信号(φPRE)在第一时间段中为低电平并且在第二时间段中为高电平。
11.根据权利要求8所述的低损耗存算一体电路，其中分配给每个运算单元(AU1)的第一输入信号(INL1)和/或第二输入信号(INR1)的电平被设置为下列各项中的一个或多个：
第二输入信号(INR1)为低电平，其中低损耗存算一体电路被配置为执行输出信号(W)与第一输入信号(INL1)的与非(NAND)运算；
第一输入信号(INL)为低电平，其中低损耗存算一体电路被配置为执行输出信号(W)与第二输入信号(INR1)的反相的或(OR)运算；以及
第一输入信号(INL1)为第二输入信号(INR1)的反相，其中低损耗存算一体电路被配置为执行输出信号(W1)与第二输入信号(INR1)的同或(XNOR)运算。
12.一种用于运行根据权利要求1至6之一所述的低损耗运算电路的方法，包括下列步骤：
在时序信号(φPRE)的每个周期的第一时间段中，控制时序信号(φPRE)的电平，使得复位MOSFET导通，以便与输出信号线(OUT)连接的输出节点被充电到高电平；以及
在每个周期的第二时间段中，控制时序信号(φPRE)的电平，使得复位MOSFET截止，并且每个运算单元的第一输入信号和第二输入信号的电平，使得第i个运算单元(AUi)执行相应运算并将运算结果输出到输出信号线(OUT)并且其余运算单元(AU1，……AUi-1,AUi+1……AUn)的第二和第四MOSFET截止，其中i为整数且0＜i≤n。
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