JP2017120683A - 記憶装置の駆動方法 - Google Patents

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隆徳 松嵜
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Abstract

【課題】高速動作が可能であり、高集積化された記憶装置とその駆動方法を提供することを課題とする。【解決手段】オフ電流が小さいトランジスタのソースまたはドレインに電気的に接続されたノードを記憶保持部とする記憶素子をマトリクス状に配置した二の記憶部と、二のプリチャージスイッチと、一のセンスアンプと、を設けて記憶装置とする。ページバッファ回路を不要とし、高速動作が可能であり、高集積化する。【選択図】図１

Description

本明細書などで開示する発明は記憶装置および記憶装置の駆動方法に関する。
揮発性メモリの一種として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）が広く知られている。
一方で、近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目さ
れている。酸化物半導体は、トランジスタに適用することができる（特許文献１及び特許
文献２）。
特開２００７−１２３８６１号公報 特開２００７−０９６０５５号公報
本発明の一態様は、高速動作が可能であり、高集積化された記憶装置を提供することを
課題とする。
本発明の一態様は、ソース及びドレインの一方が第１のビット線に電気的に接続され、
ソース及びドレインの他方がソース線に電気的に接続された第１のトランジスタと、ソー
ス及びドレインの一方が記憶保持部及び第１のトランジスタのゲートに電気的に接続され
、ソース及びドレインの他方が第１のビット線に接続されたオフ電流が小さい第２のトラ
ンジスタと、一方の端子が、第２のトランジスタのソース及びドレインの一方及び第１の
トランジスタのゲートに電気的に接続された容量素子と、を有するメモリセルがマトリク
ス状に配列された第１の記憶部と、第１の記憶部における第１のビット線に代えて第２の
ビット線が設けられた第２の記憶部と、を有する記憶装置の駆動方法であって、ソース線
の電位を第１の電位とし、第１のビット線の電位を第２の電位とした後に第１のビット線
を電気的に孤立させ、容量素子の他方の端子の電位を第３の電位とし、第３の電位を第４
の電位にすることで、第１のビット線の電位を第１の電位または第２の電位とし、第２の
ビット線の電位を第２の電位よりも低い第５の電位とし、第１のビット線の電位に応じて
第１のビット線の電位を第６の電位または第７の電位とし、第１のビット線と入出力線と
の間に設けられたスイッチを制御することで第１のビット線のデータを選択的に読み出す
ことで記憶保持部のデータを選択的に読み出す記憶装置の駆動方法である。
前記構成の駆動方法においては、第６の電位が第２の電位より高く、第７の電位が第１
の電位と等しくまたは第１の電位より低いことが好ましい。
前記構成の駆動方法においては、第１の電位と第４の電位と第７の電位が等しく、第３
の電位と第６の電位が等しく、第２の電位は第１の電位より高く、第３の電位よりも低い
ことが好ましい。
前記構成の駆動方法においては、第１の電位が接地電位であり、第３の電位が電源電位
であることが好ましい。
本発明の一態様は、ソース及びドレインの一方が第１のビット線に電気的に接続され、
ソース及びドレインの他方がソース線に電気的に接続された第１のトランジスタと、ソー
ス及びドレインの一方が記憶保持部及び第１のトランジスタのゲートに電気的に接続され
、ソース及びドレインの他方が第１のビット線に接続されたオフ電流が小さい第２のトラ
ンジスタと、一方の端子が、前記第２のトランジスタのソース及びドレインの一方及び第
１のトランジスタのゲートに電気的に接続された容量素子と、を有するメモリセルがマト
リクス状に配列された第１の記憶部と、第１の記憶部における第１のビット線に代えて第
２のビット線が設けられた第２の記憶部と、を有する記憶装置の駆動方法であって、ソー
ス線の電位を第１の電位とし、第１のビット線の電位を第２の電位とした後に第１のビッ
ト線を電気的に孤立させ、容量素子の他方の端子の電位を第３の電位とし、第３の電位を
第４の電位にすることで、第１のビット線の電位を第１の電位または第２の電位とし、第
２のビット線の電位を第２の電位よりも低い第５の電位とし、第１のビット線と入出力線
との間に設けられたスイッチを制御することで第１のビット線を選択して第１のビット線
の電位を第６の電位または第７の電位として記憶保持部にデータを書き込み、第２のトラ
ンジスタをオフすることで記憶保持部にデータを選択的に書き込む記憶装置の駆動方法で
ある。
前記構成の駆動方法においては、第６の電位が第２の電位より高く、第７の電位が第１
の電位と等しくまたは第１の電位より低いことが好ましい。
前記構成の駆動方法においては、第１の電位と第４の電位と第７の電位が等しく、第３
の電位と第６の電位が等しく、第２の電位は第１の電位より高く、第３の電位よりも低い
ことが好ましい。
前記構成の駆動方法においては、第１の電位が接地電位であり、第３の電位が電源電位
であることが好ましい。
前記記憶装置の駆動方法を実現するに際し、第２のトランジスタの２５℃におけるオフ
電流は１００ｚＡ以下であることが好ましい。
本発明の一態様は、第１の記憶部及び第２の記憶部、第１のスイッチ及び第２のスイッ
チ並びに第１の駆動回路及び第２の駆動回路を有し、第１の記憶部及び第２の記憶部には
複数の記憶素子がマトリクス状に配置され、第１の記憶部は第１のスイッチに電気的に接
続され、第２の記憶部は第２のスイッチに電気的に接続され、第１の駆動回路は、二のプ
リチャージスイッチと、一のセンスアンプと、を有し、複数の記憶素子は、２５℃におけ
るオフ電流は１００ｚＡ以下であるトランジスタのソースまたはドレインに電気的に接続
されたノードを記憶保持部とする記憶装置である。すなわち、本発明の一態様である記憶
装置においては、ページバッファ回路が設けられておらず、非選択列のビット線ＢＬにデ
ータの書き戻しを行うことで記憶保持部のデータが保持される。
前記構成の記憶装置において、オフ電流が小さいトランジスタは酸化物半導体を用いた
トランジスタとすればよい。
前記構成の記憶装置において、複数の記憶素子のそれぞれは、ノードがゲートに電気的
に接続された高速動作が可能なトランジスタを有すればよい。
前記構成の記憶装置において、高速動作が可能なトランジスタは、単結晶シリコンを用
いたトランジスタであることが好ましい。
高速動作が可能であり、高集積化された記憶装置を得ることができる。
本発明の一態様である記憶装置を説明する図。 本発明の一態様である記憶装置の記憶素子を説明する図。 図２の記憶素子で構成した回路図。 本発明の一態様である記憶装置のスイッチを説明する図。 本発明の一態様である記憶装置の駆動回路を説明する図。 本発明の一態様である記憶装置の動作を説明する図。 本発明の一態様である記憶装置の動作を説明する図。 本発明の一態様である記憶装置の動作を説明する図。 本発明の一態様である記憶装置の動作を説明する図。 本発明の一態様である記憶装置の動作を説明する図。 本発明の一態様である記憶装置の動作を説明する図。 本発明の一態様である記憶装置を説明する図。（Ａ）は平面図、（Ｂ）は断面図。 本発明の一態様である記憶装置の作製方法を説明する図。 本発明の一態様である記憶装置の作製方法を説明する図。 本発明の一態様である記憶装置の作製方法を説明する図。 本発明の一態様である記憶装置の作製方法を説明する図。 本発明の一態様である記憶装置の作製方法を説明する図。 本発明の一態様である記憶装置を搭載した電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の一態様である記憶装置の構成及び動作の一形態について説
明する。
図１は、本発明の一態様である記憶装置の構成を説明する図である。図１に示す記憶装
置１００は、第１の記憶部１０１ａ及び第２の記憶部１０１ｂと、第１の記憶部１０１ａ
に電気的に接続された第１のスイッチ１０２ａと、第２の記憶部１０１ｂに電気的に接続
された第２のスイッチ１０２ｂと、第１の記憶部１０１ａ及び第２の記憶部１０１ｂの双
方に電気的に接続された第１の駆動回路１０３と、第１のスイッチ１０２ａ及び第２のス
イッチ１０２ｂに電気的に接続された第２の駆動回路１０４と、第１の記憶部１０１ａ、
第２の記憶部１０１ｂ、第１のスイッチ１０２ａ、第２のスイッチ１０２ｂ及び第１の駆
動回路１０３に電気的に接続された第３の駆動回路１０５と、を有する。
第１の記憶部１０１ａ及び第２の記憶部１０１ｂは、マトリクス状に配置された複数の
記憶素子を有する。次に、第１の記憶部１０１ａ及び第２の記憶部１０１ｂにマトリクス
状に配置された複数の記憶素子について図２を参照して説明する。
図２（Ａ−１）に示す記憶素子は、第１のトランジスタ２５０と、第２のトランジスタ
２５２と、容量素子２５４と、を有する。第１のトランジスタ２５０のソース及びドレイ
ンの一方は、ソース線ＳＬに電気的に接続され、第１のトランジスタ２５０のソース及び
ドレインの他方は、ビット線ＢＬに電気的に接続されている。第２のトランジスタ２５２
のソース及びドレインの一方は、ビット線ＢＬに電気的に接続され、第２のトランジスタ
２５２のゲートは、書き込みワード線ＯＳＧに電気的に接続されている。容量素子２５４
の一方の電極は、書き込み及び読み出しワード線Ｃに電気的に接続されている。
そして、第１のトランジスタ２５０のゲートと、第２のトランジスタ２５２のソース及
びドレインの他方と、容量素子２５４の他方の電極は、電気的に接続されている。これら
が接続された部分には、記憶保持部（以下、ノードＦＮと表記する。）が形成されている
。
なお、図示していないが、ビット線が複数設けられて、第１のトランジスタ２５０のソ
ース及びドレインの他方と、第２のトランジスタ２５２のソース及びドレインの一方が、
それぞれ異なる配線（ビット線）に接続されていてもよい。
ここで、第２のトランジスタ２５２としては、オフ電流が極めて小さいトランジスタを
用いる。オフ電流が極めて小さいトランジスタとしては、後に説明するように酸化物半導
体を用いたトランジスタを例示することができるが、これに限定されない。第２のトラン
ジスタ２５２は、オフ電流が極めて小さいため、第２のトランジスタ２５２をオフすると
、ノードＦＮの電位を長時間維持することができる。
第２のトランジスタ２５２に酸化物半導体を用いると、そのオフ電流は、シリコン半導
体で形成されるトランジスタの１０万分の１以下とすることもできる。そのため、第２の
トランジスタ２５２のソースとドレインの間のリークによってノードＦＮから消失する電
荷は無視できるほどに小さい。つまり、第２のトランジスタ２５２に酸化物半導体を用い
ると、電力の供給がなくてもノードＦＮに電荷を保持することができ、不揮発性の記憶装
置を得ることができる。
例えば、第２のトランジスタ２５２の室温（２５℃）でのオフ電流が１０ｚＡ以下であ
り、容量素子２５４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上の
データ保持が可能である。
さらには、容量素子２５４を有することで、ノードＦＮの電荷を保持しやすく、且つ保
持されたデータの読み出しが行いやすい。
第１のトランジスタ２５０は、スイッチング速度の高いトランジスタを用いることが好
ましい。第１のトランジスタ２５０としては、単結晶シリコンを用いたトランジスタを例
示することができる。第１のトランジスタ２５０として、スイッチング速度の高いトラン
ジスタを用いると、データの読み出しを高速で行うことができる。本実施の形態では、第
１のトランジスタ２５０としては、ｐチャネル型のトランジスタを用いる。
なお、容量素子２５４は設けられていなくてもよい（図２（Ｂ））。
次に、図２（Ａ−１）に示す記憶素子にデータを書き込み、そのデータを保持する動作
について説明する。
まず、書き込みワード線ＯＳＧの電位を制御して、第２のトランジスタ２５２をオンさ
せる。これにより、ビット線ＢＬからノードＦＮに、所定の電荷が与えられる（書き込み
）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、
高電位を与える電荷を電荷ＱＨと表記する）のいずれかが与えられるものとする。
その後、書き込みワード線ＯＳＧの電位を制御して第２のトランジスタ２５２をオフさ
せることにより、ノードＦＮに電荷が保持される（保持）。
なお、ノードＦＮに与えられる電荷の電位は、異なる二つの電位に限定されず、異なる
三つまたはそれ以上の電位であってもよい。すなわち、図２（Ａ−１）に示す記憶素子に
記憶させるデータは２値に限定されず、多値化されていてもよい。記憶素子に記憶させる
データを多値化すると、単位面積あたりの記憶容量を向上させることができる。
次に、図２（Ａ−１）に示す記憶素子のデータを読み出す動作について説明する。
ソース線ＳＬを定電位とし、書き込み及び読み出しワード線Ｃに読み出し電位を与える
と、ノードＦＮに保持された電荷量に応じて、ビット線ＢＬは異なる電位となる。すなわ
ち、第１のトランジスタ２５０のコンダクタンスは、ノードＦＮに保持された電荷によっ
て決まる。
一般に、第１のトランジスタ２５０がｐチャネル型である場合に、第１のトランジスタ
２５０のゲートの電荷が電荷ＱＨである場合の見かけのしきい値Ｖｔｈ＿Ｈは、第１のト
ランジスタ２５０のゲートの電荷が電荷ＱＬである場合の見かけのしきい値Ｖｔｈ＿Ｌよ
り低くなる。例えば、書き込みによってノードＦＮに電荷ＱＬが与えられた場合には、書
き込み及び読み出しワード線Ｃの電位がＶ０（Ｖｔｈ＿ＨとＶｔｈ＿Ｌの間の電位）とな
れば、第１のトランジスタ２５０はオンする。書き込みによってノードＦＮに電荷ＱＨが
与えられた場合には、書き込み及び読み出しワード線Ｃの電位がＶ０となっても、第１の
トランジスタ２５０はオフのままである。このため、ビット線ＢＬの電位を記憶されてい
るデータとして読み出すことができる。
次に、図２（Ａ−１）に示す記憶素子のデータを書き換える動作について説明する。
データの書き換え時には、書き込みワード線ＯＳＧの電位を制御して、第２のトランジ
スタ２５２をオンさせる。これにより、ビット線ＢＬから書き換えデータの電荷がノード
ＦＮに与えられる。その後、書き込みワード線ＯＳＧの電位を制御して第２のトランジス
タ２５２をオフさせることにより、ノードＦＮには書き換えデータの電荷を保持する。
以上のように、データの書き込み、保持、読み出し、書き換えを行うことができる。
図２（Ａ−１）に示す記憶素子ではフローティングゲートが不要であるため、フローテ
ィングゲートから電荷の引き抜きを行うことで動作するフラッシュメモリとは異なり、消
去動作に起因する動作速度の低下を抑制することができ、高速動作が可能である。
また、図２（Ａ−１）に示す記憶素子では、フラッシュメモリのようにフローティング
ゲートを用いないため、電子をフローティングゲートに注入する際のトンネル絶縁層の劣
化の問題が生じない。そのため、書き込み回数に制限がない。また、従来のフラッシュメ
モリにおいて書き込みと消去の際に必要であった高電位も不要である。
図２（Ａ−１）に示す記憶素子は、図２（Ａ−２）のように書き換えることが可能であ
る。抵抗値Ｒ１は容量素子２５４の抵抗値であり、容量素子２５４を構成する絶縁層にお
ける抵抗値に相当する。容量値Ｃ１は容量素子２５４の容量値である。また、抵抗値Ｒ２
は第１のトランジスタ２５０の抵抗値であり、第１のトランジスタ２５０がオンしたとき
のゲート絶縁層における抵抗値に相当する。また、容量値Ｃ２は第１のトランジスタ２５
０の容量値であり、容量値Ｃ２はいわゆるゲート容量（ゲートと、ソースまたはドレイン
の間の容量と、ゲートとチャネル形成領域の間の容量）の容量値に相当する。
第２のトランジスタ２５２がオフしているときのソースとドレインの間の抵抗値（実効
抵抗）をＲＯＳとする。第２のトランジスタ２５２のゲートリーク電流（ゲートと、ソー
スまたはドレインの間に流れる電流）が十分に小さい場合には、Ｒ１≧ＲＯＳ、且つ、Ｒ
２≧ＲＯＳであれば、電荷の保持期間は、主として第２のトランジスタ２５２のオフ電流
（オフ時にソースとドレインの間に流れる電流）によって決定される。
逆に、Ｒ１≧ＲＯＳ、且つ、Ｒ２≧ＲＯＳでない場合には、第２のトランジスタ２５２
のオフ電流が十分に小さくとも、電荷の保持期間を十分に長くすることは困難である。第
２のトランジスタ２５２のオフ電流以外のリーク電流（例えば、ソースとゲートの間に生
じるリーク電流）が大きいためである。従って、電荷の保持期間を十分に長くするために
は、Ｒ１≧ＲＯＳ、且つ、Ｒ２≧ＲＯＳであることが好ましい。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２であることが好ましい。Ｃ１を大きくすると、書き
込み及び読み出しワード線Ｃに与える電位の電位差（例えば、読み出し時の電位と非読み
出し時の電位の電位差）を低く抑えることができるためである。
なお、抵抗値Ｒ１、抵抗値Ｒ２、容量値Ｃ１及び容量値Ｃ２は、第１のトランジスタ２
５０のゲート絶縁層及び容量素子の絶縁層によって決まる。
また、従来のフラッシュメモリでは、動作時にコントロールゲートを高電位とするため
、隣接するセルの誤動作を防ぐためにセル間にある程度の間隔を確保する必要があり、高
集積化には不利である。図２（Ａ−１）に示す記憶素子では、このような高電位が不要で
あるため、高集積化しやすい。さらには、高電位とするための昇圧回路が不要である。
図３は、図２（Ａ）に示すメモリセルを２行×２列のマトリクス状に配置した回路図で
ある。図３におけるメモリセル１１０の構成は、図２（Ａ−１）と同様である。ただし、
図３（Ａ）では、２列のメモリセルが一のソース線ＳＬを共有している。図３（Ｂ）では
、２行のメモリセルが一のソース線ＳＬを共有している。複数の行または列に配されたメ
モリセルがソース線ＳＬを共有することで、配線の本数を少なくすることができる。
なお、図示していないが、一のソース線ＳＬを共有する列数（または行数）は、２列（
または２行）に限定されるものではなく、３列（または３行）以上の複数列（または複数
行）であってもよい。
図３において、ソース線ＳＬは、ソース線切り替え回路１０６に電気的に接続されてい
る。ここで、ソース線切り替え回路１０６は、ソース線切り替え信号線ＳＬＣに電気的に
接続されている。
図３（Ａ）及び図３（Ｂ）に示す回路において、データの書き込み、保持及び読み出し
は、図２の場合と同様に行うことができる。ここで、ノードＦＮに電源電位ＶＤＤを与え
た場合に保持されるデータをデータ”１”、ノードＦＮに接地電位ＧＮＤを与えた場合に
保持されるデータをデータ”０”とする場合について説明する。
まず、メモリセル１１０に接続される書き込み及び読み出しワード線Ｃ＿１の電位を接
地電位ＧＮＤとし、書き込みワード線ＯＳＧ＿１を電源電位ＶＤＤとして一行分のメモリ
セル１１０を選択する。これにより、選択されたメモリセル１１０のノードＦＮにビット
線ＢＬ１（若しくはビット線ＢＬ＿２）からの電荷が供給される。
ここで、ノードＦＮに接地電位ＧＮＤが供給されるときには、第１のトランジスタ２５
０のゲートにはオンする電位が与えられる。このとき、ビット線ＢＬ＿１とソース線ＳＬ
との間（若しくはビット線ＢＬ＿２とソース線ＳＬとの間）に電流が生じてノードＦＮに
書き込む電位が上昇することを抑制するために、ソース線ＳＬの電位は接地電位ＧＮＤと
する。
ここでは、ソース線切り替え信号線ＳＬＣの信号によってソース線切り替え回路１０６
の信号経路を切り換えることで、ソース線ＳＬに接地電位ＧＮＤを供給する。このように
ソース線ＳＬの電位を接地電位ＧＮＤとすることで、第１のトランジスタ２５０がオンし
ても、ビット線ＢＬ＿１とソース線ＳＬとの間（ビット線ＢＬ＿２とソース線ＳＬとの間
）に電流が流れることを抑制することができる。
また、図３に示すように、複数のメモリセル１１０をマトリクス状に配置する場合には
、読み出し時に、所定のメモリセル１１０のデータのみの読み出しが可能な構成であるこ
とを要する。このように、所定のメモリセル１１０のデータのみを読み出し、それ以外の
メモリセル１１０のデータを読み出さないようにするためには、読み出さないメモリセル
１１０を非選択状態とする必要がある。
例えば、ノードＦＮに電源電位ＶＤＤまたは接地電位ＧＮＤを与える場合であって、ノ
ードＦＮに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＮ
に接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合においては
、ソース線ＳＬを接地電位ＧＮＤとし、書き込み及び読み出しワード線Ｃ＿１を電源電位
ＶＤＤとし、書き込みワード線ＯＳＧ＿１を接地電位ＧＮＤとすることで一行分のメモリ
セル１１０は非選択状態となる。
書き込み及び読み出しワード線Ｃ＿１を電源電位ＶＤＤとすることで、ノードＦＮの電
位は容量素子２５４との容量結合によって電源電位ＶＤＤ分上昇する。データ”１”であ
る電源電位ＶＤＤがノードＦＮに書き込まれている場合には、ノードＦＮの電位は電源電
位ＶＤＤ分上昇してＶＤＤ＋ＶＤＤ＝２ＶＤＤになり、第１のトランジスタ２５０のゲー
ト電圧（ソースの電位に対するゲートの電位の電位差）が、しきい値電圧よりも大きくな
るため、ｐチャネル型トランジスタである第１のトランジスタ２５０はオフする。一方、
データ”０”である接地電位ＧＮＤがノードＦＮに書き込まれている場合には、ノードＦ
Ｎの電位は電源電位ＶＤＤ分上昇してＧＮＤ＋ＶＤＤ＝ＶＤＤとなり、第１のトランジス
タ２５０のゲート電圧（ソースの電位に対するゲートの電位の電位差）がしきい値電圧よ
りも大きくなるため、ｐチャネル型トランジスタである第１のトランジスタ２５０はオフ
する。すなわち、書き込み及び読み出しワード線Ｃ＿１を電源電位ＶＤＤとすることで、
ノードＦＮの電位（保持されたデータ）に関わらず、第１のトランジスタ２５０をオフ状
態、すなわち、メモリセル１１０を非選択状態とすることができる。
なお、仮に読み出し用である第１のトランジスタ２５０にｎチャネル型トランジスタを
用いると、ｎチャネル型トランジスタのゲート電圧（ソースの電位に対するゲートの電位
の電位差）がこのトランジスタのしきい値電圧より高くなってしまった場合に、書き込み
及び読み出しワード線を０Ｖとしても全てのメモリセルをオフ状態にできるとは限らない
。従って、メモリセルを非選択状態とするために非選択行の書き込み及び読み出しワード
線の電位を負にする必要がある。しかしながら、本実施の形態の記憶装置では、読み出し
用である第１のトランジスタ２５０にｐチャネル型トランジスタを用いているため、非選
択行の書き込み及び読み出しワード線を高電位とすることで、ノードＦＮの電位（保持さ
れたデータ）に関わらず非選択行のメモリセルをオフすることが可能である。従って、メ
モリセルにおいて負の電位を生成する電源を設ける必要がなくなり、消費電力を低減し、
且つ記憶装置を小型化することができる。
以上説明したように、図３に示す回路図の記憶装置では、ソース線ＳＬを複数列（また
は複数行）で共有することで、記憶部（メモリセルアレイ）の面積を縮小することができ
る。そのため、ダイサイズを縮小することができ、記憶装置の作製コストを低減すること
ができる。さらには、歩留まりを向上させることができる。
第１の記憶部１０１ａ及び第２の記憶部１０１ｂには、第１のスイッチ１０２ａ及び第
２のスイッチ１０２ｂが電気的に接続されている。第１のスイッチ１０２ａ及び第２のス
イッチ１０２ｂは、第２の駆動回路１０４から供給される入出力信号（入出力線ｓｕｂ＿
ｉｏまたは反転入出力線ｓｕｂ＿ｉｏｂからの信号）を第１の記憶部１０１ａ、第２の記
憶部１０１ｂ及び第１の駆動回路１０３に設けられたビット線ＢＬ及び反転ビット線ＢＬ
Ｂのそれぞれに入力するか否かを制御する。第１のスイッチ１０２ａは、ビット線ＢＬの
本数と同数のトランジスタを有する。第２のスイッチ１０２ｂは、反転ビット線ＢＬＢの
本数と同数のトランジスタを有する。
第１のスイッチ１０２ａが有するスイッチの一を図４（Ａ）に示す。図４（Ａ）では、
トランジスタ１２１のソース及びドレインの一方は、入出力信号が供給される入出力線ｓ
ｕｂ＿ｉｏに電気的に接続され、トランジスタ１２１のソース及びドレインの他方は、ビ
ット線ＢＬに電気的に接続されている。トランジスタ１２１のゲートは配線ＳＥＬに電気
的に接続されている。
第２のスイッチ１０２ｂが有するスイッチの一を図４（Ｂ）に示す。図４（Ｂ）では、
トランジスタ１２２のソース及びドレインの一方は、入出力信号が供給される反転入出力
線ｓｕｂ＿ｉｏｂに電気的に接続され、トランジスタ１２２のソース及びドレインの他方
は、反転ビット線ＢＬＢに電気的に接続されている。トランジスタ１２２のゲートは配線
ＳＥＬに電気的に接続されている。
配線ＳＥＬは第３の駆動回路１０５に電気的に接続されており、トランジスタ１２１及
びトランジスタ１２２がオンし、またはオフするかは第３の駆動回路１０５により制御さ
れている。
次に、本発明の一態様である記憶装置の第１の駆動回路１０３及び第２の駆動回路１０
４の構成とその動作について説明する。
第１の駆動回路１０３は、センスアンプ１５０、第１のプリチャージスイッチ１６０及
び第２のプリチャージスイッチ１７０を有する（図５）。第２の駆動回路１０４は、第１
の駆動回路１０３を用いてもよいし、他の構成の回路を用いてもよく、特に限定はない。
センスアンプ１５０は、トランジスタ１５１、トランジスタ１５２、トランジスタ１５
３、トランジスタ１５４、トランジスタ１５５及びトランジスタ１５６を有する。トラン
ジスタ１５１のソース及びドレインの一方の電位は電源電位ＶＤＤであり、トランジスタ
１５１のソース及びドレインの他方は、トランジスタ１５２のソース及びドレインの一方
と、トランジスタ１５３のソース及びドレインの一方に電気的に接続されている。トラン
ジスタ１５２のソース及びドレインの他方は、トランジスタ１５４のソース及びドレイン
の一方と、トランジスタ１５３及びトランジスタ１５５のゲートと、反転ビット線ＢＬＢ
に電気的に接続されている。トランジスタ１５３のソース及びドレインの他方は、トラン
ジスタ１５５のソース及びドレインの一方と、トランジスタ１５２及びトランジスタ１５
４のゲートと、ビット線ＢＬに電気的に接続されている。トランジスタ１５４のソース及
びドレインの他方とトランジスタ１５５のソース及びドレインの他方は、トランジスタ１
５６のソース及びドレインの一方に電気的に接続されている。トランジスタ１５６のソー
ス及びドレインの他方の電位は接地電位ＧＮＤである。なお、トランジスタ１５６のゲー
トにはラッチ信号線ＬＡＴが接続され、トランジスタ１５１のゲートには反転ラッチ信号
線ＬＡＴＢが接続されている。
第１のプリチャージスイッチ１６０は、トランジスタ１６１及びトランジスタ１６２を
有する。トランジスタ１６１のソース及びドレインの一方の電位は第１のプリチャージ電
位ＶＰＲＥ１であり、トランジスタ１６２のソース及びドレインの一方の電位は第２のプ
リチャージ電位ＶＰＲＥ２である。トランジスタ１６１のソース及びドレインの他方は、
トランジスタ１６２のソース及びドレインの他方と、ビット線ＢＬに電気的に接続されて
いる。なお、トランジスタ１６１のゲートには第１のプリチャージスイッチ信号線ＰＲＥ
１から信号が入力され、トランジスタ１６２のゲートには第２のプリチャージスイッチ信
号線ＰＲＥ２Ａから信号が入力される。
第２のプリチャージスイッチ１７０は、トランジスタ１７１及びトランジスタ１７２を
有する。トランジスタ１７１のソース及びドレインの一方の電位は第１のプリチャージ電
位ＶＰＲＥ１であり、トランジスタ１７２のソース及びドレインの一方の電位は第２のプ
リチャージ電位ＶＰＲＥ２である。トランジスタ１７１のソース及びドレインの他方は、
トランジスタ１７２のソース及びドレインの他方と、反転ビット線ＢＬＢに電気的に接続
されている。なお、トランジスタ１７１のゲートは第１のプリチャージスイッチ信号線Ｐ
ＲＥ１に電気的に接続され、トランジスタ１７２のゲートは第２のプリチャージスイッチ
信号線ＰＲＥ２Ｂに電気的に接続されている。
第１のスイッチ１０２ａ及び第２のスイッチ１０２ｂは、入出力線を有する第２の駆動
回路１０４に電気的に接続されており、第２の駆動回路１０４は、第１の記憶部１０１ａ
及び第２の記憶部１０１ｂに入出力線ｓｕｂ＿ｉｏ及び反転入出力線ｓｕｂ＿ｉｏｂから
の信号を入力する。
第３の駆動回路１０５は、第１の記憶部１０１ａ、第２の記憶部１０１ｂ、第１のスイ
ッチ１０２ａ、第２のスイッチ１０２ｂ及び第１の駆動回路１０３に電気的に接続されて
おり、これらの回路に様々な信号を供給する。
次に、本発明の一態様である記憶装置の動作について図６乃至図１１を参照して説明す
る。図６は、ノードＦＮに記憶されたデータ”１”を読み出す際に記憶装置に供給される
信号のタイミングチャートである。図７は、ノードＦＮに記憶されたデータ”０”を読み
出す際に記憶装置に供給される信号のタイミングチャートである。図８は、ノードＦＮに
データ”１”を書き込む際に記憶装置に供給される信号のタイミングチャートである。図
９は、ノードＦＮにデータ”０”を書き込む際に記憶装置に供給される信号のタイミング
チャートである。なお、図８及び図９は、入出力線の電位とビット線ＢＬ及び反転ビット
線ＢＬＢの電位が異なる場合に記憶装置に供給される信号のタイミングチャートである。
図１０は、ノードＦＮにおいて、入出力線の電位とビット線ＢＬの電位が同じでデータ”
０”を書き込む際に記憶装置に供給される信号のタイミングチャートである。図１１は、
ノードＦＮにおいて、入出力線の電位とビット線ＢＬの電位が同じでデータ”１”を書き
込む際に記憶装置に供給される信号のタイミングチャートである。
なお、図６乃至図１１において、書き込み及び読み出しワード線Ｃと書き込みワード線
ＯＳＧに入力されるトランジスタをオンする信号の電位は電源電位ＶＤＤとし、オフする
信号の電位は接地電位ＧＮＤとしているが、トランジスタをオンし、またはオフする電位
であれば書き込み及び読み出しワード線Ｃと書き込みワード線ＯＳＧに入力される信号の
電位は電源電位ＶＤＤと接地電位ＧＮＤに限定されない。
なお、図６乃至図１１において、スタンバイ時の入出力線ｓｕｂ＿ｉｏ及び反転入出力
線ｓｕｂ＿ｉｏｂの電位はビット線ＢＬのスタンバイ時の電位と等しくしているが、これ
に限定されず、異なる電位であってもよい。
ここで、第１の記憶部１０１ａが有するメモリセルのデータを読み出す動作について説
明する。まず、第１のプリチャージスイッチ信号線ＰＲＥ１から信号を入力して（例えば
電源電位ＶＤＤとして）第１のプリチャージスイッチ１６０が有するトランジスタ１６１
をオンすることで、ビット線ＢＬをプリチャージして第１のプリチャージ電位ＶＰＲＥ１
（第１の電位）とする。第１のプリチャージ電位ＶＰＲＥ１は、反転ビット線ＢＬＢに後
にチャージする第２のプリチャージ電位ＶＰＲＥ２（第５の電位）よりも高くする（ＶＰ
ＲＥ１＞ＶＰＲＥ２）。ただし、トランジスタ１６１をオンする際にはトランジスタ１７
１もオンするので、この時点での反転ビット線ＢＬＢの電位は第１のプリチャージ電位Ｖ
ＰＲＥ１である。
データの読み出し時には、まず、第１のプリチャージスイッチ信号線ＰＲＥ１からの信
号の入力を停止して（例えば接地電位ＧＮＤとして）トランジスタ１６１及びトランジス
タ１７１をオフする。そして、所定の書き込み及び読み出しワード線Ｃの電位（第４の電
位）を制御して、所定のメモリセルを選択する。ここでは、所定の書き込み及び読み出し
ワード線Ｃの電位を電源電位ＶＤＤから接地電位ＧＮＤにする。このようにスタンバイ状
態から読み出し期間へ移行する。
なお、ここで、ソース線ＳＬの電位（第２の電位）は接地電位ＧＮＤである。
選択したメモリセルのノードＦＮに記憶されているデータが”０”である場合（図７）
、すなわち所定の書き込み及び読み出しワード線Ｃの電位を接地電位ＧＮＤとした後のノ
ードＦＮの電位（第３の電位）が接地電位ＧＮＤ（第１のトランジスタ２５０をオフしな
い電位）である場合には、ｐチャネル型トランジスタである第１のトランジスタ２５０は
オンする。第１のトランジスタ２５０がオンすると、ビット線ＢＬからソース線ＳＬに電
流が流れ、ビット線ＢＬの電位が下がる。ここでは、ビット線ＢＬの電位は第１のプリチ
ャージ電位ＶＰＲＥ１から接地電位ＧＮＤまで下がるものとする。
選択したメモリセルのノードＦＮに記憶されているデータが”１”である場合（図６）
、すなわち所定の書き込み及び読み出しワード線Ｃの電位を接地電位ＧＮＤとした後のノ
ードＦＮの電位が電源電位ＶＤＤ（第１のトランジスタ２５０をオフする電位）である場
合には、第１のトランジスタ２５０がオンしないためビット線ＢＬからソース線ＳＬに電
流が流れず、ビット線ＢＬの電位は第１のプリチャージ電位ＶＰＲＥ１に保持される。
すなわち、選択したメモリセルのノードＦＮに記憶されているデータが”０”である場
合には、ビット線ＢＬの電位は接地電位ＧＮＤとなり、選択したメモリセルのノードＦＮ
に記憶されているデータが”１”である場合には、ビット線ＢＬの電位は第１のプリチャ
ージ電位ＶＰＲＥ１となる。
ここで、第２のプリチャージスイッチ信号線ＰＲＥ２Ｂから信号を入力して（例えば電
源電位ＶＤＤとして）第２のプリチャージスイッチ１７０が有するトランジスタ１７２を
オンすることで、反転ビット線ＢＬＢをチャージして第２のプリチャージ電位ＶＰＲＥ２
とする。
そして、ラッチ信号線ＬＡＴから信号を入力（例えば電源電位ＶＤＤ）し、反転ラッチ
信号線ＬＡＴＢからの信号の入力（例えば接地電位ＧＮＤ）を停止することで、トランジ
スタ１５１及びトランジスタ１５６をオンする。すると、ビット線ＢＬと反転ビット線Ｂ
ＬＢの電位の大小関係によって、ビット線ＢＬの電位は電源電位ＶＤＤまたは接地電位Ｇ
ＮＤになる。反転ビット線ＢＬＢの電位は第２のプリチャージ電位ＶＰＲＥ２であるため
、ビット線ＢＬの電位が第１のプリチャージ電位ＶＰＲＥ１である場合にはビット線ＢＬ
の電位のほうが反転ビット線ＢＬＢの電位よりも高いため、この場合には、ビット線ＢＬ
の電位は電源電位ＶＤＤまで上昇する（第６の電位）。一方、ビット線ＢＬの電位が接地
電位ＧＮＤである場合には、ビット線ＢＬの電位のほうが反転ビット線ＢＬＢの電位より
も低いため、ビット線ＢＬの電位は接地電位ＧＮＤまで低下する。
一方、第２の記憶部１０１ｂに設けられたメモリセルからデータの読み出しを行う場合
には、第２のプリチャージスイッチ信号線ＰＲＥ２Ａから信号を入力して（例えば電源電
位ＶＤＤとして）第１のプリチャージスイッチ１６０が有するトランジスタ１６２をオン
することで、ビット線ＢＬをチャージして第２のプリチャージ電位ＶＰＲＥ２とする。
ここで、ビット線ＢＬＢが電気的に接続されているトランジスタ１２２のゲートに配線
ＳＥＬからの信号を入力してトランジスタ１２２をオンすると、ビット線ＢＬＢの電位が
入出力線に伝わり、データを読み出すことができる。
第２の記憶部１０１ｂが有するメモリセルのデータを読み出す際には、第１の記憶部１
０１ａが有するメモリセルのデータを読み出す際と同様な動作をさせればよい。すなわち
、上記動作において、第２のプリチャージスイッチ信号線ＰＲＥ２Ｂからの信号を入力し
てトランジスタ１７２をオンさせる代わりに第２のプリチャージスイッチ信号線ＰＲＥ２
Ａからの信号を入力してトランジスタ１６２をオンさせ、反転ビット線ＢＬＢの電位を入
出力線から読み出せばよい。
すなわち、ラッチ信号線ＬＡＴから信号を入力（例えば電源電位ＶＤＤ）し、反転ラッ
チ信号線ＬＡＴＢからの信号の入力（例えば接地電位ＧＮＤ）を停止することで、トラン
ジスタ１５１及びトランジスタ１５６をオンする。すると、ビット線ＢＬと反転ビット線
ＢＬＢの電位の大小関係によって、反転ビット線ＢＬＢの電位は電源電位ＶＤＤまたは接
地電位ＧＮＤになる。ビット線ＢＬの電位は第２のプリチャージ電位ＶＰＲＥ２であるた
め、反転ビット線ＢＬＢの電位が第１のプリチャージ電位ＶＰＲＥ１である場合には反転
ビット線ＢＬＢの電位のほうがビット線ＢＬの電位よりも高くなり、この場合には、反転
ビット線ＢＬＢの電位は電源電位ＶＤＤまで上昇する。反転ビット線ＢＬＢの電位が接地
電位ＧＮＤまで低下する場合には反転ビット線ＢＬＢの電位のほうがビット線ＢＬの電位
よりも低くなり、反転ビット線ＢＬＢの電位は接地電位ＧＮＤまで低下する（第７の電位
）。
以上のようにして、データの読み出しを行うことができる。データの読み出し後には書
き込み及び読み出しワード線Ｃの電位を電源電位ＶＤＤまで戻すことでスタンバイ及びデ
ータ保持期間へと移行する。
次に、データの書き込み時の動作について説明する。ラッチ信号線ＬＡＴ及び反転ラッ
チ信号線ＬＡＴＢから信号を入力してトランジスタ１５１及びトランジスタ１５６をオン
するところまでは、読み出し時と同様である。
トランジスタ１５１及びトランジスタ１５６をオンした状態で入出力線からデータに応
じた信号を入力する。入出力線から入力する信号の電位は、書き込みを行うデータに応じ
て電源電位ＶＤＤまたは接地電位ＧＮＤとする。例えば、データが”１”のときには電源
電位ＶＤＤとし、データが”０”のときには接地電位ＧＮＤとする。
ビット線ＢＬと入出力線の間に設けられたトランジスタ１２１がオンすると、ビット線
ＢＬの電位と入出力線の電位が異なる場合には、ビット線ＢＬからの信号と入出力線から
の信号が衝突する。そこで、ビット線ＢＬの容量を入出力線の容量より小さくすると、入
出力線の電位をビット線ＢＬの電位とすることができる。
その後、書き込みワード線ＯＳＧに信号を入力することにより所定のメモリセルの第２
のトランジスタ２５２をオンし、所定のメモリセルのビット線ＢＬの電位をノードＦＮに
入力する。その後、書き込みワード線ＯＳＧに信号を入力することにより、第２のトラン
ジスタ２５２をオフする。第２のトランジスタ２５２はオフ電流が小さいため、データを
記憶保持部に保持することができる。その後、書き込み及び読み出しワード線Ｃの電位を
電源電位ＶＤＤに戻すことでスタンバイ及びデータ保持期間へと移行する。
第１のスイッチ１０２ａでは、選択された列のＳＥＬ配線からの信号によってトランジ
スタ１２１がオンしているため、選択された列のビット線ＢＬと入出力線ｓｕｂ＿ｉｏが
接続される。
第２のスイッチ１０２ｂでは、選択された列以外の列（非選択列）ではトランジスタ１
２２がオフしているため、選択された列の反転ビット線ＢＬＢと反転入出力線ｓｕｂ＿ｉ
ｏｂが接続されない。
なお、同時に選択される列は、複数本あってもよい。同時に複数の列を選択するには、
入出力線ｓｕｂ＿ｉｏまたは反転入出力線ｓｕｂ＿ｉｏｂを複数本設ければよい。
以上説明したように、第１の駆動回路１０３乃至第３の駆動回路１０５を動作させるこ
とで、ページバッファを設けることなく、非選択列においては記憶保持部のデータの書き
戻しを行うことで記憶保持部にデータを保持する記憶装置を得ることができる。
なお、本実施の形態では、第１のトランジスタ２５０がｐチャネル型である場合につい
て説明したが、第１のトランジスタ２５０はｎチャネル型であってもよい。
（実施の形態２）
本実施の形態では、本発明の一態様である記憶装置の構成とその作製方法について説明
する。
図１２（Ａ）は、本発明の一態様である記憶装置の平面図を示す。図１２（Ｂ）は、本
発明の一態様である記憶装置の断面図を示す。図１２（Ｂ）は、図１２（Ａ）のＡ１−Ａ
２、Ｂ１−Ｂ２における断面図である。
図１２（Ａ）及び図１２（Ｂ）に示す記憶装置は、下部に第１の半導体材料を用いた第
１のトランジスタ２５０を有し、上部に第２の半導体材料を用いた第２のトランジスタ２
５２を有する。このような構成とすることで、第１のトランジスタ２５０と第２のトラン
ジスタ２５２に要求される電気的特性に応じて、第１の半導体材料と第２の半導体材料を
異なるものとすることができる。
第１の半導体材料と第２の半導体材料を異なるものとする場合には、例えば、第１の半
導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とする
。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコン
ゲルマニウム、炭化シリコン、ガリウムヒ素または有機半導体材料などを例示することが
できる。
図１２（Ａ）及び図１２（Ｂ）に示す記憶装置は、メモリセルとして用いることができ
る。図１２（Ａ）及び図１２（Ｂ）に示す記憶装置をメモリセルとして用いる場合には、
第１のトランジスタ２５０は高速動作可能であることが好ましく、第２のトランジスタ２
５２におけるソースとドレインの間のリーク電流（第２のトランジスタ２５２がオフして
いるときのソースとドレインの間に流れる電流）は小さいことが好ましい。そのため、第
１の半導体材料は単結晶半導体（例えば、単結晶シリコン）であることが好ましく、第２
の半導体材料は酸化物半導体であることが好ましい。第２のトランジスタ２５２における
ソースとドレインの間のリーク電流が小さいと、ノードＦＮにおける長時間の電荷保持が
可能となり、メモリセルに長時間の記憶保持ができるからである。
図１２（Ａ）及び図１２（Ｂ）の第１のトランジスタ２５０は、半導体基板２７０上に
設けられた半導体層のチャネル形成領域２１４と、チャネル形成領域２１４を挟む第３の
不純物領域２１２と、チャネル形成領域２１４上に設けられたゲート絶縁層２０２ａと、
ゲート絶縁層２０２ａ上にチャネル形成領域２１４と重畳して設けられたゲート電極２０
８ａと、を有する。ここで、第３の不純物領域２１２は、ソース領域及びドレイン領域を
形成している。
なお、本明細書において、「ソース」には、ソース電極及びソース領域の少なくとも一
方が含まれ、ソース電極及びソース領域の双方をまとめてソースと呼ぶこともある。また
、本明細書において、「ドレイン」には、ドレイン電極及びドレイン領域の少なくとも一
方が含まれ、ドレイン電極及びドレイン領域の双方をまとめてドレインと呼ぶこともある
。
また、半導体基板２７０上に設けられた半導体層の第１の不純物領域２０６には、第１
の導電層２０８ｂが接続されている。第１の導電層２０８ｂは、第１のトランジスタ２５
０のソース電極またはドレイン電極として機能する。第２の不純物領域２１０は、第１の
不純物領域２０６と第３の不純物領域２１２の間に設けられている。
また、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０は、第１のト
ランジスタ２５０の一部を覆って設けられている。図１２（Ａ）及び図１２（Ｂ）に示す
ように、第１のトランジスタ２５０がサイドウォール絶縁層を有しない構成とすると、高
集積化することができる。ただし、これに限定されず、第１のトランジスタ２５０がサイ
ドウォール絶縁層を有する構成としてもよい。第１のトランジスタ２５０がサイドウォー
ル絶縁層を有する場合には、第３の不純物領域２１２とチャネル形成領域２１４の間に不
純物元素の濃度が異なる領域を形成しやすく、所謂ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）領域を形成しやすい。
図１２（Ａ）及び図１２（Ｂ）の第２のトランジスタ２５２は、第３の絶縁層２２０な
どの上に設けられた酸化物半導体層２２４と、酸化物半導体層２２４にそれぞれ電気的に
接続されたソース電極２２２ａ及びドレイン電極２２２ｂと、ソース電極２２２ａ、ドレ
イン電極２２２ｂ及び酸化物半導体層２２４上に設けられたゲート絶縁層２２６と、ゲー
ト絶縁層２２６上に酸化物半導体層２２４と重畳して設けられたゲート電極２２８ａと、
を有する。なお、ソース電極２２２ａがドレイン電極であってもよいし、ドレイン電極２
２２ｂがソース電極であってもよい。
ここで、酸化物半導体層２２４は、水素濃度が低く、酸素濃度が十分に高いことが好ま
しい。具体的には、酸化物半導体層２２４の水素濃度（ＳＩＭＳ測定値）は５×１０１９
ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好まし
くは５×１０１７ａｔｏｍｓ／ｃｍ３以下とするとよい。このように、水素を十分に除去
し、酸素を十分に供給した酸化物半導体を「高純度化された酸化物半導体」と呼ぶ。
高純度化された酸化物半導体では、水素濃度が十分に低減され、酸素が十分に供給され
て酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減されている。高純度化され
た酸化物半導体層２２４では、キャリア濃度が１×１０１２／ｃｍ３未満、好ましくは１
×１０１１／ｃｍ３未満、より好ましくは１．４５×１０１０／ｃｍ３未満とする。これ
は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較
して、十分に小さい値であり、オフ電流を小さくすることができる。例えば、室温（２５
℃）、チャネル長３μｍにおける単位チャネル幅（１μｍ）あたりのオフ電流は１００ｚ
Ａ（ゼプトアンペア）以下、好ましくは１０ｚＡ以下となる。このような酸化物半導体を
用いることで、第２のトランジスタ２５２のオフ電流を極めて小さいものとすることがで
きる。
なお、酸素濃度は、酸素が十分に供給されて酸素欠損に起因するエネルギーギャップ中
の欠陥準位が低減されて、キャリア濃度が前記範囲となる程度の濃度とすればよい。
なお、図１２（Ａ）及び図１２（Ｂ）の第２のトランジスタ２５２には、島状に加工さ
れた酸化物半導体層２２４を用いているが、これに限定されない。第２のトランジスタ２
５２の酸化物半導体層は島状でなくてもよい。酸化物半導体層が島状である場合には、隣
り合う素子との間に生じるリーク電流を抑制することができる。酸化物半導体層が島状で
ない場合には、酸化物半導体層を加工する工程（例えば、エッチング工程）を経ないため
、加工による酸化物半導体層の汚染を防止することができる。
図１２（Ａ）及び図１２（Ｂ）における容量素子２５４は、ドレイン電極２２２ｂと、
第２の導電層２２８ｂと、ドレイン電極２２２ｂと第２の導電層２２８ｂで挟持されたゲ
ート絶縁層２２６と、により構成されている。このような構成とすることにより第２のト
ランジスタ２５２と同一の工程で形成することができ、さらには平面レイアウトを調節す
ることで十分な容量を確保することができる。なお、本発明の一態様である記憶装置に容
量が不要である場合には、容量素子２５４を設けなくてもよい。
本実施の形態では、第２のトランジスタ２５２及び容量素子２５４は、第１のトランジ
スタ２５０と少なくとも一部が重畳しているため、メモリセルの面積を小さくして高集積
化することができる。例えば、最小加工寸法をＦとして、一のメモリセルの占有面積を１
５Ｆ２〜２５Ｆ２とすることができる。
第２のトランジスタ２５２及び容量素子２５４の上には、第４の絶縁層２３０が設けら
れている。そして、ゲート絶縁層２２６及び第４の絶縁層２３０に形成された開口部には
、配線２３２が設けられている。配線２３２は、複数のメモリセルを互いに接続する配線
であり、図２（Ａ−１）及び図２（Ｂ）の回路図におけるビット線ＢＬに相当する。配線
２３２は、ソース電極２２２ａと第１の導電層２０８ｂを介して、第１の不純物領域２０
６に接続されている。そのため、第１のトランジスタ２５０のソース領域またはドレイン
領域と、第２のトランジスタ２５２のソース電極２２２ａをそれぞれ異なる配線によって
接続するよりも、配線の数を少なくすることができる。
さらには、配線２３２と第１の不純物領域２０６が重畳しているため、コンタクト領域
に起因する素子面積の増大を抑制し、記憶装置の集積度を向上させることができる。
なお、図１２（Ａ）及び図１２（Ｂ）に示す記憶装置は、具体的な構成の一例を示すも
のであり、これに限定されない。
次に、図１２に示す記憶装置に採用されているＳＯＩ基板の作製方法の一例について説
明する。
まず、ベース基板としては半導体基板２７０を準備する（図１３（Ａ）参照）。半導体
基板２７０としては、シリコン基板及びゲルマニウム基板を例示することができる。好ま
しくは、半導体基板２７０として、単結晶シリコン基板または単結晶ゲルマニウム基板な
どの単結晶半導体基板を用いる。なお、これに限定されず、半導体基板２７０としては、
多結晶半導体基板または太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ
Ｓｉｌｉｃｏｎ）基板などを用いてもよい。多結晶半導体基板または太陽電池級シリコン
基板を用いる場合には、単結晶シリコン基板を用いるよりも、製造コストを抑制すること
ができる。
なお、半導体基板２７０に代えて、ガラス基板、石英基板、セラミック基板またはサフ
ァイア基板を用いてもよい。ガラス基板としては、アルミノシリケートガラス、アルミノ
ホウケイ酸ガラス、バリウムホウケイ酸ガラスを例示することができる。セラミック基板
としては、例えば、窒化シリコンと酸化アルミニウムを主成分とする熱膨張係数がシリコ
ンに近いものを用いるとよい。
半導体基板２７０は、洗浄することが好ましい。洗浄に用いる薬液としては、塩酸過酸
化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化
水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）及びＦＰＭ（フッ酸、過酸化水素水、純
水の混合液）を例示することができる。
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板２８０を
用いる（図１３（Ｂ）参照）。なお、ボンド基板の結晶性は単結晶に限られるものではな
い。
単結晶半導体基板２８０としては、単結晶シリコン基板、単結晶ゲルマニウム基板また
は単結晶シリコンゲルマニウム基板などの第１４族元素でなる単結晶半導体基板を例示す
ることができる。なお、ガリウムヒ素またはインジウムリンなどの化合物半導体基板を用
いてもよい。単結晶半導体基板２８０は、円形であってもよいし、矩形状に加工されたも
のであってもよい。
そして、単結晶半導体基板２８０の表面に酸化物層２８２を形成する（図１３（Ｃ）参
照）。酸化物層２８２の形成前には、前記薬液を用いて単結晶半導体基板２８０の表面を
洗浄することが好ましい。ここで、希フッ酸とオゾン水を交互に吐出して洗浄する方法を
採用すると、洗浄に用いる前記薬液の使用量を抑制することができ、好ましい。
酸化物層２８２は、例えば、酸化シリコンまたは酸化窒化シリコンなどにより、単層で
または複数の層を積層して形成することができる。酸化物層２８２は、熱酸化法、ＣＶＤ
法またはスパッタリング法などにより形成すればよい。ＣＶＤ法を用いる場合には、テト
ラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）などの有機シランに
より酸化シリコン層を形成することが好ましい。
ここでは、単結晶半導体基板２８０に熱酸化処理を行うことで、酸化シリコンにより酸
化物層２８２を形成する方法を採用する。
熱酸化処理では、酸化性ガス雰囲気中にハロゲンを含ませて加熱を行うと、酸化物層２
８２にハロゲンを含ませることができる。例えば、酸化物層２８２に塩素を含ませると、
重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏなど）を捕集して塩化物としてこれらを除去す
ることが容易になる。そのため、単結晶半導体基板２８０の汚染を抑制することができる
。
なお、酸化物層２８２に含ませるハロゲンはフッ素でもよい。酸化物層２８２にフッ素
を含ませるには、例えば、単結晶半導体基板２８０をフッ酸に浸漬させた後に酸化性ガス
雰囲気中で熱酸化処理を行えばよい。または、ＮＦ３を酸化性ガス雰囲気に含ませて熱酸
化処理を行ってもよい。
次に、イオンを電界で加速して単結晶半導体基板２８０に照射することで、単結晶半導
体基板２８０の所定の深さの結晶構造を破壊して脆化領域２８４を形成する（図１３（Ｄ
）参照）。
脆化領域２８４の深さは、イオンの運動エネルギー、イオンの質量と電荷及びイオンの
入射角などによって調節することができる。脆化領域２８４は、イオンの平均侵入深さと
ほぼ同じ深さに形成される。脆化領域２８４の深さを調節することで、単結晶半導体基板
２８０から分離して形成される単結晶半導体層の厚さを調節することができる。この単結
晶半導体層の厚さは、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ
以下とするとよい。
イオンの照射は、イオンドーピング装置またはイオン注入装置を用いて行えばよい。こ
こでは、イオンドーピング装置を用いて、水素イオンを単結晶半導体基板２８０に照射す
る例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンは
、Ｈ３ ＋の比率を高くするとよく、具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ
３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにするとよい。Ｈ３ ＋
の割合を高めることで、イオンの照射効率を向上させることができる。
なお、添加するイオンは水素に限定されず、ヘリウムなどを用いてもよい。また、添加
するイオンは一種類でなく、複数種類であってもよい。例えば、イオンドーピング装置を
用いて水素とヘリウムを同時に照射する場合には、異なる工程で照射する場合よりも工程
数を少なくすることができ、さらには単結晶半導体層の表面荒れを抑制することができる
。
なお、イオンドーピング装置を用いて脆化領域２８４を形成する場合には、チャンバー
壁の重金属も同時に添加されるおそれがある。そこで、前記したハロゲンを含む酸化物層
２８２を形成し、これを介してイオンを照射することで、単結晶半導体基板２８０の汚染
を抑制することができる。
次に、半導体基板２７０と単結晶半導体基板２８０を対向させ、酸化物層２８２を介し
て密着させて貼り合わせる（図１３（Ｅ）参照）。半導体基板２７０の表面にも酸化物層
または窒化物層が設けられていてもよい。
貼り合わせの際には、半導体基板２７０または単結晶半導体基板２８０の一箇所に、０
．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、好ましくは１Ｎ／ｃｍ２以上２０Ｎ／ｃ
ｍ２以下の圧力を加えるとよい。圧力を加えつつ貼り合わせ面を密着させると、密着した
部分を始点として自発的な接合がほぼ全面におよぶ。この接合は、ファンデルワールス力
及び水素結合によるものであり、加熱せずして常温（概ね５℃〜３５℃）で行うことがで
きる。
なお、単結晶半導体基板２８０と半導体基板２７０を貼り合わせる前には、貼り合わせ
面にウェット処理、ドライ処理またはこれらを組み合わせて表面処理を行ってもよい。
なお、単結晶半導体基板２８０と半導体基板２７０を貼り合わせた後に熱処理を行って
もよい。この熱処理の温度は、脆化領域２８４における分離が生じない温度（例えば、常
温（概ね５℃〜３５℃）以上４００℃未満）とする。また、この温度範囲で加熱しつつ、
半導体基板２７０と酸化物層２８２を接合してもよい。熱処理に用いる装置は特に限定さ
れない。
次に、熱処理を行うことにより、単結晶半導体基板２８０を脆化領域２８４（図１３（
Ｅ）参照）において分離し、半導体基板２７０上に酸化物層２８２を介して設けられた単
結晶半導体層２８６を形成する（図１３（Ｆ）参照）。なお、ここで、前記熱処理の温度
は、例えば、３００℃以上６００℃以下とすればよく、好ましくは４００℃以上５００℃
以下とする。表面荒れを抑制することができるためである。
また、単結晶半導体基板２８０を分離した後に５００℃以上の温度で熱処理を行うと、
単結晶半導体層２８６中に残存する水素の濃度を低減することができる。
次に、単結晶半導体層２８６の表面にレーザー光を照射することで、該表面の平坦性を
向上させつつ欠陥を低減して単結晶半導体層２８８を形成する（図１３（Ｇ）参照）。な
お、レーザー光の照射処理に代えて、熱処理を行ってもよい。または、レーザー光を照射
する前にエッチング処理を行うことで単結晶半導体層２８６表面の欠陥が多い領域を除去
してもよい。または、レーザー光を照射した後に単結晶半導体層２８６を薄くするように
加工（例えば、エッチング処理）を行ってもよい。
以上説明したように、図１２に示す記憶装置に採用されているＳＯＩ基板を得ることが
できる（図１３（Ｇ）参照）。
次に、図１２に示す記憶装置の作製方法について説明する。まず、第１のトランジスタ
２５０の作製方法について説明する。なお、図１４及び図１５は、前記ＳＯＩ基板の一部
を示す断面図であって、図１２（Ｂ）に相当する。
まず、単結晶半導体層２８８を島状に加工して半導体層２００を形成する（図１４（Ａ
）参照）。なお、この工程の前後に、トランジスタのしきい値電圧を制御するために、半
導体層２００に導電性を付与する不純物元素を添加してもよい。半導体層２００の材料が
シリコンの場合には、ｎ型の導電性を付与する不純物元素としては、例えばリン及びヒ素
を例示することができ、ｐ型の導電性を付与する不純物元素としては、例えば、ホウ素、
アルミニウム及びガリウムなどを例示することができる。
次に、半導体層２００を覆って第１の絶縁層２０２を形成する（図１４（Ｂ）参照）。
第１の絶縁層２０２は、後にゲート絶縁層となる。第１の絶縁層２０２は、例えば、半導
体層２００表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる
。または、熱処理に代えて、高密度プラズマ処理を行ってもよい。高密度プラズマ処理は
、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素ま
たは水素などのうちいずれかの混合ガスを用いて行うことができる。または、ＣＶＤ法ま
たはスパッタリング法などを用いて絶縁層を形成してもよい。第１の絶縁層２０２は、酸
化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸
化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素を含むハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））または
窒素を含むハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））などにより、
単層または複数の層を積層して形成することが好ましい。第１の絶縁層２０２の厚さは、
例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすればよい
。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成する。
次に、第１の絶縁層２０２上にマスク２０４を形成し、導電性を付与する不純物元素を
半導体層２００に添加して第１の不純物領域２０６を形成する（図１４（Ｃ）参照）。そ
の後、マスク２０４を除去する。
次に、第１の絶縁層２０２上にマスクを形成し、第１の絶縁層２０２が第１の不純物領
域２０６と重畳する部分の一部を除去することで、ゲート絶縁層２０２ａを形成する（図
１４（Ｄ）参照）。第１の絶縁層２０２の除去はエッチング処理により行えばよい。
次に、ゲート絶縁層２０２ａ上に導電層を形成した後にマスクを用いてこれを加工し、
ゲート電極２０８ａ及び第１の導電層２０８ｂを形成する（図１４（Ｅ）参照）。ここで
、この導電層の材料及び形成方法は限定されない。この導電層の材料としては、アルミニ
ウム、銅、チタン、タンタル及びタングステンなどの金属材料、並びに導電性を付与する
不純物元素が添加された多結晶シリコンなどを例示することができる。この導電層の形成
方法としては、蒸着法、ＣＶＤ法、スパッタリング法またはスピンコート法などを例示す
ることができる。また、この導電層は、単層であってもよいし、複数の層の積層であって
もよい。
次に、ゲート電極２０８ａ及び第１の導電層２０８ｂをマスクとして、一導電型を付与
する不純物元素を半導体層に添加して、チャネル形成領域２１４、第２の不純物領域２１
０及び第３の不純物領域２１２を形成する（図１５（Ａ）参照）。ここでは、ｐ型トラン
ジスタを形成するために、ホウ素またはアルミニウムなどを添加するとよい。不純物元素
を半導体層に添加した後、活性化のための熱処理を行う。不純物領域のうち、添加された
不純物元素の濃度は第２の不純物領域２１０が最も高く、第１の不純物領域２０６が最も
低い。
次に、ゲート絶縁層２０２ａ、ゲート電極２０８ａ、第１の導電層２０８ｂを覆って第
１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０を形成する（図１５（Ｂ
）参照）。
第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０は、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは酸化アルミニウムなどの無機
絶縁材料により形成することができる。または、第１の絶縁層２１６、第２の絶縁層２１
８及び第３の絶縁層２２０は、ポリイミドまたはアクリルなどの有機絶縁材料により形成
してもよい。なお、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０に
誘電率の低い（ｌｏｗ−ｋ）材料を用いると、複数の電極や配線の間に生じる寄生容量を
低減することができるため好ましい。なお、第１の絶縁層２１６、第２の絶縁層２１８及
び第３の絶縁層２２０は、列挙した前記材料により多孔性の絶縁層としてもよい。多孔性
の絶縁層は誘電率が低く、複数の電極や配線の間に生じる寄生容量をさらに低減すること
ができるため好ましい。ここでは、第１の絶縁層２１６を酸化窒化シリコンにより形成し
、第２の絶縁層２１８を窒化酸化シリコンにより形成し、第３の絶縁層２２０を酸化シリ
コンにより形成する場合について説明する。なお、第１の絶縁層２１６、第２の絶縁層２
１８及び第３の絶縁層２２０は、単層で形成してもよいし、複数の層を積層して形成して
もよい。なお、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０として
単層の絶縁層を形成してもよい。
次に、第２の絶縁層２１８及び第３の絶縁層２２０にＣＭＰ処理またはエッチング処理
を行う（図１５（Ｃ）参照）。ここでは、少なくとも第２の絶縁層２１８の一部が露出さ
れるまでＣＭＰ処理を行う。第２の絶縁層２１８に窒化酸化シリコンを用い、第３の絶縁
層２２０に酸化シリコンを用いた場合には、第２の絶縁層２１８はエッチングストッパと
して機能する。
次に、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２０にＣＭＰ処理
またはエッチング処理を行うことで、ゲート電極２０８ａ及び第１の導電層２０８ｂの上
面を露出させる（図１５（Ｄ）参照）。ここでは、ゲート電極２０８ａ及び第１の導電層
２０８ｂの一部が露出されるまでエッチング処理を行う。このエッチング処理は、ドライ
エッチングを用いることが好ましいが、ウェットエッチングを用いてもよい。ゲート電極
２０８ａ及び第１の導電層２０８ｂの上面を露出させるに際して、第１の絶縁層２１６、
第２の絶縁層２１８及び第３の絶縁層２２０の表面は可能な限り平坦にしておくことが好
ましい。第２のトランジスタ２５２の被形成面となるからである。
以上説明したように、第１のトランジスタ２５０を形成することができる（図１５（Ｄ
）参照）。なお、図示していないが、多層配線構造を採用してもよい。
または、第１の半導体材料により形成されるトランジスタと第２の半導体材料により形
成されるトランジスタの少なくともいずれか一方を複数積層した多層構造としてもよい。
次に、第２のトランジスタ２５２の作製方法について説明する。
まず、ゲート電極２０８ａ、第１の導電層２０８ｂ、第１の絶縁層２１６、第２の絶縁
層２１８及び第３の絶縁層２２０などの上に酸化物半導体層を形成し、この酸化物半導体
層を加工して、酸化物半導体層２２４を形成する（図１６（Ａ）参照）。なお、酸化物半
導体層を形成する前に、第１の絶縁層２１６、第２の絶縁層２１８及び第３の絶縁層２２
０の上に、下地として機能する絶縁層を形成してもよい。この絶縁層の材料及び形成方法
は特に限定されないが、一例として、酸化シリコンまたは酸化窒化シリコンなどにより、
スパッタリング法またはＣＶＤ法などを用いて形成すればよい。なお、後に説明するよう
に、下地として機能する絶縁層では、酸素が化学量論的組成より多い状態とすることが好
ましい。
酸化物半導体層２２４に用いる材料としては、酸化インジウム、酸化スズ、酸化亜鉛、
二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化
物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化
物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉ
ｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ
−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−
Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎ
ｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ
−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−
Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚ
ｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−
Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−
Ｚｎ系酸化物などを用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを有する
酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ、Ｇａ及びＺ
ｎ以外の金属元素が含まれていてもよい。
酸化物半導体層は、水素、水、水酸基または水素化物などが混入しにくい方法で形成す
ることが好ましい。例えば、スパッタリング法などを用いて形成すればよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）若しくはＩｎ：
Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）若しくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。ただし、こ
れに限定されるものではない。
スパッタリング法は、希ガス雰囲気、酸素ガス雰囲気または希ガスと酸素ガスの混合ガ
ス雰囲気中などで行えばよい。また、酸化物半導体層への水素、水、水酸基または水素化
物などの混入を防ぐために、これらが十分に除去された高純度ガスを用いることが好まし
い。
また、酸化物半導体層２２４の厚さは、３ｎｍ以上３０ｎｍ以下とすることが好ましい
。酸化物半導体層２２４を厚くしすぎると（例えば、厚さ５０ｎｍ以上とすると）、トラ
ンジスタがノーマリーオンとなってしまうおそれがあるからである。
酸化物半導体層の具体的な形成方法の一例について説明する。
まず、処理室内に基板を導入して加熱する。このときの基板温度は、２００℃より高く
５００℃以下、好ましくは３００℃より高く５００℃以下、より好ましくは３５０℃以上
４５０℃以下とする。
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを処理室
内に導入してプラズマを発生させる逆スパッタを行って、酸化物半導体層の被形成面に付
着している粉状物質などを除去することが好ましい。なお、アルゴンガスに代えて、窒素
ガス、ヘリウムガス、酸素ガスなどを用いてもよい。
なお、酸化物半導体層の加工前、酸化物半導体層の加工後（第１の熱処理）に、または
ゲート絶縁層２２６の形成後に熱処理を行うことが好ましい。この熱処理は不活性ガス雰
囲気中で行い、不活性ガスの温度は２５０℃以上７００℃以下、好ましくは４５０℃以上
６００℃以下とする。また、基板の温度は基板の歪み点未満となるようにする。これらの
熱処理は、一度のみ行ってもよいし、複数回行ってもよい。これらの熱処理は、酸化物半
導体層に脱水化及び脱水素化を行うものであるが、これらの熱処理により、酸化物半導体
層２２４中の結晶構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。
ここで、酸化物半導体層２２４の結晶性について説明する。酸化物半導体層２２４の結
晶性は、単結晶、多結晶（ポリクリスタルとも呼ばれる）または非晶質であってもよい。
好ましくは、酸化物半導体層２２４は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層とする。
ＣＡＡＣ−ＯＳ層は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ
層は、非晶質相に結晶部および非結晶部を有する結晶−非晶質混相構造の酸化物半導体層
である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであるこ
とが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ層に含まれる非晶質部
と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ層には粒界（グ
レインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ層は、粒界
に起因する電子移動度の低下が抑制されるため、好ましい。
ＣＡＡＣ−ＯＳ層に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ層の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向（−５°以上５°以下の方向）に揃い、且つ
ａｂ面に垂直な方向（８５°以上９５°以下の方向）から見て三角形状または六角形状の
原子配列を有し、ｃ軸に垂直な方向（８５°以上９５°以下の方向）から見て金属原子が
層状に、または金属原子と酸素原子が層状に配列している。なお、異なる結晶部間で、そ
れぞれａ軸とｂ軸の向きが異なっていてもよい。
なお、ＣＡＡＣ−ＯＳ層において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ層の形成過程において、酸化物半導体層の表面側から結晶成長させた場合、被
形成面の近傍に対し、表面の近傍では結晶部の占める割合が高くなることがある。また、
ＣＡＡＣ−ＯＳ層へ不純物を添加することにより、当該不純物添加領域において結晶部が
非晶質化することもある。
ＣＡＡＣ−ＯＳ層に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向（−５°以上５°以下の方向）に揃うため、
ＣＡＡＣ−ＯＳ層の形状（被形成面の断面形状または表面の断面形状）によっては互いに
異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ層が形成さ
れたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向（−５°以上
５°以下の方向）となる。結晶部は、ＣＡＡＣ−ＯＳ層の形成時に、または形成後の加熱
処理などの結晶化処理により形成される。
ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気的特性の
変動を低減することが可能である。そのため、ＣＡＡＣ−ＯＳ層を用いることで、トラン
ジスタの信頼性を向上させることができる。
ＣＡＡＣ−ＯＳ層は、例えば、多結晶である酸化物半導体スパッタリング用ターゲット
を用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオン
が衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａｂ面から劈開し、ａ
ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離するこ
とがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板
に到達することで、ＣＡＡＣ−ＯＳ層を成膜することができる。
また、ＣＡＡＣ−ＯＳ層を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイ
グレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好まし
くは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、
平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり
、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットにつ
いて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、所定のｍｏｌ比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：
２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。な
お、粉末の種類、およびその混合するｍｏｌ比は、作製するスパッタリング用ターゲット
によって適宜変更すればよい。
また、酸化物半導体層は成膜直後において、化学量論的組成より酸素が多い過飽和の状
態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を成膜する
場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲
気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多
い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば、成膜温度を３００℃以上
としても、膜中からのＺｎの放出が抑えられる。
次に、酸化物半導体層２２４などの上に、導電層を形成し、この導電層を加工して、ソ
ース電極２２２ａ及びドレイン電極２２２ｂを形成する（図１６（Ｂ）参照）。ここで、
この導電層の材料及び形成方法は限定されない。この導電層の材料としては、アルミニウ
ム、銅、チタン、タンタル及びタングステンなどの金属材料、並びに導電性を付与する不
純物元素が添加された多結晶シリコンなどを例示することができる。この導電層の形成方
法としては、蒸着法、ＣＶＤ法、スパッタリング法またはスピンコート法などを例示する
ことができる。また、この導電層は、単層であってもよいし、複数の層の積層であっても
よい。なお、この導電層の加工は、形成されるソース電極２２２ａ及びドレイン電極２２
２ｂの端部が、テーパー形状となるように行うことが好ましい。
第２のトランジスタ２５２のチャネル長は、ソース電極２２２ａの下端部と、ドレイン
電極２２２ｂの下端部の間隔によって決まる。チャネル長が短く、例えば２５ｎｍ未満で
ある場合には、加工に用いるマスクは、波長の短い超紫外光（Ｅｘｔｒｅｍｅ Ｕｌｔｒ
ａｖｉｏｌｅｔ）によって露光を行うことが好ましい。チャネル長を短くすることで素子
の微細化がしやすく、素子の占有面積を小さくすることができる。
なお、図示していないが、酸化物半導体層２２４と、ソース電極２２２ａ及びドレイン
電極２２２ｂの間に、酸化物導電層が設けられていてもよい。この酸化物導電層は、ソー
ス領域またはドレイン領域として機能する。この酸化物導電層の材料は、酸化亜鉛を主成
分として含み、酸化インジウムを主成分として含まないことが好ましい。この酸化物導電
層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム及び酸化
亜鉛ガリウムなどを例示することができる。
なお、「主成分」とは、組成で５ａｔｏｍｉｃ％以上含まれるものをいう。
酸化物導電層は、酸化物半導体層と積層して設けられた酸化物導電層を加工することに
より形成してもよいし、ソース電極及びドレイン電極となる導電層と積層して設けられた
導電層を加工することにより形成してもよい。
酸化物半導体層とソース電極及びドレイン電極の間に酸化物導電層が設けられると、ソ
ース電極とドレイン電極の間を低抵抗化し、第２のトランジスタ２５２を高速動作させる
ことができる。また、第２のトランジスタ２５２の耐圧を向上させることもできる。駆動
回路などの周辺回路の周波数特性を向上させることもできる。
次に、ソース電極２２２ａ及びドレイン電極２２２ｂを覆って、酸化物半導体層２２４
の一部と接するように、ゲート絶縁層２２６を形成する（図１６（Ｃ）参照）。
ゲート絶縁層２２６は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニ
ウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（Ｈ
ｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素を含むハフニウムシリケート（ＨｆＳｉｘＯｙ
（ｘ＞０、ｙ＞０））または窒素を含むハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞
０、ｙ＞０））などにより、単層または複数の層を積層して形成することが好ましい。ま
たは、酸化ガリウムにより形成してもよい。ゲート絶縁層２２６が酸化シリコンにより形
成されている場合には、ゲート絶縁層２２６の厚さは、１ｎｍ以上１００ｎｍ以下、好ま
しくは１０ｎｍ以上５０ｎｍ以下とすることが好ましい。ゲート絶縁層２２６は、ＣＶＤ
法またはスパッタリング法などを用いて形成すればよい。ただし、これらに限定されるも
のではない。
ゲート絶縁層２２６は薄くする（前記範囲とする）ことが好ましいが、ゲート絶縁層２
２６を薄くすると、トンネル効果などに起因するゲートリークが問題となる。そのため、
ゲート絶縁層２２６の材料には、高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい
。高誘電率材料としては、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウ
ムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリ
ケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））及び窒素が添加されたハフニウムアルミネ
ート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））などが挙げられる。なお、ゲート絶縁層２２
６は、ｈｉｇｈ−ｋ材料を含む層と、酸化シリコン、窒化シリコン、酸化窒化シリコン、
窒化酸化シリコンまたは酸化アルミニウムなどの層との積層であってもよい。
ゲート絶縁層２２６は、第１３族元素を含む絶縁性材料により形成してもよい。ゲート
絶縁層２２６が第１３族元素を含む絶縁性材料により形成されると、酸化物半導体層２２
４とゲート絶縁層２２６の界面準位の発生などを抑え、界面特性を良好なものとすること
ができる。
また、ゲート絶縁層２２６は、その表面のみならず、内部においても化学量論的組成よ
り酸素が多い状態とすることが好ましい。酸素の導入は、酸素ガス雰囲気で行う熱処理ま
たは酸素ドープにより行えばよい。酸素ドープは、イオン注入法またはイオンドーピング
法を用いて行えばよい。
このような化学量論的組成より酸素が多い絶縁層は、酸化物半導体層２２４の下地とし
て形成する絶縁層にも適用するとよい。
なお、ゲート絶縁層２２６において、酸素が化学量論的組成より多い場合には、ゲート
絶縁層２２６の形成後に熱処理を行うことが特に好ましい。第２の熱処理の温度は、２０
０℃以上４５０℃以下、好ましくは２５０℃以上３５０℃以下である。このような温度で
熱処理を行うことでゲート絶縁層２２６に含まれる酸素が酸化物半導体層に十分に供給さ
れ、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができる。
次に、ゲート電極を形成するための導電層を形成し、この導電層を加工して、ゲート電
極２２８ａ及び第２の導電層２２８ｂを形成する（図１６（Ｄ）参照）。ここで、この導
電層の材料及び形成方法は限定されない。この導電層の材料としては、アルミニウム、銅
、チタン、タンタル及びタングステンなどの金属材料、並びに導電性を付与する不純物元
素が添加された多結晶シリコンなどを例示することができる。この導電層の形成方法とし
ては、蒸着法、ＣＶＤ法、スパッタリング法またはスピンコート法などを例示することが
できる。また、この導電層は、単層であってもよいし、複数の層の積層であってもよい。
次に、ゲート絶縁層２２６、ゲート電極２２８ａ及び第２の導電層２２８ｂ上に、第４
の絶縁層２３０を形成する（図１７（Ａ）参照）。第４の絶縁層２３０の材料としては、
酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム及び酸
化アルミニウムなどを例示することができる。
なお、第４の絶縁層２３０には、誘電率の低い材料や、誘電率の低い多孔性の構造など
を用いるとよい。第４の絶縁層２３０の誘電率を低くすると、複数の電極や配線の間に生
じる寄生容量を抑制し、動作の高速化を図ることができるからである。なお、本実施の形
態では、第４の絶縁層２３０は単層構造としているがこれに限定されず、第４の絶縁層２
３０は複数の層が積層されていてもよい。また、第４の絶縁層２３０は、ＰＶＤ法または
ＣＶＤ法などを用いて形成すればよい。
次に、ゲート絶縁層２２６及び第４の絶縁層２３０に、ソース電極２２２ａに達する開
口部をエッチングなどにより形成し、第４の絶縁層２３０上にソース電極２２２ａと接続
される配線２３２を形成する（図１７（Ｂ）参照）。
配線２３２の材料としては、アルミニウム、銅、チタン、タンタル及びタングステンな
どの金属材料、並びに導電性を付与する不純物元素が添加された多結晶シリコンなどを例
示することができる。配線２３２の形成方法としては、蒸着法、ＣＶＤ法、スパッタリン
グ法及びスピンコート法などを例示することができる。また、この導電層は、単層であっ
てもよいし、複数の層の積層であってもよい。
配線２３２の形成方法として、好ましくは、第４の絶縁層２３０の開口部を含む領域に
ＰＶＤ法を用いて約５ｎｍのチタン層を形成し、開口部を埋め込むアルミニウム層を形成
する。チタン層により被形成面の自然酸化膜などを還元し、ソース電極２２２ａと配線２
３２の接触抵抗を低減させ、アルミニウム層のヒロックを防止することができる。
第４の絶縁層２３０に形成する開口部は、第１の導電層２０８ｂと重畳する位置に設け
られることが好ましい。コンタクト領域に起因する素子面積の増大を抑制し、記憶装置の
集積度を向上させることができるからである。
次に、配線２３２を覆って第５の絶縁層２３４を形成して、第２のトランジスタ２５２
及び容量素子２５４を得ることができる（図１７（Ｃ）参照）。
以上説明したように、図１２に示す記憶装置を作製することができる。
（実施の形態３）
次に、本発明の一態様である電子機器について説明する。本発明の一態様である電子機
器には、実施の形態１又は実施の形態２で説明した記憶装置を搭載させる。本発明の一態
様である電子機器として、例えば、コンピュータ、携帯電話機（携帯電話、携帯電話装置
ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメ
ラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジ
ョン受信機ともいう）などが挙げられる。例えば、このような電子機器の記憶部に実施の
形態１又は実施の形態２で説明した記憶装置を設ければよい。
図１８（Ａ）は、ノート型のパーソナルコンピュータであり、筐体３０１、筐体３０２
、表示部３０３、キーボード３０４などによって構成されている。筐体３０１と筐体３０
２内には、実施の形態１又は実施の形態２で説明した記憶装置が設けられている。
図１８（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３１１には、表示部３１３、外
部インターフェイス３１５、操作ボタン３１４などが設けられている。さらには、携帯情
報端末を操作するスタイラス３１２などを備えている。本体３１１内には、実施の形態１
又は実施の形態２で説明した記憶装置が設けられている。
図１８（Ｃ）は、電子ペーパーを実装した電子書籍３２０であり、筐体３２１と筐体３
２３の２つの筐体で構成されている。筐体３２１及び筐体３２３には、それぞれ表示部３
２５及び表示部３２７が設けられている。筐体３２１と筐体３２３は、軸部３３７により
接続されており、軸部３３７を軸として開閉動作を行うことができる。そして、筐体３２
１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。筐体３２１及
び筐体３２３の少なくともいずれかには、実施の形態１又は実施の形態２で説明した記憶
装置が設けられている。
図１８（Ｄ）は、携帯電話機であり、筐体３４０と筐体３４１の２つの筐体で構成され
ている。さらに、筐体３４０と筐体３４１は、スライドし、図１８（Ｄ）のように展開し
ている状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
そして、筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、
ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備え
ている。そして、筐体３４０は、携帯電話機の充電を行う太陽電池セル３４９、外部メモ
リスロット３５０などを備えている。なお、アンテナは、筐体３４１に内蔵されている。
筐体３４０と筐体３４１の少なくともいずれかには、実施の形態１又は実施の形態２で説
明した記憶装置が設けられている。
図１８（Ｅ）は、デジタルカメラであり、本体３６１、表示部３６７、接眼部３６３、
操作スイッチ３６４、表示部３６５、バッテリー３６６などによって構成されている。本
体３６１内には、実施の形態１又は実施の形態２で説明した記憶装置が設けられている。
図１８（Ｆ）は、テレビジョン装置３７０であり、筐体３７１、表示部３７３、スタン
ド３７５などで構成されている。テレビジョン装置３７０の操作は、筐体３７１が備える
スイッチや、リモコン操作機３８０により行うことができる。筐体３７１及びリモコン操
作機３８０には、実施の形態１又は実施の形態２で説明した記憶装置が設けられている。
Ｃ 書き込み及び読み出しワード線
ＦＮ ノード
ＢＬ ビット線
ＯＳＧ 書き込みワード線
ＳＬ ソース線
ＳＬＣ ソース線切り替え信号線
ｓｕｂ＿ｉｏ 入出力線
ｓｕｂ＿ｉｏｂ 反転入出力線
ＳＥＬ 配線
ＢＬＢ 反転ビット線
ＬＡＴ ラッチ信号線
ＬＡＴＢ 反転ラッチ信号線
ＰＲＥ１ 第１のプリチャージスイッチ信号線
ＰＲＥ２Ａ 第２のプリチャージスイッチ信号線
ＰＲＥ２Ｂ 第２のプリチャージスイッチ信号線
ＧＮＤ 接地電位
ＶＤＤ 電源電位
ＶＰＲＥ１ 第１のプリチャージ電位
ＶＰＲＥ２ 第２のプリチャージ電位
１００ 記憶装置
１０１ａ 第１の記憶部
１０１ｂ 第２の記憶部
１０２ａ 第１のスイッチ
１０２ｂ 第２のスイッチ
１０３ 第１の駆動回路
１０４ 第２の駆動回路
１０５ 第３の駆動回路
１０６ ソース線切り替え回路
１１０ メモリセル
１２１ トランジスタ
１２２ トランジスタ
１５０ センスアンプ
１５１ トランジスタ
１５２ トランジスタ
１５３ トランジスタ
１５４ トランジスタ
１５５ トランジスタ
１５６ トランジスタ
１６０ 第１のプリチャージスイッチ
１６１ トランジスタ
１６２ トランジスタ
１７０ 第２のプリチャージスイッチ
１７１ トランジスタ
１７２ トランジスタ
２００ 半導体層
２０２ 第１の絶縁層
２０２ａ ゲート絶縁層
２０４ マスク
２０６ 第１の不純物領域
２０８ａ ゲート電極
２０８ｂ 第１の導電層
２１０ 第２の不純物領域
２１２ 第３の不純物領域
２１４ チャネル形成領域
２１６ 第１の絶縁層
２１８ 第２の絶縁層
２２０ 第３の絶縁層
２２２ａ ソース電極
２２２ｂ ドレイン電極
２２４ 酸化物半導体層
２２６ ゲート絶縁層
２２８ａ ゲート電極
２２８ｂ 第２の導電層
２３０ 第４の絶縁層
２３２ 配線
２３４ 第５の絶縁層
２５０ 第１のトランジスタ
２５２ 第２のトランジスタ
２５４ 容量素子
２７０ 半導体基板
２８０ 単結晶半導体基板
２８２ 酸化物層
２８４ 脆化領域
２８６ 単結晶半導体層
２８８ 単結晶半導体層
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部
３６６ バッテリー
３６７ 表示部
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３８０ リモコン操作機

Claims (1)

  1. ソース及びドレインの一方が第１のビット線に電気的に接続され、ソース及びドレインの他方がソース線に電気的に接続された第１のトランジスタと、
    ソース及びドレインの一方が記憶保持部及び前記第１のトランジスタのゲートに電気的に接続され、ソース及びドレインの他方が前記第１のビット線に接続された第２のトランジスタと、
    一方の端子が、前記第２のトランジスタのソース及びドレインの一方及び前記第１のトランジスタのゲートに電気的に接続された容量素子と、
    を有するメモリセルがマトリクス状に配列された第１の記憶部と、
    前記第１の記憶部における前記第１のビット線に代えて第２のビット線が設けられた第２の記憶部と、を有する記憶装置の駆動方法であって、
    前記ソース線の電位を第１の電位とし、
    前記第１のビット線の電位を第２の電位とした後に前記第１のビット線を電気的に孤立させ、
    前記容量素子の他方の端子の電位を第３の電位から第４の電位にすることで、前記第１のビット線の電位を前記第１の電位または前記第２の電位とし、
    前記第２のビット線の電位を前記第２の電位よりも低い第５の電位とし、
    前記第１のビット線の電位に応じて前記第１のビット線の電位を第６の電位または第７の電位とし、
    前記第１のビット線と入出力線との間に設けられたスイッチを制御することで前記第１のビット線のデータを選択的に読み出すことで前記記憶保持部のデータを選択的に読み出す記憶装置の駆動方法。
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