JP2020155196A - 半導体記憶装置 - Google Patents
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Abstract
Description
実施形態にかかる半導体記憶装置は、例えばSRAM(Static Random Access Memory)であり、複数のビットセルを有する。複数のビットセルのそれぞれには、データを保持するために電力が継続的に供給され、低消費電力化・低電圧動作が要求され得る。各ビットセルへの電源電位が低電圧化すると、各ビットセルからデータをリードする際にデータが破壊されることがある。
Claims (8)
- ビットセルと、
ダミーセルと、
前記ビットセルに電気的に接続されたワード線と、
前記ダミーセルに電気的に接続されたダミーワード線と、
前記ワード線に電気的に接続されたワード線ドライバと、
前記ダミーワード線に電気的に接続されたダミーワード線ドライバと、
前記ワード線ドライバに電気的に接続された第1の変調回路と、
前記ダミーワード線ドライバに電気的に接続された第2の変調回路と、
を備えた半導体記憶装置。 - 前記ビットセルに電気的に接続されたビット線と、
前記ダミーセルに電気的に接続されたダミービット線と、
前記ビット線に電気的に接続されたセンスアンプと、
入力側が前記ダミービット線に電気的に接続されるとともに入力側でクロックを受け、出力側が前記センスアンプ及び前記第2の変調回路に電気的に接続されたパルス生成回路と、
をさらに備えた
請求項1に記載の半導体記憶装置。 - 前記第1の変調回路は、前記ワード線のレベルを第1のパターンで変化させ、
前記第2の変調回路は、前記ダミーワード線のレベルを前記第1のパターンに対応した第2のパターンで変化させる
請求項1又は2に記載の半導体記憶装置。 - 前記第1の変調回路は、前記ワード線のレベルを段階的に変化させ、
前記第2の変調回路は、前記ダミーワード線のレベルを段階的に変化させる
請求項3に記載の半導体記憶装置。 - 前記第1の変調回路は、前記ワード線ドライバの電源ノードを電源電位に電気的に接続する第1のスイッチを有し、
前記第2の変調回路は、
前記ダミーワード線ドライバの電源ノードを電源電位に電気的に接続する第2のスイッチと、
前記第2のスイッチの一端を前記第1のスイッチの一端に電気的に接続する第3のスイッチと、
を有する
請求項1から4のいずれか1項に記載の半導体記憶装置。 - 前記半導体記憶装置は、複数の前記ワード線と複数の前記ワード線ドライバとを備え、
前記複数のワード線は、複数の第1のワード線と複数の第2のワード線とを含み、
前記複数のワード線ドライバは、
前記複数の第1のワード線に電気的に接続された第1のワード線ドライバ群と、
前記複数の第2のワード線に電気的に接続された第2のワード線ドライバ群と、
を含む
請求項1から4のいずれか1項に記載の半導体記憶装置。 - 前記ダミーワード線ドライバと前記第1のワード線ドライバ群と前記第2のワード線ドライバ群とは、互いに近接して配置されている
請求項6に記載の半導体記憶装置。 - 前記第1のワード線ドライバ群と前記第2のワード線ドライバ群とは、交互に分割配置されている
請求項7に記載の半導体記憶装置。
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