KR940016265A - 특정 컬럼 선택 드라이버 전압을 가진 디코드화된 소오스 센스 증폭기 - Google Patents

특정 컬럼 선택 드라이버 전압을 가진 디코드화된 소오스 센스 증폭기 Download PDF

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Abstract

본 발명은, 외부 비트라인에 결합되기전 래치되도록 센스 증폭기 시간은 주어지기 위하여 센스 증폭기의 소오스 전극이 접지에 접속된후 미리 예정된 시간에서 비트 선택 트랜지스터를 턴온하도록 걸림 선택 신호를 감도가 좋게하는 디코드와 소오스 센스 증폭기에 관한 것이다.

Description

특정 컬럼 선택 드라이버 전압을 가진 디코드화된 소오스 센스 증폭기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명의 한 실시예에 대한 신호를 포함하는 CSL 신호의 여러 형태를 표시하는 그래프.

Claims (10)

  1. BLT 및 BLC 보완 비트라인에 인가된 전압을 판독하기 위한 장치에 있어서, 제1 및 제 2 출력전극을 각기 가지며 상기 전극간에 주된 전류경로를 형성하며 제 2 출력전극이 서로 접촉된 트랜지스터의 교차결합쌍을 가진 센스 증폭기와 ; 상기 제 1 출력전극을 상기 비트라인에 각기 결합하기 위한 수단과 ; 외부 DQT 및 DQC 비트라인 컨덕터쌍과 ; 상기 DQT 및 DQC 비트라인 컨덕터와 상기 제1 및 제 2 출력전극간에 각기 접속되며 제어전극을 가진 제1 및 제 2 비트라인 선택 트랜지스터와 ; 리셋버스와 ; 기준전위 소오스와 ; 상기 리셋버스를 상기 기준전위 소오스에 결합하기 위한 수단과 ; 상기 제 2 출력전극 및 상기 리셋버스간에 접속된 임피던스와 ; 디코드화된 접지전위 소오스와 ; 상기 제 2 출력전극과 상기 디코드화된 접지전위 소오스간에 결합된 주전류 경로를 포함하고 제어전극을 가지는 컬럼 디코딩 트랜지스터와 ; BLT 및 BLC 비트라인 보다 더 큰 전위로 DQT 및 DQC 비트라인을 프리차징하기 위한 수단과 ; 상기 컬럼 디코딩 트랜지스터와 상기 비트라인 선택 트랜지스터의 제어전극에, 상기 컬럼 디코딩 트랜지스터가 상기 고평부의 한측에서 도통성을 나타내며 상기 비트라인 선택 트랜지스터는 상기 고평부의 다른측에 도통성을 나타내도록 중간부에 고평부를 가진 컬럼 선택신호를 공급하기 위한 수단을 포함하는 것을 특징으로 하는 BLT 및 BLC 보상 비트라인에 인가된 전압을 판독하기 위한 장치.
  2. 제 1 항에 있어서, 상기 제어전극에 제어신호를 공급하기 위한 수단은, 선택신호를 수신하기 위한 입력단자와 ; 상기 센스 증폭기의 제어전극과 전속된 출력단자와 ; 동작전위 소오스와 ; 기준전위 소오스와 ; 각기 제어전극을 가지며 동작전위 소오스 및 기준전위 소오스간에 직렬접속된 각 주전류 경로를 각기 구비한 제 1 도통형의 제1 및 제 2 트랜지스터와 ; 동작전위 소오스와 출력단자간에 접속된 주전류 경로를 가지며 제어전극을 가지는 제 2 도통형의 제 1 트랜지스터와 ; 각기 제어전극을 가지며 기준전위 소오스와 동작전위 소오스간에 지정되기 위하여 직렬접속된 주전류 경로를 각기 가진 제 2 도통형의 제 2 트랜지스터와 제 1 도통형의 제3 및 제 4 트랜지스터와 ; 상기 선택신호를 수신하기 위한 입력단자에 접속된 입력단자와 상기 제 2 도통형의 제 2 트랜지스터 및 제 1 도통형의 제 4 트랜지스터의 제어전극에 접속된 출력단자를 구비한 제 1 인버터와 상기 제 1 도통형의 제 2 트랜지스터의 제어전극 및 입력단자간의 접속과 ; 상기 제 1 도통형의 제 3 트랜지스터의 제어전극 및 출력단간에 접속된 지연 수단과 ; 상기 제 2 도통형의 제 1 트랜지스터의 제어전극에 공통 접속되어 있는 제 2 도통형의 제 2 트랜지스터 및 제 1 도통형의 제 3 트랜지스터의 주전류 경로를 포함하여, 로우 전압에서 선택신호가 입력단자에 인가될때 제 1 도통형의 제 1 트랜지스터가 상기 동작전위의 일부까지 출력단자로 입력되고, 상기 지연수단에 의한 지연후 동작전위를 출력단자로 입력되도록 제 2 도통형의 제 1 트랜지스터가 턴온되는 것을 특징으로 하는 BLT 및 BLC 보상 비트라인에 인가된 전압을 판독하기 위한 장치.
  3. 컬럼 선택신호(CSL)의 인가를 위한 CSL단자를 가진 디코드화 소오스 센스 증폭기(DSSA)와 중간부분에서 고평부를 가지며 상기 단자에 컬럼 선택신호를 공급하기 위한 수단을 결합한 장치.
  4. 제 3 항에 있어서, 상기 단자에 컬럼 선택신호를 공급하기 위한 수단은, 선택신호의 수신을 위한 입력단자와 ; 상기 CSL단자에 접속된 출력단자와 ; 동작전위 소오스와 ; 기준전위 소오스와 ; 동작전위 소오스와 기준전위 소오스간에 직렬 접속된 각 주전류 경로를 가지며 게이트 전극을 구비한 제1 및 제 2 NMOS트랜지스터와 ; 동작전위 소오스와 기준전위 소오스 간에 접속되며 게이트 전극을 구비한 제 1 PMOS 트랜지스터와 ; 각기 게이트 전극을 가지며 동작전위 소오스와 기준전위 소오스간에 지정되기 위하여 직렬 접속된 주전류 경로를 각각 가지는 제 2 PMOS 트랜지스터와 제3 및 제 4 NMOS 트랜지스터와 ; 제 2 PMOS 트랜지스터와 제 4 NMOS 트랜지스터의 게이트 전극 및 입력단자간에 접속된 제 1 인버터와 ; 제 2 NMOS 트랜지서트의 게이트 전극 및 입력단자간의 접속과 ; 제 3 NMOS 트랜지스터의 게이트 전극 및 출력단자간에 접속된 지연수단과 ; 제 3 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터의 채널 접속과 제 1 PMOS 트랜지스터의 게이트 전극간의 접속을 포함하여, 0으로 나타나는 로우 전압을 가진 선택신호가 입력단자에 인가될때 동작전위의 일부를 출력단자에 인가하도록 제 1 NMOS 트랜지터를 턴온되고, 제 1 PMOS 트랜지스터의 게이트 전극에 제어신호를 인가할때 지연수단에 의해 야기된 지연후 동작전후를 출력단자에 인가하도록 제 1 PMOS 트랜지스터를 턴온하는 것을 특징으로 하는 디코드화 소오스 센스 증폭기와 컬럼 선택신호를 공급하기 위한 수단을 결합한 장치.
  5. 컬럼 선택신호를 발생하기 위한 회로에 있어서, 선택단자와 ; 출력단자와 ; 동작전위 소오스와 ; 기준전위 소오스와 ; 제어전극을 가지며, 동작전위 소오스와 출력단자간에 접속된 주전류 경로를 가지는 제 1 도통형의 제 1 트랜지스터와 ; 제어전극을 또한 포함하며 동작전위 소오스와 출력단자간에 접속된 주전류 경로를 가지는 제 2 도통형의 제 1 풀-업 트랜지스터와 ; 제어전극을 가지며 출력단자와 기준전위 소오스간에 접속된 주전류 경로를 포함하는 제 2 도통형 제 2 트랜지스터와 ; 제어전극을 가지며 동작전위 소오스와 제 1 도통형 제 1 트랜지스터의 제어전극간에 접속된 주전류 경로를 포함하는 제 1 도통형 제 2 트랜지스터와 ; 제 1 도통형 제 1 트랜지스터의 제어전극과 기준전위 소오스간에서 지정되기 위하여 직렬로 접속된 각각의 주전류 경로를 가지는 제 2 도통형의 제3 및 제 4 트랜지스터와 ; 상기 입력단자와 접속된 입력단자와, 제 2 도통형의 제1 및 제 4 트랜지스터와 제 1 도통형의 제 2 트랜지스터의 제어전극에 공통으로 접속된 출력단자와, 상기 출력단자와 제 2 도통형의 제 3 트랜지스터의 제어전극간에 접속된 지연수단을 포함하여, 선택단자가 1레벨일때 그리고 상기 레벨이 0으로 변환할때 출력단자는 상기 기준전위에 있게되며 지연수단에 의해 결정된 지연시간 구간에 의해 제 2 도통형의 제 1 트랜지스터의 턴온후 상기 제 1 도통형의 제 1 트랜지스터는 턴온되는 것을 특징으로 하는 컬럼 선택신호를 발생하기 위한 회로.
  6. 제 5 항에 있어서, 상기 지연수단은 적어도 한 인버터를 포함하는 것을 특징으로 하는 컬럼 선택 신호를 발생하기 위한 회로.
  7. 제 5 항에 있어서, 상기 지연수단은 인버터와 NAND 게이트를 포함하는 것을 특징으로 하는 컬럼 선택신호를 발생하기 위한 회로.
  8. 컬럼 선택신호(CSL)를 발생하기 위한 회로에 있어서, 입력단자와 ; 출력단자와 ; 동작전압 소오스와 ; 기준전위 소오스와 ; 동작전위 소오스와 출력단자간에 접속된 주전류 경로를 가지는 P채널 풀-업 트랜지스터와 ; 동작전위 소오스와 출력단자간에 접속된 주전류 경로를 가지는 N채널 풀-업 트랜지스터와 ; 로우전압을 입력단자에 인가할때 기준전위 소오스에서 출력단자를 만들기 위하여 입력단자에 결합되는 수단과 ; N채널 풀-업 트랜지스터가 턴온된후 동시에 동시에 P채널 풀-업 트랜시트터를 턴온하기 위하여 입력단자에서 로우전압에 응답하며 지연수단을 구비하는 수단을 포함하여, 출력단자에서 발생된 CSL신호를 전압 증폭도의 고평부로 증가되고, 상기 동작전압 레벨의 일부는 N채널 풀-업 트랜지스터와 P채널 풀-업 트랜지스터가 턴온된후 전압증폭의 고평부에서 상기 동작전압 레벨에 근사하는 증폭도로 증폭도를 증가하는 것을 특징으로 하는 컬럼 선택신호를 발생하기 위한 회로.
  9. 교차되는 전압을 감지하도록 센스 증폭기를 교차하는 외부 비트라인쌍을 접속하기 위하여 비트 선택 트랜지스터를 턴온하기전 교차 결합 센스 증폭기의 래칭을 하는 방식으로 디코드화 소오스 센스 증폭기(DSSA)의 비트 선택 라인을 구동하기 위하여, 컬럼 선택신호(CSL)를 발생하기 위한 방법에 있어서, 상기 디코드화-소오스 센스 증폭기의 비트 선택라인에 컬럼 선택신호를 인가하는 단계 ; 디코드화된 접지를 교차결합 센스 증폭기로 인가하기 위하여 디코드화-소오스 센스 증폭기의 디코드화 래칭 트랜지스터를 턴온하기 위하여 제 1 타임구간내에 제 1 전압 고평부에서 증폭도를 증가하도록 컬럼 선택신호를 감도가 좋게하는 단계 ; 디코드화 래칭 트랜지스터를 턴온한 후 미리 예정된 시간에서 비트 선택 트랜지스터를 턴온하기 위하여 상기 제 1 타임구간에 따르는 제 2 타임구간에서 제 2 전압 고평부쪽으로 증폭도를 점점 더 증가하며 경사적으로 증가하는 제 1 전압 고평부에 대한 변화점에서 상기 컬럼 선택신호를 추가로 감도가 좋게하는 단계를 포함하는 것을 특징으로 하는 컬럼 선택신호를 발생하기 위한 방법.
  10. 외부 비트라인에 결합하기 전에 래치되도록 센스 증폭기 시간을 주어지기 위하여 센스 증폭기의 소오스 전극을 접지와 접속하는 트랜지스터의 턴온후 컬럼 선택신호가 비트 선택 트랜지스터를 턴온하는 것을 특징으로 디코드화 소오스 센스 증폭기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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