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_B6_ 五、發明説明（1 ) 發明盤_域_ 本發明大體上是有關用於動態随機出入記憶器（DRAM) 之解碼源感測放大器（DSSA),更特別的是用於驅動DSSA 以感測資料位元之方法及電路。

發姐® JL 本發明參考IEEE固態電路雜誌1990年2月第25卷第1 期第18頁之文獻「用於高密度DRMA之解碼源感測放大器」 (Decoded-Source Sense Amplifier for High-Density DRAM’s),其中描述一個感測放大器系統。本發明即是 其改良。該文獻中之教導亦作為本發明之參考。該種放 大器在本發明中簡稱為DSSA並圖示如圖1 。其目的在一 對線上產生信號，其具有一電壓差異以指示是否在相聯 於該線之一之資料儲存電容器上之電壓代表二個數位0 或一個數位1 。每一個DSSA感測在一記憶器之簞一之行 中所配置之256個典型的或更多的記憶胞（cel丨5)。 圖1說明上述文獻中之DSSA,其包括資料儲存電容器 2和4分別經選擇電晶體X與y連接至位元線6和8 。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填窝本頁) 為簡便起見，僅有H個通路之感測放大器顯示於圖中 (典型的包括N型金氧半導體HM0S_電晶體），但就熟知本 技術之人而言P型通道電路亦有需要。當在寫入過程時 (未描述）電容器2和4是充電至相當於線6和8之間之 電壓K代表邏輯1或邏輯0 。場效電晶體（F E T ) 1 0和1 2 以其源極及汲極線經分刖與位元線6和8串連連接，一 -3 - 本紙.張尺度適用中國國家標準（CNS)甲4規格（210x297公釐） 經濟部中央標準局員工消费合作社印製 18244 A6 B6__ 五、發明説明（2 ) 電壓Vee自點14供給至其共同連接之閘極16和18,用Μ 提供分別對位元線6和8之隔離電阻。交叉耦合之FET 20和22(提供作一 Ν通道正反器）分別Μ源極汲極路徑串 聪連接至FET 10和20之源極汲極路徑。PET 20之汲極電 櫬24是連接至電晶體10之源極電極26並至FET 22之閘極 電極27。FET 22之汲極電極28是連接至FET 12之源極電 極並至FET 20之閘極電極31。FET 20和22之源極電極32 和34分別連接至FET 38之汲極電極36，同時其源極電極 40連接至感測放大器驅動節點匯流排fO(sense amplifier driving node)。PET 38之閘極電極42連接至電壓源Vee 使產生之FET 38之通道阻抗成為一屏障或隔離電阻之阻 抗。FET 39(上述文獻中之Qsan )M其通道或主電流路徑 連接於匯流排SAH和接地Vss之間。電胆器44代表匯流 排§11之分配甯姐。很1其他記憶胞如上述者均K相同 方式耦合至匯流排。 正反器20和22在為待描述之方式致動時，在此例中成 為依賴儲存於選擇電容器2或4上之電壓之狀態。FET 20之汲極電極24之電壓是經具有源極電極48和汲極電極 50之FET 46之通道耦合至外部位元線45。FET 46之閘極 電極是連接至行選擇線CSUcoluun select line)信號 721源。PET 22之汲搔電極之電壓是經具有源極電極58 和汲極電極60之FET 56之通道而耦合至外部位元線54。 FET 56之閘極電極62是連接至CSL信號72源。 -4- 本紙張尺度適用中國a家棟準（CNS)甲4規格^(210^297公釐 ..........................................................................................................裝......................訂....................線 (請先閲讀背面之注意事項再填寫本頁) 318244 經濟部中央標準局員工消費合作社印製 A6 B6___ 五、發明説明（3.)- FET 66之汲極電極64是連接至FET 20和22之源極電極 32和34,同時其源極電極68是連接至點70,此點是在解 碼接地電位DSETN 。此解碼接地iDSETN 與開關3 9 ( Q san ) 連接者不同.後者中之參考電位隔離源具有相當小之噪 音0 在一高密度DRAM中，被讀出（恢復}之多個記憶胞較送 出至晶片外之晶片驅動器者多出甚多。每一被謓出之記 憶睢是連接至一個DSSA,此DSSA是由上述文獻所描述者 致動。位元線6和8是預先加上電壓Vdd/2,而外部位 元線44和45是預先加上接近Vdd之電壓。各感測記憶胞 之DSSA在感测待恢復之記憶胞時是由SAN信號致動，此 SAN信號自Vdd/2預加電壓經導通FET 39而至接地。當 儲存於記憶胞之資訊是送出至晶片外之驅動器，一個行 選擇信號CSL藉CSL信號源72施加笙引線73,此引線是 連接於FET 66之閘電極及用於該記憶胞，並又連接至FET 46和56之閘電極52和62。 感測放大器糸統DSSA如上所逑達成較習知糸統為優之 特點，其係藉使用FET 66和38,使允許DSSA所含之資料 為晶Η外驅動者（此係由一 CSL信號選擇）能使用”俐落 的”接地（clean ground)所快速定置。當藉行選擇信號 CSL施加至FET 66之閘電槿74使該FET導通，FET 66 就連接PET 20和22之源電極32和34至”安靜"（quiet)解 碼接地DSETN於端子70上，並致使FET 20和22外為穩定 -5- (請先閲讀背面之注意事項再填窝本頁) .裝

:1T 本紙張尺度適用中國國家樣準（CNS>甲4規格(210X297公釐） 經濟部中央標準局員工消費合作社印製 A6 B6 五、發明説明（4 ) 及快速的鎖閂。大部份DSSA是感測資料但不謓出至晶Η 外之驅動器，將經FET 39拉下至低電位之”瞒音"（noise) 定置匯流排而較慢的全部定置。 FET 38是對弱行之情況中有肋益，因為其較弱的前置 放大的電流致使產生於PET 38阻抗上之電應降，較正常 記憶胞之較大前置放大電流者為小。弱行動作是在上述 文獻中討論。 為了要得到最大的資訊移轉速度於位兀線6和8至外 部位元線45和54,由源72所供給之CSL·信號快速的自接 地DSETN上昇至VDD，如圖2中之曲線76所示。只要 FET 46和56是接近於完美匹配，就有滿意的運作。但是 若FET 46和56不是接近的匹配，在外部位元線45和54上 產生之信號就不可靠。 發—1簡1 申請人發規DSSA之外部位元線45和54之信號即使FET 46和56作為位元遘擇電晶體而有15S!之不當匹配仍是可 靠的，只要FET 46和56在交叉耦合之感測放大器20和22 镲定鎖閂後成為導通則可。其達成係設計該CSL信號之 源72M產生一信號，其具有之波形為首先昇至足夠高的 高原區打開或圍動FET 66但不足W打開FET 46和56, 再昇至該高原區上之一電壓足夠打開FET 46和56於此例 中 〇 本發明亦包括用於產生所需CSL信號之電路。 -6- 本紙張尺度適用中國困家揉準（CNS>甲4規格（210X297公釐） .......................................................................-.............裝.......................玎.....................線 (請先閲讀背面之注意事項再填寫本頁) 4 318244 A6 B6 五、發明説明（5 ) 圖示1單—説1 圖1係一先前技術之D S S A放大器之代表說明圖。 _2包括多個曲線，代表CSL信號之各種形式，具有 本發明實施例之信號。 圖3包括多個曲線，分別顯示產生於外部位元線上之 各信號，其是在各位元選擇電晶體之不同匹配下CSL信 號開始上昇之3奈秒U s )後。 圖4係一用於本發明一實施例中產生CSL 信號之代表 說明圖，該CSL.信號之中間區域是一高原區。 最生置_亂盤.詳_..述. 請注意圖2中之曲線78, 80, 82,及84,均是代表可 使用於本發明之CSL .信號之例子。 通常CSL信號之斜率必須相當的小Μ允許在位元選擇 FET 46和56開動之前被感測放大器20和22作顯著的放大 。放大時間發生於一該CSL信號達到一 Ν型裝置之臨限 電壓VTN之時間（此時FET 66被打開）與當CSL昇至電應 VDD/2 + VTN之時間（此時位元選擇FET 46和56被打開）之 間於本例中。 圖2中之曲線78說明一理想的CSL信號，其應是一雙 階梯波形，約在中間水平上有一高原區，即是在第一階 梯上CSL昇至FET 66打開之位準，但位元選擇FET 46和 56未被打開。在一些延遲後，Μ —高原區表示，該CSL 信號增加至（VDD/2 + VTN),其時FET 46和56經相闞通道 -7- 本紙張尺度適用中國國家標準（CNS)甲4规格（210X297公釐） .....................................................................................裝......................訂.....................線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 ^18244 A6 B6 五、發明説明（6 ) (請先閲讀背面之注意事項再填窝本頁) 被打開而導通電流。自該點C S L再增加至V DD。 曲線80和84指示可使用之CSL信號之波形。即使這些 曲線沒有水平部份或高原區，亦有一涸區域其時FET 66 被打開，W及FET 46和56於稍後之時間被關閉。波形78 ，波形80,及波形84開動FET 66於各相闞波幅超過VTN 時，並使FET 46和56當其相關之波幅超過（Vdd/2 + VTN) 時被打開。 曲線82說明圖4之CSL驅動器所產生CSL信號之波形 ,其方式將描述於後。 經濟部中央標準局員工消费合作社印製 再參考圖3中之曲線，其分別說明產生於外部位元線 45和54間之轉出信號，其時當使用圖2中之76、78、80 、和82CSL波形時及位元選擇電晶體或FET 46和56間之 不同不當匹配值時。圖3中之一曲線係圖2中一特別波 形之利用。由_2中曲線之標號加上斜點而得。在圖3 波形76*、78·, 80’、82*、及84’之實嬢部份，在外部 位元線44和54所感測之窜壓是認為可用的作感測關聯 DSSA之資料，在其伸延之點線或破線部份所感测之電壓 是不可使用的。因此，先前技術之CSL波形76被使用時 ,在外部位元線45和54間所感澜之電壓是顯示如曲線76 。它在不當匹配時快速下降及在FET 46和56間之不當匹 S約為5!K時不能使用。 若使用理想之CSL波形78,可Κ見到波形78’是較76’ 之電懕為低，此因位元選擇FET 46和56是稍後時間上開 -8 " 本紙張尺度適用中困國家樣'準（CNS)甲4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A6 _B6__ 五、發明説明.（7 ) 動。但是，它的電壓波幅僅稍為下降直至FET 46和56間 之不當匹配達15S!時才成為不能使用。 使用圖4電路所產生之波形82之结果會產生外部位元 線45和54間之第二電壓波形82’ ，開始於一較低之電壓 波幅及僅稍為下降直到約不當匹配達12¾哼才成為不能 使用。這是顯著的優於先前技術之CSL波形76所達成之 结果。CSL波形80和84產生於感測電壓波形80’和84’。 一種用於產生如圖2之波形82之CSL信號之電路是圖 示於圖4中。當一個CSL定時或選擇信號施加至一輪入 端子86,使變成低或數位”0” ，一滿意之CSL信號產生 在輸出端子88將於後描述。一個NM0S上於FET 90是串聯 連接其通道至另一個NM0S之通道於電位為VD[)之端子94 與接至為參考電位之端子96之間。PET 90和90之接面98 連接至輸出端子88。一個PM0S上於FET 100是連接其通 道於端94與輸出端子88之間。 圖4之電路亦包括一個PMOS FET 110,其具有一汲電 極連接至端子94,及一源電極連接至POMS FET 100之閘 電極112和NMOS FET 116之汲電極之共間線。NMOS FET 116之源電極則連接至NMOS FET 118之汲電極。HM0S FET 118之源電極亦連接至參考電位120之電源，在本 例中是接地的。PMOS FET 110和NHOS FET 118之間電極 是連接至NMOS FET 90之源電槿108和反相器106之輸 出端子之共同線。NM0S Π6之閘電極126是連接至反相 -9 - 本紙張尺度適用中國國家橾.準（CNS)甲4规格（210X297公釐） f - .................................................................................裝......................訂....................線 (請先閲讀背面之注意事項再填寫本頁》 經濟部中央標準局員工消費合作杜印製 A6 B6_ 五、發明説明（8 ) 器124之輸出端子。反相器124之輸入端子是連接至另 一反相器122之輸出端子。反相器122之输入端子是連 接至FET 90、92、100與輪出端子88間之共同連接線或 節點98。輸人端子86是連接至反相器106之輸入端子和 NMOS FET 92之閘電極104之共同線。 琨在詳细說明圖4電路之理作。當連接於输入端子86 之CSL時或選擇信虢線是高位準或數位”1", HMOS FET 92被打開，在此例中致使一參考電位之電源（在本例中 是接地電位）施加至输出端子88和反相器122之輪入端子 。反相器122響應而產生一高位準輸出信號，因而致使 自反相器之輸出信號成為低位準或數位”〇” 。此致使 NMOS FET 116被關去。輸入端子86上之高位準信號受反 相器106之影響分別產生低位準輸出端子於NMOS FET 90, PMOS FET 110,及 NMOS FET 118之閘電極 108, 114 ，及 130 上。此致使 NMOS FET 90 闞去，PMOS FET 110 打開>乂施加VDD至PMOS FET 100之閘極112 ,致使後者 被闞去。同時NMOS FET 118被闞去。因之，無論何時在 輪入端子86之選擇信號保持為高位準，输出端子88將保 持連接至接地於此例中。 當該選擇信號或選擇信號媒成為低位準或數位”〇”， 反相器106響應而產生一高位準或數位"1”之輸出信號 ，致使NMOS FET 90在NMOS FET 92響應於成為低位準之 選擇信號線而關去不久後就打開。其结果，在輸入端子 本紙張尺度適用中國國家搮準（CNS)甲4規格（210X297公釐）. .....................................................................................裝......................訂.....................線 (請先閲讀背面之注意事項再填窝本頁> 318244 A6 B6 五、發明説明（9 ) 88上之輸出電壓開始向VDD/2上昇，如圖2之波形82所 示。注意該反相器106提供一延遲時間K保證該NMOS FET 92在NMOS FET 90打開之前闞閉。自反相器106之 高位準輸出信號亦致使PMOS FET 110闞閉及HMOS FET 118打開，在本例中使NMOS FET 116之源電極連接至接 地。但是.由於反相器122和124響應於成為高位準之 節點98而提供之延遲時間，HMOS FET 116保持關去。更 特別的是，當NMOS FET 92關去時，反相器122在一預 定之.延遲時間後，饗應而產生一低位準信號。反相器 124再饗應於該低位準輸出信號在一預定延遲時間後， 於HM0S電晶體116之源極126上產生一高位準輸出信號 ，用W打開後者W施加一低位準或數位”0”信號至PM0S 電晶體100之閘電極U2 。在本例中，致使後者在選擇 線成為低位準後約1.3奈秒（ns)後被打開。再參考圖2 中波形82,此致使波形82之斜率在其反折點132之轉移 ,因此該CSL波形82之斜率實質上是昇髙及其波幅自電 壓幅度132處向增加，在此時是稍大於VDE/2 。以 此方式，CSL輸出波形82是產生在輸出端子88上。波形 82之形狀及定時能在一範圍內改變，此係藉調整反相器 122和124之延遲，或藉加人另外之反相器與反相器 122和124串聯以提供較大之延遲。在本例中，反折點 132能在可一範圍內改變，如決定發生之時間及相關之 波幅。在本例中大約是3奈秒後，在輸入端子86處之選 -1 1 - 本紙張尺度適用中國國家標準（CNS)甲4規格（210X297公釐） .....................................................................................裝......................訂.....................線 t請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A6 B6 五、發明説明（10 ) 擇線典型的成為髙位準，致使圖4之電路作如前述之響 應K打開NMOS FET 92,用Μ施加接地至輸出端子88。 在若干情況中，如當一快速頁模式之運作是需用時， 及當全部DSSA感測放大器已經定置和既無弱行問題又無 DQ閘不當匹配問題（關聯於FET 46和56)出現時，最好要 關上延遲，Μ使PM0S上於FET 100在NM0S上於FET 90打 開後實質上是立刻打開。此需要一快速上昇之CSL 。這 項操作（或運作）能Μ —反及閘（HAND GATE)134代替反相 器122而實現，如圖4中之虛線部份所示。HAND閘之一 個輸入應連接至接面98，而一控制電位應施加至另一個 輸入。此NAND閘134之延遲代替了反相器122之延遲。 雖然本發明之各種實施例已顯示及描述於上，但並不 僅限於此。例如，熟知本業技術之人士可察出這些實施 例之若干修改，這些修改都是包含在随附之申請範圍的 精神與範圍之內。例如，在某些實施中，雙極電晶體可 替換上述中之場效電晶體FET 。 .....................................................................................裝......................訂.....................線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -12- 本紙張尺度適Μ中國國家標準(CNS)甲4規格（210X297公釐）

Claims (1)

1. 318244 A8 B8 C8 D8 六、申請專利範圍 經濟部中央標準局貝工消費合作社印製 第821 1 0237「具特別行選擇驅動電壓之解碼源感測放大 器」專利案 （85年2月修正） 巧申請專利範圍 1. 一種讀出或感測施加至BLT和BLC互補位元線上電壓 之裝置，經由外部DQT及DQC位元線導體分別感測這 些電壓，在感測之前該BLT和BLC位元線’預先充電至一 第一直流電壓位準，且該DQT和DQC位元線預先充電 至一大於該第一直流電壓位準之第二直流電壓位準， 該裝置包括： 一感測放大器，具有一對交叉耦合之電晶體，每一 個該電晶體有第一及第二輸出電極，並在其間形成一 主電流路徑，該等第二輸出電極連接在一起； 分別耦合該等第一輸出電極至該位元線之裝置； 一對外部DQT和DQC位元線導體； 第一和第二位元線選擇電晶體，分別連接於各該第 -輸出電極與DQT和DQC位元線導體之間，各該第一 和第二位元線選擇電晶體具有一控制電極； 一感測放大器驅動節點； 一參考電位源； 用以耦合該感測放大器驅動節點至該參考電位源之 裝置； 一阻抗，連接於該第二輸出電極與該感測放大器驅 — — 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 D8、申請專利祀圍 動節點之間； 一解碼接地電位源； 一行解碼電晶體，包括一主電流路徑耦合於該第二 輸出電極與該解碼接地電位源之間，該行解碼電晶體 具有一控制電極；以及 供給行選擇信號（CSL)之裝置，將此信號供至該行 解碼電晶體之控制電極及該位元線選擇電晶體，該 CSL信號在其中間區域具有一高原區，使該行解碼電 晶體在該高原區之一邊成為導通，克服該BLT和BLC 位元線上第一預先充電電壓，而該位元線選擇電晶體 在該高原區之另一邊成為導通，克服該DQT和DQC位 元線上第二預先充電電壓，同時維持該行解碼電晶體 之導通； 其中該供給行選擇信號至該控制電極之裝置包括： 一輸入端子，以接收一選擇信號； —輸出端子； 一工作電位源； 一參考電位源； 第一傳導型之第一和第二電晶體，具有各別之主電 流路徑，串聯連接於該工作和參考電位電源之間，在 其各別之主要電流路徑間有一共同接點連至該輸出端 子，該等電晶體各具有一控制電極； (請先閲讀背面之注意事項再填寫本頁) -裝_ 、1Τ 線 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210X297公釐） A8 B8 C8 D8 經濟部中央標準局貞工消費合作社印装 六、申請專利範圍 1 1 1 一 第 二 傳 導 型 之 第 一 電 晶 體 9 具 有 一 主 電 流 路 徑 連 [ 1 1 接 於 該 工 作 電 位 源 與 該 輸 出 端 子 之 間 9 該 第 二 傳 導 型 請 1 先 J 電 晶 體 具 有 —~* 控 制 電 極 t 閲 1 背 1 一 第 二 傳 導 型 之 第 二 電 晶 體 和 第 一 傳 導 型 之 第 二 和 之 1 注 ί 第 四 電 晶 體 9 具 有 各 別 之 主 電 流 路 徑 9 依 此 次 序 串 聯 意 事 1 項 I 連 接 於 該 工 作 電 位 源 與 該 參 考 電 位 源 之 間 • 該 第 二 傳 再 填 1 Μ 導 型 之 第 二 電 晶 體 和 該 第 一 傳 導 型 之 第 三 和 第 四 電 晶 寫 本 裝 頁 1 體 各 具 一 控 制 電 極 9 '—· 1 I — 第 — 反 相 器 » 具 有 一 輸 入 端 子 連 接 至 該 輸 入 端 子 1 1 1 以 接 收 該 選 擇 信 號 i 及 一 輸 出 山 m 子 連 接 至 該 第 一 傳 導 1 1 型 之 第 一 電 晶 體 Λ 該 第 二 傳 導 型 之 笫 二 電 晶 體 和 第 訂 1 一 傳 導 型 之 第 四 電 晶 體 之 該 等 控 制 電 極 t 1 I 一 連 接 線 t 設 於 該 輸 入 端 子 與 該 第 — 傳 導 型 之 第 二 1 1 1 電 晶 體 之 控 制 電 極 之 間 9 1 • > 一 延 遲 裝 置 t 連 接 於 該 输 出 端 子 與 該 第 一 傳 導 型 之 線 1 第 三 電 晶 體 之 控 制 電 極 之 間 及 1 1 該 第 二 傳 導 型 之 第 二 電 晶 體 之 主 電 流 路 徑 和 該 第 一 1 I 傳 導 型 之 第 三 電 晶 體 共 同 連 接 於 該 第 二 傳 導 型 之 第 一 I 1 1 電 晶 體 之 控 制 電 極 t 因 而 當 該 低 電 壓 值 之 選 擇 信 號 施 Γ 加 至 該 輸 入 端 子 時 t 該 第 一 傳 導 型 之 第 一 電 晶 體 上 拉 1 該 輸 出 端 子 至 該 工 作 電 位 之 一 部 分 $ 而 在 該 延 遲 裝 置 1 | 引 入 一 延 遲 後 9 該 第 二 傳 導 型 之 第 電 晶 體 則 導 通 以 1 1 -3 - 1 1 1 本紙張尺度逋用中國國家揉準（CNS ) A4規格（2IOX297公釐） A8 B8 C8 D8 經濟部中央標準局貝工消費合作社印製 六、申請專利範圍 1 1 1 上 拉 該 輸 出 端 子 至 該 工 作 電 位 〇 1* 1 1* 2 · — 種 組 合 包 括 /·—V 請 1 1 先 1 一 U7J 碼 源 感 測 放 大 器 (D SS A), 具 有 — CSL 端 子 用 以 閲 1 背 1 施 加 一 行 選 擇 信 Bife m (CSL) • 之 1 注 h —· 供 給 行 選 擇 信 號 至 該 端 子 之 裝 置 9 該 行 選 擇 信 P上 撕 $ 1 項 1 在 其 中 間 區 域 有 —* 高 原 區 〇 再 填 1 一 其 中 該 供 給 行 選 擇 信 號 至 該 端 子 之 裝 置 包 括 ： 寫 本 頁 裝 1 一 輸 入 端 子 9 用 以 接 受 一 選 擇 信 號 » >w«· 1 1 一 輸 出 端 子 1 連 接 至 該 CSL 端 子 * 1 1 1 一 工 作 電 位 源 1 1 一 參 考 電 位 源 t 訂 1 第 一 和 第 二 NM0S 電 晶 體 1 具 有 各 別 之 主 電 流 路 徑 t 1 I 串 聯 連 接 於 該 工 作 和 參 考 電 位 源 之 間 1 該 第 一 和 第 二 1 1 NM0S 電 晶 髏 具 有 閘 電 極 f 且 該 等 主 電 流 路 徑 之 間 的 共 1 1 線 同 接 點 連 至 該 輸 出 端 子 ; 1 一 第 一 PM0S 電 晶 體 * 連 接 於 該 工 作 電 位 源 與 該 輸 出 1 1 端 子 之 間 f 該 第 PM0S 電 晶 體 具 有 一 閘 電 極 > I 一 第 二 PM0S 電 晶 體 和 第 三、第 四 NM0S 電 晶 體 i 具 有 各 1 1 別 之 主 電 流 路 徑 $ 依 此 次 序 串 聯 連 接 於 該 X 作 電 位 源 1 與 該 參 考 電 位 源 之 間 t 該 第 二 PM0S 電 晶 體 和 第 三 第 1 四 NM0S 電 晶 體 各 具 有 閘 電 極 t 1 1 — 第 一 反 相 器 1 連 接 於 該 輸 入 端 子 與 該 第 一 NM0S 電 1 I -4 - 1 1 1 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公嫠） 經濟部中央標準局貝工消費合作社印製 Λ8 B8 C8 D8六、申請專利範圍 晶體、該第二PMOS電晶體和該第四NMOS電晶髏之閘電 極之間； 一連接線，設於該輸入端子與該第二NMOS電晶體之 閘電極之間； 一延遲装置，連接於該輸出端子與該第三NMOS電晶 體之閘電極之間；及 ‘ 一連接線，設於該第二PMOS電晶體和該第三NMOS電 晶體之通道接面與該第一 PMOS電晶體之閘電極之間， 因而當該選擇信號具有低電壓值代表一數位”0 ”施 加至該輸入端子時，該第一 NMOS電晶體導通以上拉該 輸出端子至該工作電位之一部分，而在該延遲裝置引 入一延遲以施加一控制信號至該第一 PMOS電晶體之閘 電極後，該第一 PMOS電晶體導通以上拉該輸出端子至 該工作電位。 3. —種産生一行選擇信號之電路，包括·· —選擇端子； 一輸出端子； 一工作電位源； 一參考電位源； 一第一傳導型之第一電晶體，具有一主電流路徑連 接於該工作電位源與該輸出端子之間，該第一電晶體 具有一控制電極； -5 - (請先閲讀背面之注意事項再填寫本頁) -裝- .1T 線 本紙張尺度逋用中國國家橾準（CNS ) A4規格（2丨0><297公釐） 31S244 ?88 D8六、申請專利範圍 經濟部中央標準局！工消費合作社印製 路上 連之 連控制 流晶 及晶 及之一 當電決 流一 徑型 徑之控 電電 ，電以型在 而一置 電第 路導.，路體一 主一 子四.，導子 ，第裝 主該 流傳子流晶有 之第 端# 極傳端位之遲 一 ， 電二端 電電具 別之 入一、電二擇 電型延 有間 主第擇主一體 各型 輸第制第選考導該 具之 一該選 一第晶 有導 該之控該該參傳由 , 子 含 ，該 含之電 具傳 至型各與當該一體。 體端 包間至包型二 ，一 接導的子而在苐晶通 晶出 ，之連 ，導第 體第間 連傳體端因是該電導 電輸；體源極 體傳之 晶該之入 二晶出 ，子 ，一 而 拉該極 晶位電 晶一型 電於源 輸第電 輸間端 時第後 上與電電電制電第導 四接位一該二該之出” 之通 一 源制 二考控 二該傳 第連電有至第於極輸"0型導 第位控第參一 第與一 三聯考具接之接電該位導内 之電一之該有之源第 第串參 -連型連制，數傳隔 型作含型與具型位該 之序與 器同導 -控時一二間 導工 包導子亦導電 ， 型次極相共傳置之準至第間 傳該亦傳端體傳作間 導此電反子一裝體位變該時 二於體 二出晶 一 工之 傳依制一 端第 遲晶” 改在遲 第接晶第輸電第該極.，二 ，控第出該延電''1準就延 一-連電 一 於二 一 於電極 第徑之一 輸和 一 三位位體之 徑拉 接第 接制，電 路體 一體 第數此晶定 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 申請專利範圍 A8 B8 C8 D8 路 電 之 項 3 第 圍 0 範器 利相 專反 請一 申含 如包 少 至 置 裝 遲 延 該 中 其 路 蘭 電 J 之及 項反 3 Γ 第一 圍和 範器 利相 專反 請 一 申含 如包 5 少 至 置 裝 遲 延 該 中 其 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央#準局貝工消費合作社印装 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）