JPH08106786A - フリップフロップ回路及びこれを含む同期型半導体記憶装置 - Google Patents
フリップフロップ回路及びこれを含む同期型半導体記憶装置Info
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- JPH08106786A JPH08106786A JP7106426A JP10642695A JPH08106786A JP H08106786 A JPH08106786 A JP H08106786A JP 7106426 A JP7106426 A JP 7106426A JP 10642695 A JP10642695 A JP 10642695A JP H08106786 A JPH08106786 A JP H08106786A
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Abstract
(57)【要約】 （修正有）
【目的】 低いスタンバイ電力を使用した静的なフリッ
プフロップを提供する。 【構成】 データパルスを受信する相補的な一対のデー
タ入力、クロックパルスを受信するクロック入力、及び
一対の相補的な入力と一対の相補的な出力とを有し、ビ
ットを捕捉するキャプチャラッチ回路、データパルスを
相補的なデータ入力からキャプチャラッチの入力へ供給
する装置、キャプチャラッチをクロックパルスでトリガ
する装置、及び相補的な出力を双方向保持ラッチを介し
て互いに接続する装置を備える。クロックパルスの立ち
上がりエッジと１つの極性のデータパルスの存在とが一
致している間、キャプチャラッチがデータパルスに対応
するビットを格納し、一対の相補的な出力を駆動するた
めにイネーブルされ、クロックパルスのリーディングエ
ッジ及びデータパルスの１つの極性に続いて相補的な出
力が保持ラッチによって駆動されたままである。
プフロップを提供する。 【構成】 データパルスを受信する相補的な一対のデー
タ入力、クロックパルスを受信するクロック入力、及び
一対の相補的な入力と一対の相補的な出力とを有し、ビ
ットを捕捉するキャプチャラッチ回路、データパルスを
相補的なデータ入力からキャプチャラッチの入力へ供給
する装置、キャプチャラッチをクロックパルスでトリガ
する装置、及び相補的な出力を双方向保持ラッチを介し
て互いに接続する装置を備える。クロックパルスの立ち
上がりエッジと１つの極性のデータパルスの存在とが一
致している間、キャプチャラッチがデータパルスに対応
するビットを格納し、一対の相補的な出力を駆動するた
めにイネーブルされ、クロックパルスのリーディングエ
ッジ及びデータパルスの１つの極性に続いて相補的な出
力が保持ラッチによって駆動されたままである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関し、
特に同期型ダイナミックランダムアクセスメモリ（ＳＤ
ＲＡＭ）のようなダイナミックランダムアクセスメモリ
（ＤＲＡＭ）に入力されるデータを捕捉するために使用
するラッチに関する。
特に同期型ダイナミックランダムアクセスメモリ（ＳＤ
ＲＡＭ）のようなダイナミックランダムアクセスメモリ
（ＤＲＡＭ）に入力されるデータを捕捉するために使用
するラッチに関する。
【０００２】
【従来の技術】データがＤＲＡＭに格納されるとき、格
納セルキャパシタに格納する前にデータを受信するべき
ビットラインがプリチャージされる間に、一時的に格納
されるラッチにおいて典型的には捕捉される。近年のＤ
ＲＡＭでは、電流引出しを最小にすることが望ましく、
また費やされた電流の源の１つは、そのラッチにある。
納セルキャパシタに格納する前にデータを受信するべき
ビットラインがプリチャージされる間に、一時的に格納
されるラッチにおいて典型的には捕捉される。近年のＤ
ＲＡＭでは、電流引出しを最小にすることが望ましく、
また費やされた電流の源の１つは、そのラッチにある。
【０００３】ＴＴＬのような他の論理ファミリとコンパ
チブルな入力を有するＣＭＯＳ回路は、入力が静的な論
理レベルに保持されているとき、実質的に静的な電力を
消費する。ＴＴＬの場合では、論理“１”入力は２．４
Ｖまで低くすることができ、一方５Ｖ−ＣＭＯＳ部品で
は、その入力は典型的には中間電圧レールに位置し、結
果的に電流を費やす状態となる。
チブルな入力を有するＣＭＯＳ回路は、入力が静的な論
理レベルに保持されているとき、実質的に静的な電力を
消費する。ＴＴＬの場合では、論理“１”入力は２．４
Ｖまで低くすることができ、一方５Ｖ−ＣＭＯＳ部品で
は、その入力は典型的には中間電圧レールに位置し、結
果的に電流を費やす状態となる。
【０００４】ＤＲＡＭにおけるスタンバイ電流は、多く
のチップは典型的に多くのメモリバンクを必要とするた
め、重要である。例えば、４ＭｂのＤＲＡＭは、１１の
アドレス入力とメモリサイクルの開始においてラッチさ
れなければならない幾つかの他の入力とを有する。静的
なラッチを使用する代わりに、ＤＲＡＭ回路は典型的に
は、実際のラッチシーケンースの間だけ電流が流れるダ
イナミックラッチを使用している。
のチップは典型的に多くのメモリバンクを必要とするた
め、重要である。例えば、４ＭｂのＤＲＡＭは、１１の
アドレス入力とメモリサイクルの開始においてラッチさ
れなければならない幾つかの他の入力とを有する。静的
なラッチを使用する代わりに、ＤＲＡＭ回路は典型的に
は、実際のラッチシーケンースの間だけ電流が流れるダ
イナミックラッチを使用している。
【０００５】このような回路は、図１（Ａ）に示されて
おり、これは従来技術によるダイナミックラッチ回路の
電気回路系統図である。この回路は、ＩＥＥＥ Ｊｏｕ
ｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ，４／９０のミヤモト等の論文に示されている。
フリップフロップ１が使用されており、ビットを格納し
てそれを、出力リード／Ａｉ及びＡｉに供給するため出
力インバータ３及び５に提供する。電界効果トランジス
タ（ＦＥＴ）６及び７は、フリップフロップ１の出力Ｆ
ＥＴと並列にソース−ドレイン回路を有し、クロック源
ＲＡ１によって駆動される。一連の３つのＦＥＴよりそ
れぞれなる２つの回路８及び９は、フリップフロップ１
の出力とグランドとの間にそれぞれ接続されている。両
方の一連の回路のうち２つの対向するＦＥＴは、それら
のゲートに供給されるクロック源／ＲＡ３を有し、また
両方の一連の回路のうち２つの対向するＦＥＴは、それ
らのゲートに供給されるクロック源ＲＡ１を有する。デ
ータ入力端子は、データパルスを受信し、またそれらを
前記一連の回路のうちの１つにおいて３番目のＦＥＴ１
１のゲートに供給する。別の一連の回路の３番目のＦＥ
Ｔ１３のゲートは、電圧基準に接続されている。
おり、これは従来技術によるダイナミックラッチ回路の
電気回路系統図である。この回路は、ＩＥＥＥ Ｊｏｕ
ｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ，４／９０のミヤモト等の論文に示されている。
フリップフロップ１が使用されており、ビットを格納し
てそれを、出力リード／Ａｉ及びＡｉに供給するため出
力インバータ３及び５に提供する。電界効果トランジス
タ（ＦＥＴ）６及び７は、フリップフロップ１の出力Ｆ
ＥＴと並列にソース−ドレイン回路を有し、クロック源
ＲＡ１によって駆動される。一連の３つのＦＥＴよりそ
れぞれなる２つの回路８及び９は、フリップフロップ１
の出力とグランドとの間にそれぞれ接続されている。両
方の一連の回路のうち２つの対向するＦＥＴは、それら
のゲートに供給されるクロック源／ＲＡ３を有し、また
両方の一連の回路のうち２つの対向するＦＥＴは、それ
らのゲートに供給されるクロック源ＲＡ１を有する。デ
ータ入力端子は、データパルスを受信し、またそれらを
前記一連の回路のうちの１つにおいて３番目のＦＥＴ１
１のゲートに供給する。別の一連の回路の３番目のＦＥ
Ｔ１３のゲートは、電圧基準に接続されている。
【０００６】クロック信号／ＲＡ２は、フリップフロッ
プ１の共通端子に供給される。図１（Ｂ）は、マスタク
ロック信号／ＲＡＳから抽出されたクロック信号ＲＡ
１、／ＲＡ２及び／ＲＡ３のタイミング図である。入力
ＦＥＴ１１がハイ論理レベルの入力データ信号の存在に
よって導通であるとき、それは、最小と最大のＴＴＬ入
力論理レベルとの間に好適に設定された整合された基準
ＦＥＴにおける電流と比較され、その基準レベルはＦＥ
Ｔ１３のゲートにおいて基準電圧Ｖｒｅｆとして示され
ている。入力データが１つの極性方向において基準を越
えたとき、フリップフロップは、１つの極性の入力デー
タパルスを格納し、また、別の極性方向において基準を
越えたときに、フリップフロップは別の極性の入力デー
タパルスを格納する。
プ１の共通端子に供給される。図１（Ｂ）は、マスタク
ロック信号／ＲＡＳから抽出されたクロック信号ＲＡ
１、／ＲＡ２及び／ＲＡ３のタイミング図である。入力
ＦＥＴ１１がハイ論理レベルの入力データ信号の存在に
よって導通であるとき、それは、最小と最大のＴＴＬ入
力論理レベルとの間に好適に設定された整合された基準
ＦＥＴにおける電流と比較され、その基準レベルはＦＥ
Ｔ１３のゲートにおいて基準電圧Ｖｒｅｆとして示され
ている。入力データが１つの極性方向において基準を越
えたとき、フリップフロップは、１つの極性の入力デー
タパルスを格納し、また、別の極性方向において基準を
越えたときに、フリップフロップは別の極性の入力デー
タパルスを格納する。
【０００７】基準電圧発生器は、図１（Ｃ）に示されて
いる。一対の相補的なＦＥＴ１５及び１６は、電流源Ｉ
とグランドとの間に一連的に接続されたソース−ドレイ
ン回路を有している。両者のトランジスタのゲート及び
ドレインは、共に接続されている。
いる。一対の相補的なＦＥＴ１５及び１６は、電流源Ｉ
とグランドとの間に一連的に接続されたソース−ドレイ
ン回路を有している。両者のトランジスタのゲート及び
ドレインは、共に接続されている。
【０００８】
【発明が解決しようとする課題】ラッチ自身が実質的に
静的な電力を消費している間、基準電圧発生器は、スタ
ンバイ電力を消費する。加えて、それはＳＲＡＭでは使
用することができない、なぜなら、データをラッチに提
供する前にデータ及びクロックを同期させる必要がある
ためで、一方ＳＲＡＭにはデータがクロックよりも先が
或いは遅いかの不確定性があるからである。
静的な電力を消費している間、基準電圧発生器は、スタ
ンバイ電力を消費する。加えて、それはＳＲＡＭでは使
用することができない、なぜなら、データをラッチに提
供する前にデータ及びクロックを同期させる必要がある
ためで、一方ＳＲＡＭにはデータがクロックよりも先が
或いは遅いかの不確定性があるからである。
【０００９】同期型のＤＲＡＭは、異なる動作のＣＡＳ
待ち時間モード（ＣＡＳ ｌａｔｅｎｃｙ ｍｏｄｅ
ｓ）を利用することができる。例えば、１のＣＡＳ待ち
時間（ＣＡＳ ｌａｔｅｎｃｙ）では、データバス読み
取り増幅器によって読まれたデータが、クロックの後に
その出力バッファに到着する。３のＣＡＳ待ち時間で
は、データは、出力バッファより前の段においてクロッ
ク分待つ。２の待ち時間では、出力バッファへのデータ
とクロックとの間に競争状態が存在する。 ＳＤＲＡＭ
の説明は、ＭＩＣＲＯＮ Ｄｅｓｉｇｎ Ｌｉｎｅ，ｖ
ｏｌｕｍｅ２，Ｉｓｓｕｅ２，Ｎｏ２Ｑ９３の“Ｓｙｎ
ｃｈｒｏｎｏｕｓ ＤＲＡＭｓ： Ｄｅｓｉｇｎｉｎｇ
ｔｏ ｔｈｅ ＪＥＤＥＣ Ｓｔａｎｄａｒｄ”なる
論文において知ることができる。
待ち時間モード（ＣＡＳ ｌａｔｅｎｃｙ ｍｏｄｅ
ｓ）を利用することができる。例えば、１のＣＡＳ待ち
時間（ＣＡＳ ｌａｔｅｎｃｙ）では、データバス読み
取り増幅器によって読まれたデータが、クロックの後に
その出力バッファに到着する。３のＣＡＳ待ち時間で
は、データは、出力バッファより前の段においてクロッ
ク分待つ。２の待ち時間では、出力バッファへのデータ
とクロックとの間に競争状態が存在する。 ＳＤＲＡＭ
の説明は、ＭＩＣＲＯＮ Ｄｅｓｉｇｎ Ｌｉｎｅ，ｖ
ｏｌｕｍｅ２，Ｉｓｓｕｅ２，Ｎｏ２Ｑ９３の“Ｓｙｎ
ｃｈｒｏｎｏｕｓ ＤＲＡＭｓ： Ｄｅｓｉｇｎｉｎｇ
ｔｏ ｔｈｅ ＪＥＤＥＣ Ｓｔａｎｄａｒｄ”なる
論文において知ることができる。
【００１０】本発明は、低い或いは零のスタンバイ電力
を使用し、従って近年のＤＲＡＭ、特にＳＤＲＡＭにお
いて使用するために非常に望ましい静的なフリップフロ
ップである。加えて、本発明は、高速で、かつエッジト
リガされ、また捕捉するデータをクロックの活性化エッ
ジに同期し、従ってＳＤＲＡＭに対して非常に有用とな
る。その伝搬遅延及びその伝搬遅延のばらつきは、非常
に低くなることがわかった。それは、低いダイナミック
電力消費を有し、一方両方のＱ及びＱ* の出力に対して
高いエッジ駆動をさらに供給する。本発明は、長い経
年、温度及び電圧変動に対して、安定でありかつ機能的
であることがわかった。
を使用し、従って近年のＤＲＡＭ、特にＳＤＲＡＭにお
いて使用するために非常に望ましい静的なフリップフロ
ップである。加えて、本発明は、高速で、かつエッジト
リガされ、また捕捉するデータをクロックの活性化エッ
ジに同期し、従ってＳＤＲＡＭに対して非常に有用とな
る。その伝搬遅延及びその伝搬遅延のばらつきは、非常
に低くなることがわかった。それは、低いダイナミック
電力消費を有し、一方両方のＱ及びＱ* の出力に対して
高いエッジ駆動をさらに供給する。本発明は、長い経
年、温度及び電圧変動に対して、安定でありかつ機能的
であることがわかった。
【００１１】
【課題を解決するための手段】本発明の実施例による
と、同期型ダイナミックランダムアクセスメモリ（ＳＤ
ＲＡＭ）の入力回路を駆動するフリップフロップ回路
は、データパルス或いは基準電圧を受信する相補的なデ
ータ入力と、クロックパルスを受信するクロック入力
と、一対の相補的な入力と一対の相補的な出力とを有
し、ビットを一時的に格納するキャプチャラッチ回路
と、データパルスを前記データ入力から前記キャプチャ
ラッチの入力に供給する装置と、前記キャプチャラッチ
を前記クロックパルスによってイネーブル及びディスイ
ネーブルする装置と、前記キャプチャラッチをプリチャ
ージする装置と、前記相補的出力を強く駆動する装置
と、前記相補的な出力を双方向保持ラッチを介して互い
に接続する装置とよりなり、クロックパルスのリーディ
ングエッジと１つの極性のデータパルスの存在とが一致
している間、前記キャプチャラッチは前記データパルス
に対応するビットを格納し、また前記一対の相補的な出
力を強く駆動するためにイネーブルされ、クロックパル
スの前記リーディングエッジと前記データパルスの前記
１つの極性に続いて、前記キャプチャラッチはプリチャ
ージ及びディスエーブルされ、それによって前記保持ラ
ッチによって駆動されたままの前記相補的な出力に対す
る強い駆動を除去する。
と、同期型ダイナミックランダムアクセスメモリ（ＳＤ
ＲＡＭ）の入力回路を駆動するフリップフロップ回路
は、データパルス或いは基準電圧を受信する相補的なデ
ータ入力と、クロックパルスを受信するクロック入力
と、一対の相補的な入力と一対の相補的な出力とを有
し、ビットを一時的に格納するキャプチャラッチ回路
と、データパルスを前記データ入力から前記キャプチャ
ラッチの入力に供給する装置と、前記キャプチャラッチ
を前記クロックパルスによってイネーブル及びディスイ
ネーブルする装置と、前記キャプチャラッチをプリチャ
ージする装置と、前記相補的出力を強く駆動する装置
と、前記相補的な出力を双方向保持ラッチを介して互い
に接続する装置とよりなり、クロックパルスのリーディ
ングエッジと１つの極性のデータパルスの存在とが一致
している間、前記キャプチャラッチは前記データパルス
に対応するビットを格納し、また前記一対の相補的な出
力を強く駆動するためにイネーブルされ、クロックパル
スの前記リーディングエッジと前記データパルスの前記
１つの極性に続いて、前記キャプチャラッチはプリチャ
ージ及びディスエーブルされ、それによって前記保持ラ
ッチによって駆動されたままの前記相補的な出力に対す
る強い駆動を除去する。
【００１２】本発明の他の実施例によると、同期型ダイ
ナミックランダムアクセスメモリ（ＳＤＲＡＭ）の入力
回路を駆動するフリップフロップ回路は、データパルス
を受信する相補的な一対のデータ入力と、クロックパル
スを受信するクロック入力と、一対の相補的な入力と一
対の相補的な出力とを有し、ビットを捕捉するキャプチ
ャラッチ回路と、データパルスを前記相補的なデータ入
力から前記キャプチャラッチの入力へ供給する手段と、
前記キャプチャラッチを前記クロックパルスでトリガす
る手段と、前記相補的な出力を双方向保持ラッチを介し
て互いに接続する手段とよりなり、クロックパルスのリ
ーディングエッジと１つの極性のデータパルスの存在と
が一致している間、前記キャプチャラッチは前記データ
パルスに対応するビットを格納し、また前記一対の相補
的な出力を駆動するためにイネーブルされ、クロックパ
ルスの前記リーディングエッジと前記データパルスの前
記１つの極性に続いて前記相補的な出力が前記保持ラッ
チによって駆動されたままである。
ナミックランダムアクセスメモリ（ＳＤＲＡＭ）の入力
回路を駆動するフリップフロップ回路は、データパルス
を受信する相補的な一対のデータ入力と、クロックパル
スを受信するクロック入力と、一対の相補的な入力と一
対の相補的な出力とを有し、ビットを捕捉するキャプチ
ャラッチ回路と、データパルスを前記相補的なデータ入
力から前記キャプチャラッチの入力へ供給する手段と、
前記キャプチャラッチを前記クロックパルスでトリガす
る手段と、前記相補的な出力を双方向保持ラッチを介し
て互いに接続する手段とよりなり、クロックパルスのリ
ーディングエッジと１つの極性のデータパルスの存在と
が一致している間、前記キャプチャラッチは前記データ
パルスに対応するビットを格納し、また前記一対の相補
的な出力を駆動するためにイネーブルされ、クロックパ
ルスの前記リーディングエッジと前記データパルスの前
記１つの極性に続いて前記相補的な出力が前記保持ラッ
チによって駆動されたままである。
【００１３】
【作用】本発明では、クロックパルスのリーディングエ
ッジと１つの極性のデータパルスの存在とが一致してい
る間、前記キャプチャラッチは前記データパルスに対応
するビットを格納し、また前記一対の相補的な出力を強
く駆動するためにイネーブルされ、クロックパルスの前
記リーディングエッジと前記データパルスの前記１つの
極性に続いて、前記キャプチャラッチはプリチャージ及
びディスエーブルされ、それによって前記保持ラッチに
よって駆動されたままの前記相補的な出力に対する強い
駆動を除去する。
ッジと１つの極性のデータパルスの存在とが一致してい
る間、前記キャプチャラッチは前記データパルスに対応
するビットを格納し、また前記一対の相補的な出力を強
く駆動するためにイネーブルされ、クロックパルスの前
記リーディングエッジと前記データパルスの前記１つの
極性に続いて、前記キャプチャラッチはプリチャージ及
びディスエーブルされ、それによって前記保持ラッチに
よって駆動されたままの前記相補的な出力に対する強い
駆動を除去する。
【００１４】これによって、低い或いは零のスタンバイ
電力となる。
電力となる。
【００１５】
【実施例】以下の好適な実施例の詳細な説明を図面を参
照して検討することにより、本発明をより理解すること
ができる。図２では、キャプチャラッチ２１は、共通リ
ードＡと一対の相補的出力リードＣ及びＢとを、前述し
た従来技術のミヤモト等の回路として有している。ま
た、ミヤモト等では、一対の電界効果トランジスタ（Ｆ
ＥＴｓ）２３、２４は、電圧源Ｖｄｄに接続されている
キャプチャラッチ２１における２つのＦＥＴ２５及び２
６にタイプが類似であり、ＦＥＴ２５及び２６と並列に
接続されたソース−ドレイン回路と、さらに互いに接続
されクロック信号ＣＬＫの受信のためのゲートとを有し
ている。ＦＥＴ２３と逆極性の３つのＦＥＴ２７、２８
及び２９のソース−ドレイン回路は、ＦＥＴ２３と２５
の接合点とグランドとの間で、直列に接続されており、
また、ＦＥＴ２４と逆極性の３つのＦＥＴ３０、３１及
び３２のソース−ドレイン回路は、ＦＥＴ２４と２６の
接合点とグランドとの間で、直列に接続されている。Ｆ
ＥＴ２３、２４、２７及び３０のゲートは共に接続され
ており、またＦＥＴ２８と３１のゲートは共に接続され
ておりさらにキャプチャラッチ２１の交差結合されたＦ
ＥＴ３３及び３４のソースに接続されている。
照して検討することにより、本発明をより理解すること
ができる。図２では、キャプチャラッチ２１は、共通リ
ードＡと一対の相補的出力リードＣ及びＢとを、前述し
た従来技術のミヤモト等の回路として有している。ま
た、ミヤモト等では、一対の電界効果トランジスタ（Ｆ
ＥＴｓ）２３、２４は、電圧源Ｖｄｄに接続されている
キャプチャラッチ２１における２つのＦＥＴ２５及び２
６にタイプが類似であり、ＦＥＴ２５及び２６と並列に
接続されたソース−ドレイン回路と、さらに互いに接続
されクロック信号ＣＬＫの受信のためのゲートとを有し
ている。ＦＥＴ２３と逆極性の３つのＦＥＴ２７、２８
及び２９のソース−ドレイン回路は、ＦＥＴ２３と２５
の接合点とグランドとの間で、直列に接続されており、
また、ＦＥＴ２４と逆極性の３つのＦＥＴ３０、３１及
び３２のソース−ドレイン回路は、ＦＥＴ２４と２６の
接合点とグランドとの間で、直列に接続されている。Ｆ
ＥＴ２３、２４、２７及び３０のゲートは共に接続され
ており、またＦＥＴ２８と３１のゲートは共に接続され
ておりさらにキャプチャラッチ２１の交差結合されたＦ
ＥＴ３３及び３４のソースに接続されている。
【００１６】ＦＥＴ２９及び３２と同じ極性のタイプの
ＦＥＴ３７は、ＦＥＴ３３及び３４のソースとグランド
との間に接続されたドレイン−ソース回路を有してい
る。クロック入力ＣＬＫは、ＦＥＴ２３、２７、２４及
び３０のゲートに接続され、また、一連の組のインバー
タ１９及び２０を介してＦＥＴ３７のゲートに接続され
ている。
ＦＥＴ３７は、ＦＥＴ３３及び３４のソースとグランド
との間に接続されたドレイン−ソース回路を有してい
る。クロック入力ＣＬＫは、ＦＥＴ２３、２７、２４及
び３０のゲートに接続され、また、一連の組のインバー
タ１９及び２０を介してＦＥＴ３７のゲートに接続され
ている。
【００１７】格納されるべきデータビットを供給するデ
ータ入力Ｄは、ＦＥＴ３２のゲートに接続され、また、
相補的なデータ入力Ｄ* はＦＥＴ２９のゲートに接続さ
れている。キャプチャラッチ２１の出力Ｃ及びＢは、Ｆ
ＥＴ２３及び２４と同じ極性のタイプである出力ドライ
ブＦＥＴ４４及び４５のゲートにそれぞれ接続されてい
る。ＦＥＴ４４及び４５のソース−ドレイン回路は、電
圧源Ｖｄｄから逆極性のタイプのＦＥＴ４６及び４７の
ドレイン−ソース回路を介して、グランドにそれぞれ接
続されている。出力信号は、相補的な出力端子Ｑ* 及び
Ｑにおいてそれぞれ得られる。
ータ入力Ｄは、ＦＥＴ３２のゲートに接続され、また、
相補的なデータ入力Ｄ* はＦＥＴ２９のゲートに接続さ
れている。キャプチャラッチ２１の出力Ｃ及びＢは、Ｆ
ＥＴ２３及び２４と同じ極性のタイプである出力ドライ
ブＦＥＴ４４及び４５のゲートにそれぞれ接続されてい
る。ＦＥＴ４４及び４５のソース−ドレイン回路は、電
圧源Ｖｄｄから逆極性のタイプのＦＥＴ４６及び４７の
ドレイン−ソース回路を介して、グランドにそれぞれ接
続されている。出力信号は、相補的な出力端子Ｑ* 及び
Ｑにおいてそれぞれ得られる。
【００１８】キャプチャラッチ出力Ｂは、インバータ４
９を介してＦＥＴ４６のゲートに接続されており、また
キャプチャラッチ出力Ｃは、インバータ４８を介してＦ
ＥＴ４７のゲートに接続されている。双方向保持ラッチ
１２１は、交差結合されたインバータ５０及び５１で形
成されており、出力端子Ｑ* とＱとの間に接続されてい
る。
９を介してＦＥＴ４６のゲートに接続されており、また
キャプチャラッチ出力Ｃは、インバータ４８を介してＦ
ＥＴ４７のゲートに接続されている。双方向保持ラッチ
１２１は、交差結合されたインバータ５０及び５１で形
成されており、出力端子Ｑ* とＱとの間に接続されてい
る。
【００１９】本回路の動作を理解するため、次に図３
（Ａ）及び図３（Ｂ）のタイミング図も参照する。クロ
ックパルスが、クロック入力ＣＬＫにおいて受信され
る。これは、ＦＥＴ２３、２７、２４及び３０のゲート
に供給され、さらにインバータ１９及び２０を通過する
ことによって生じた短い遅延の後に、ＦＥＴ３７のゲー
トに供給される。このようにして、フリップフロップが
イネーブルされ、データビットを捕捉しかつ格納する。
（Ａ）及び図３（Ｂ）のタイミング図も参照する。クロ
ックパルスが、クロック入力ＣＬＫにおいて受信され
る。これは、ＦＥＴ２３、２７、２４及び３０のゲート
に供給され、さらにインバータ１９及び２０を通過する
ことによって生じた短い遅延の後に、ＦＥＴ３７のゲー
トに供給される。このようにして、フリップフロップが
イネーブルされ、データビットを捕捉しかつ格納する。
【００２０】ＦＥＴ２９及び３２におけるデータパルス
Ｄ及びＤ* の設定に続いて、クロックパルスのリーディ
ングエッジ５５が、ＦＥＴ２３、２７、２４及び３０に
おいて受信される。従来技術のミヤモト等では、ＶＲＥ
ＦはＦＥＴ２９のゲートに供給でき、上述した閾値回路
によって論理中間点レベルに保たれる。しかしながら、
本発明の好適な実施例においては、データパルスＤ* が
ＦＥＴ２９のゲートに供給される。どのような極性でも
データパルスを構成できるので、相補的な極性がＦＥＴ
２９及び３２のゲートに供給されたとき、ＦＥＴ２９か
或いはＦＥＴ３２のどちらかが導通となり、他のＦＥＴ
は非導通となる。遅延に続いて、共通端子Ａが、（示さ
れたＦＥＴの極性に対して）ハイ論理レベルのクロック
パルスによってＦＥＴ３７を介して、グランドに接続さ
れ、従ってこのとき、リードＡに生じる付加的な影響は
ない。しかしながら、ＦＥＴ２９或いは３２のどちらか
１つは導通になり、それによってＦＥＴ２８或いは３１
のどちかのソースが、グランドに接続される。
Ｄ及びＤ* の設定に続いて、クロックパルスのリーディ
ングエッジ５５が、ＦＥＴ２３、２７、２４及び３０に
おいて受信される。従来技術のミヤモト等では、ＶＲＥ
ＦはＦＥＴ２９のゲートに供給でき、上述した閾値回路
によって論理中間点レベルに保たれる。しかしながら、
本発明の好適な実施例においては、データパルスＤ* が
ＦＥＴ２９のゲートに供給される。どのような極性でも
データパルスを構成できるので、相補的な極性がＦＥＴ
２９及び３２のゲートに供給されたとき、ＦＥＴ２９か
或いはＦＥＴ３２のどちらかが導通となり、他のＦＥＴ
は非導通となる。遅延に続いて、共通端子Ａが、（示さ
れたＦＥＴの極性に対して）ハイ論理レベルのクロック
パルスによってＦＥＴ３７を介して、グランドに接続さ
れ、従ってこのとき、リードＡに生じる付加的な影響は
ない。しかしながら、ＦＥＴ２９或いは３２のどちらか
１つは導通になり、それによってＦＥＴ２８或いは３１
のどちかのソースが、グランドに接続される。
【００２１】リードＡがグランド電位になったとき、従
ってＦＥＴ２８及び３１は、ＦＥＴ２９及び３２を介し
てＤ及びＤ* のブロッキング効果を止められる。キャプ
チャラッチノードＢ及びＣのどちらでも、リードＡがグ
ランドに遷移したとき、キャプチャラッチのバランスを
崩すために、ＦＥＴ２７及び３０を介して瞬時にローに
パルス化される。キャプチャラッチは、データを捕捉す
るためにリードＣとＢとの間の僅かな電圧差を増幅す
る。
ってＦＥＴ２８及び３１は、ＦＥＴ２９及び３２を介し
てＤ及びＤ* のブロッキング効果を止められる。キャプ
チャラッチノードＢ及びＣのどちらでも、リードＡがグ
ランドに遷移したとき、キャプチャラッチのバランスを
崩すために、ＦＥＴ２７及び３０を介して瞬時にローに
パルス化される。キャプチャラッチは、データを捕捉す
るためにリードＣとＢとの間の僅かな電圧差を増幅す
る。
【００２２】リードＢ及びＣはそれぞれロー及びハイ論
理レベルの信号を運び、これらの信号の逆の論理レベル
が、ＦＥＴ４６及び４７のゲートにそれぞれ現れる。従
って、ＦＥＴ４６は導通となり、またＦＥＴ４７は非導
通となる。ＦＥＴ４５は導通となり、またＦＥＴ４４は
非導通となる。その結果、（ＦＥＴ４５を介してＶｄｄ
から導通された）ハイ論理レベルの信号が、出力リード
Ｑに供給され、また（ＦＥＴ４６を介してグランドから
導通された）ロー論理レベルの信号が、出力リードＱ*
に供給される。
理レベルの信号を運び、これらの信号の逆の論理レベル
が、ＦＥＴ４６及び４７のゲートにそれぞれ現れる。従
って、ＦＥＴ４６は導通となり、またＦＥＴ４７は非導
通となる。ＦＥＴ４５は導通となり、またＦＥＴ４４は
非導通となる。その結果、（ＦＥＴ４５を介してＶｄｄ
から導通された）ハイ論理レベルの信号が、出力リード
Ｑに供給され、また（ＦＥＴ４６を介してグランドから
導通された）ロー論理レベルの信号が、出力リードＱ*
に供給される。
【００２３】クロックパルスは、ハイからロー論理レベ
ルへの遷移で終了し、それによってＦＥＴ２７及び３０
は非導通となり、ＦＥＴ２３及び２４は導通となり、ま
た短い遅延の後でＦＥＴ３７は非導通となる。ＦＥＴ２
７、３０及び３７は非導通で、ＦＥＴ２３及び２４は導
通であることにより、キャプチャラッチの出力リードＢ
及びＣはソースＶｄｄに「プリチャージ」し、それによ
って出力ドライブＦＥＴ４４、４５、４６及び４７は非
導通にされ、さらに共通リードＡはソースフォロワをし
て動作するＦＥＴ３３及び３４を介して、Ｖｄｄに向け
て変更される。共通リードＡは、最終的にはＶｄｄ−Ｆ
ＥＴ３３及び３４の閾値電圧に変化し、それによってＦ
ＥＴ２８及び３１は、導通にさせられる。ここで、同期
化フリップフロップは完全にリチャージされ、また次の
クロックパルスの立ち上がりエッジでデータを捕捉する
用意ができる。
ルへの遷移で終了し、それによってＦＥＴ２７及び３０
は非導通となり、ＦＥＴ２３及び２４は導通となり、ま
た短い遅延の後でＦＥＴ３７は非導通となる。ＦＥＴ２
７、３０及び３７は非導通で、ＦＥＴ２３及び２４は導
通であることにより、キャプチャラッチの出力リードＢ
及びＣはソースＶｄｄに「プリチャージ」し、それによ
って出力ドライブＦＥＴ４４、４５、４６及び４７は非
導通にされ、さらに共通リードＡはソースフォロワをし
て動作するＦＥＴ３３及び３４を介して、Ｖｄｄに向け
て変更される。共通リードＡは、最終的にはＶｄｄ−Ｆ
ＥＴ３３及び３４の閾値電圧に変化し、それによってＦ
ＥＴ２８及び３１は、導通にさせられる。ここで、同期
化フリップフロップは完全にリチャージされ、また次の
クロックパルスの立ち上がりエッジでデータを捕捉する
用意ができる。
【００２４】インバータ５０及び５１によって形成され
る保持ラッチに現れる相補的な論理レベルは、クロック
がローになりＦＥＴ４４、４５、４６及び４７がオフで
あるときに、そのラッチに格納される。従って、相補的
な論理レベルの出現の結果、クロックパルスのタイミン
グがハイ論理レベルを設定することで、データは出力リ
ードＱ及びＱ* に強く駆動されるのがわかる。これは、
リードＱにおけるハイ論理レベルのリーディングエッジ
５９とリードＱ* 上のその補と共に、図３（Ａ）に示さ
れている。
る保持ラッチに現れる相補的な論理レベルは、クロック
がローになりＦＥＴ４４、４５、４６及び４７がオフで
あるときに、そのラッチに格納される。従って、相補的
な論理レベルの出現の結果、クロックパルスのタイミン
グがハイ論理レベルを設定することで、データは出力リ
ードＱ及びＱ* に強く駆動されるのがわかる。これは、
リードＱにおけるハイ論理レベルのリーディングエッジ
５９とリードＱ* 上のその補と共に、図３（Ａ）に示さ
れている。
【００２５】最大の電流引出しは、フリップフロップが
１つ或いは他の極性方向で、安定状態にフリッピングさ
れる間のスイッチング時間の間に起こる。クロックパル
スがロー或いはハイ論理レベルのときは、非常に低い電
流が引き出される。ＦＥＴ４４と４６或いはＦＥＴ４５
と４７が同時に導通となる時間はない。その結果、「ク
ローバ（ｃｒａｗｂａｒ）」電流は、出力段Ｑ及びＱ*
によって引き出されない。回路が安定状態に達し、保持
ラッチがデータビットを格納した後、回路によって引き
出される電流量が、再び非常に低いレベルに降下する。
１つ或いは他の極性方向で、安定状態にフリッピングさ
れる間のスイッチング時間の間に起こる。クロックパル
スがロー或いはハイ論理レベルのときは、非常に低い電
流が引き出される。ＦＥＴ４４と４６或いはＦＥＴ４５
と４７が同時に導通となる時間はない。その結果、「ク
ローバ（ｃｒａｗｂａｒ）」電流は、出力段Ｑ及びＱ*
によって引き出されない。回路が安定状態に達し、保持
ラッチがデータビットを格納した後、回路によって引き
出される電流量が、再び非常に低いレベルに降下する。
【００２６】続いて、ハイ論理レベルのデータパルス
は、電流が引き出されることなしに、いつでもローレベ
ルに降下するが、これはこのときキャプチャラッチの共
通リードＡがグランド電位にありＦＥＴ２８及び３１が
非導通であるからである。出力Ｑにおけるハイ論理レベ
ルは、ハイ論理レベルに維持され、また出力Ｑ* におけ
るロー論理レベルは、ロー論理レベルに維持される。
は、電流が引き出されることなしに、いつでもローレベ
ルに降下するが、これはこのときキャプチャラッチの共
通リードＡがグランド電位にありＦＥＴ２８及び３１が
非導通であるからである。出力Ｑにおけるハイ論理レベ
ルは、ハイ論理レベルに維持され、また出力Ｑ* におけ
るロー論理レベルは、ロー論理レベルに維持される。
【００２７】新たなビット論理レベルのスイッチ、格納
及び出力の間、初期の論理レベルの格納を参照して上述
したように、回路は一時的に最大電流を流す。従って、
回路は、ビット論理レベルの格納間隔の間のみの最大電
流を用いて、受信し、格納し、またビットを相補的な出
力リードＱ及びＱ* へ提供するが、一度格納されると、
ＦＥＴ２３及び２４が導通となってキャプチャラッチが
プリチャージングするクロック信号のハイ論理レベルの
部分のトレーリングエッジでの短い中間の期間を除い
て、最小の電流のみが流れる。キャプチャラッチがプリ
チャージングする間、動作電流が、前述した非常に低い
レベルより高いローレベルに一時的に増加する。
及び出力の間、初期の論理レベルの格納を参照して上述
したように、回路は一時的に最大電流を流す。従って、
回路は、ビット論理レベルの格納間隔の間のみの最大電
流を用いて、受信し、格納し、またビットを相補的な出
力リードＱ及びＱ* へ提供するが、一度格納されると、
ＦＥＴ２３及び２４が導通となってキャプチャラッチが
プリチャージングするクロック信号のハイ論理レベルの
部分のトレーリングエッジでの短い中間の期間を除い
て、最小の電流のみが流れる。キャプチャラッチがプリ
チャージングする間、動作電流が、前述した非常に低い
レベルより高いローレベルに一時的に増加する。
【００２８】回路は、本回路がＳＤＲＡＭにおいて使用
されるのに必要な要求条件であるデータをクロックと同
期させる利点を有することは注意すべきである。図４
（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、（要素６０とし
て示されている）上述した同期回路へ接続される最適な
入力を表している。図４（Ａ）では、インバータ６２
は、ＤＩＮ* 入力データをＤＩＮ入力データへ反転し、
両者が回路のＤ* 及びＤ入力に供給される。図４（Ｂ）
では、相補的データＤＩＮ及びＤＩＮ * が、回路のＤ及
びＤ* 入力に入力される。図４（Ｃ）では、ＤＩＮデー
タはＤ入力に、ＶＲＥＦはＤ* 入力に供給され、一方図
４（Ｄ）では、ＶＲＥＦがＤ入力に、ＤＩＮ* データが
Ｄ* 入力に入力され、ＶＲＥＦは正確なＴＴＬ閾値電圧
である。
されるのに必要な要求条件であるデータをクロックと同
期させる利点を有することは注意すべきである。図４
（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、（要素６０とし
て示されている）上述した同期回路へ接続される最適な
入力を表している。図４（Ａ）では、インバータ６２
は、ＤＩＮ* 入力データをＤＩＮ入力データへ反転し、
両者が回路のＤ* 及びＤ入力に供給される。図４（Ｂ）
では、相補的データＤＩＮ及びＤＩＮ * が、回路のＤ及
びＤ* 入力に入力される。図４（Ｃ）では、ＤＩＮデー
タはＤ入力に、ＶＲＥＦはＤ* 入力に供給され、一方図
４（Ｄ）では、ＶＲＥＦがＤ入力に、ＤＩＮ* データが
Ｄ* 入力に入力され、ＶＲＥＦは正確なＴＴＬ閾値電圧
である。
【００２９】図５は、ＳＤＲＡＭのフロントエンドに向
けて補正のための一群の同期回路の使用を、そこへの同
期化の命令及びアドレス入力を提供するために示してい
る。種々のＳＤＲＡＭの命令アドレス入力が、ＴＴＬ入
力バッファ６４を介して、ＤＩＮ入力として同期回路へ
供給される。インバータ６２は、図４（Ａ）を参照して
説明したように、ＤＩＮ* 入力をＤＩＮ入力から供給す
る。各同期回路６０のための共通クロック信号は、入力
バッファ６６を介して得られる。
けて補正のための一群の同期回路の使用を、そこへの同
期化の命令及びアドレス入力を提供するために示してい
る。種々のＳＤＲＡＭの命令アドレス入力が、ＴＴＬ入
力バッファ６４を介して、ＤＩＮ入力として同期回路へ
供給される。インバータ６２は、図４（Ａ）を参照して
説明したように、ＤＩＮ* 入力をＤＩＮ入力から供給す
る。各同期回路６０のための共通クロック信号は、入力
バッファ６６を介して得られる。
【００３０】上記の説明を理解する当業者は、ここで代
わりの実施例や変更を、ここで示した原理を用いて設定
することができる。ここに添付された特許請求の範囲内
にある全ての物は、本発明の部分であると考えられる。
わりの実施例や変更を、ここで示した原理を用いて設定
することができる。ここに添付された特許請求の範囲内
にある全ての物は、本発明の部分であると考えられる。
【００３１】
【発明の効果】本発明に依れば、低い或いは零のスタン
バイ電力を使用し、従って近年のＤＲＡＭ、特にＳＤＲ
ＡＭにおいて使用するために非常に望ましい静的なフリ
ップフロップが提供できる。加えて、本発明は、高速
で、かつエッジトリガされ、また捕捉するデータをクロ
ックの活性化エッジに同期し、従ってＳＤＲＡＭに対し
て非常に有用となる。その伝搬遅延及びその伝搬遅延の
ばらつきは、非常に低くなることが証明されている。そ
れによって、低いダイナミック電力消費を有し、一方両
方のＱ及びＱ*の出力に対して高いエッジ駆動をさらに
供給できる。
バイ電力を使用し、従って近年のＤＲＡＭ、特にＳＤＲ
ＡＭにおいて使用するために非常に望ましい静的なフリ
ップフロップが提供できる。加えて、本発明は、高速
で、かつエッジトリガされ、また捕捉するデータをクロ
ックの活性化エッジに同期し、従ってＳＤＲＡＭに対し
て非常に有用となる。その伝搬遅延及びその伝搬遅延の
ばらつきは、非常に低くなることが証明されている。そ
れによって、低いダイナミック電力消費を有し、一方両
方のＱ及びＱ*の出力に対して高いエッジ駆動をさらに
供給できる。
【００３２】さらに、本発明によるフリップフロップ
は、長い経年、温度及び電圧変動に対して、安定であり
かつ機能的である。
は、長い経年、温度及び電圧変動に対して、安定であり
かつ機能的である。
【図１】（Ａ）は、従来技術によるダイナミックラッチ
回路の電気回路系統図である。（Ｂ）は、（Ａ）の回路
において使用されるクロック信号のタイミング図であ
る。（Ｃ）は、（Ａ）で示される回路と関連して用いら
れる基準回路の電気回路系統図である。
回路の電気回路系統図である。（Ｂ）は、（Ａ）の回路
において使用されるクロック信号のタイミング図であ
る。（Ｃ）は、（Ａ）で示される回路と関連して用いら
れる基準回路の電気回路系統図である。
【図２】本発明の好適な実施例による同期化フリップフ
ロップの電気回路系統図である。
ロップの電気回路系統図である。
【図３】（Ａ）及び（Ｂ）は、本発明の種々の信号を示
すタイミング図である。
すタイミング図である。
【図４】（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、種々の
入力の同期化フリップフロップの応用のブロック系統図
である。
入力の同期化フリップフロップの応用のブロック系統図
である。
【図５】ＳＤＲＡＭのフロントエンドに適用される幾つ
かの同期化フリップフロップのブロック系統図である。
かの同期化フリップフロップのブロック系統図である。
１ フリップフロップ ３、５ 出力インバータ ６、７ 電界効果トランジスタ（ＦＥＴ） ８、９ 一連の３つのＦＥＴ １１、１３ ３番目のＦＥＴ １５、１６ 相補的なＦＥＴ １９、２０ インバータ ２１ キャプチャラッチ ２３、２４ 電界効果トランジスタ ２５、２６ ＦＥＴ ２７、２８、２９ ＦＥＴ ３０、３１、３２ ＦＥＴ ３３、３４ ＦＥＴ ３７ ＦＥＴ ４４、４５ ＦＥＴ ４６、４７ ＦＥＴ ４８ インバータ ５０、５１ 交差結合型インバータ ５５ クロックパルスのリーディングエッジ ５９ リードＱのリーディングエッジ ６０ 同期回路 ６２ インバータ ６４ ＴＴＬ入力バッファ ６６ 入力バッファ １２１ 双方向ラッチ
フロントページの続き (72)発明者 リチャード シー フォス イギリス国 スコットランド ケーワイ２ ５エヌジェイ カークカルディ・ファイ フ レイス・ガーデンズ 28 (72)発明者 トマス ウォイシクキ カナダ国 ケー２ケー ２ピー１ オンタ リオ カナタ ヌドソン・ドライヴ 323
Claims (7)
- 【請求項１】 ａ）データパルスを受信する相補的な一
対のデータ入力と、 ｂ）クロックパルスを受信するクロック入力と、 ｃ）一対の相補的な入力と一対の相補的な出力とを有
し、ビットを捕捉するキャプチャラッチ回路と、 ｄ）データパルスを前記相補的なデータ入力から前記キ
ャプチャラッチの入力へ供給する手段と、 ｅ）前記キャプチャラッチを前記クロックパルスでトリ
ガする手段と、 ｆ）前記相補的な出力を双方向保持ラッチを介して互い
に接続する手段とを含み、 クロックパルスのリーディングエッジと１つの極性のデ
ータパルスの存在とが一致している間、前記キャプチャ
ラッチは前記データパルスに対応するビットを格納し、
また前記一対の相補的な出力を駆動するためにイネーブ
ルされ、クロックパルスの前記リーディングエッジと前
記データパルスの前記１つの極性に続いて前記相補的な
出力が前記保持ラッチによって駆動されたままであるこ
とを特徴とするフリップフロップ回路。 - 【請求項２】 前記出力のドライブ電流は、前記保持ラ
ッチによって駆動されたとき、フリップフロップ出力ド
ライバによって駆動されたときよりも低いことを特徴と
する請求項１記載の回路。 - 【請求項３】 前記保持ラッチは、一対の交差結合型イ
ンバータよりなることを特徴とする請求項２記載の回
路。 - 【請求項４】 前記相補的データ入力のうち１つは電圧
基準に接続され、さらにデータパルスの１つの極性を前
記フリップフロップ回路の前記相補的データ入力のうち
他へ供給する手段を含むことを特徴とする請求項１記載
の回路。 - 【請求項５】 前記電圧基準は、互いに接続されかつ前
記相補的なデータ入力に接続されたゲート及びドレイン
を有する相補的な一対の電界効果トランジスタよりな
り、前記トランジスタのうち１つは電圧源に接続された
ソースを有し、残りの１つはグランドに接続されたソー
スを有することを特徴とする請求項４記載の回路。 - 【請求項６】 前記データパルスのうち１つは、実質的
に無限に長く、一定の基準電圧として形成されているこ
とを特徴とする請求項１記載の回路。 - 【請求項７】 外部信号を請求項１記載の前記フリップ
フロップ回路を介して内部へ伝える入力回路を具備する
ことを特徴とする同期型半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US235647 | 1994-04-29 | ||
| US08/235,647 US5497115A (en) | 1994-04-29 | 1994-04-29 | Flip-flop circuit having low standby power for driving synchronous dynamic random access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08106786A true JPH08106786A (ja) | 1996-04-23 |
| JP3357501B2 JP3357501B2 (ja) | 2002-12-16 |
Family
ID=22886377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10642695A Expired - Lifetime JP3357501B2 (ja) | 1994-04-29 | 1995-04-28 | フリップフロップ回路及びこれを含む同期型半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5497115A (ja) |
| EP (1) | EP0680049B1 (ja) |
| JP (1) | JP3357501B2 (ja) |
| KR (1) | KR0163485B1 (ja) |
| DE (1) | DE69424530T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204707B1 (en) | 1998-08-26 | 2001-03-20 | Kabushiki Kaisha Toshiba | Flip-flop circuit with clock signal control function and clock control circuit |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307649A (ja) * | 1994-05-13 | 1995-11-21 | Fujitsu Ltd | 電子装置 |
| US5729719A (en) * | 1994-09-07 | 1998-03-17 | Adaptec, Inc. | Synchronization circuit for clocked signals of similar frequencies |
| US5796673A (en) | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
| EP0842578A4 (en) * | 1995-08-01 | 1998-12-09 | Auravision Corp | ALIGNED TRANSITION VIDEO SIGNAL SYNCHRONIZATION SYSTEM |
| JP3277112B2 (ja) * | 1996-01-31 | 2002-04-22 | 株式会社東芝 | 半導体記憶装置 |
| US5825225A (en) * | 1996-02-09 | 1998-10-20 | Intel Corporation | Boosted differential latch |
| US5838631A (en) | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
| US5777501A (en) * | 1996-04-29 | 1998-07-07 | Mosaid Technologies Incorporated | Digital delay line for a reduced jitter digital delay lock loop |
| US6002285A (en) * | 1996-05-28 | 1999-12-14 | International Business Machines Corporation | Circuitry and method for latching information |
| US5646566A (en) * | 1996-06-21 | 1997-07-08 | International Business Machines Corporation | Low power clocked set/reset fast dynamic latch |
| US5825224A (en) * | 1996-07-29 | 1998-10-20 | Sun Microsystems, Inc. | Edge-triggered dual-rail dynamic flip-flop with self-shut-off mechanism |
| US5796282A (en) * | 1996-08-12 | 1998-08-18 | Intel Corporation | Latching mechanism for pulsed domino logic with inherent race margin and time borrowing |
| US5872736A (en) * | 1996-10-28 | 1999-02-16 | Micron Technology, Inc. | High speed input buffer |
| US5917758A (en) | 1996-11-04 | 1999-06-29 | Micron Technology, Inc. | Adjustable output driver circuit |
| US5867049A (en) * | 1996-11-21 | 1999-02-02 | Sun Microsystems, Inc. | Zero setup time flip flop |
| US5949254A (en) * | 1996-11-26 | 1999-09-07 | Micron Technology, Inc. | Adjustable output driver circuit |
| US6115318A (en) | 1996-12-03 | 2000-09-05 | Micron Technology, Inc. | Clock vernier adjustment |
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| EP0680049B1 (en) | 2000-05-17 |
| DE69424530D1 (de) | 2000-06-21 |
| EP0680049A3 (en) | 1996-01-17 |
| EP0680049A2 (en) | 1995-11-02 |
| US5497115A (en) | 1996-03-05 |
| JP3357501B2 (ja) | 2002-12-16 |
| KR0163485B1 (ko) | 1999-03-20 |
| KR950035078A (ko) | 1995-12-30 |
| DE69424530T2 (de) | 2000-09-14 |
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| JPH0157432B2 (ja) |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020924 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081004 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081004 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081004 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091004 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101004 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101004 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101004 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101004 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101004 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101004 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111004 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111004 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111004 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111004 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111004 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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