TWI514413B - 記憶體陣列以及於記憶體陣列中加速資料傳輸的方法 - Google Patents

記憶體陣列以及於記憶體陣列中加速資料傳輸的方法 Download PDF

Info

Publication number
TWI514413B
TWI514413B TW100146633A TW100146633A TWI514413B TW I514413 B TWI514413 B TW I514413B TW 100146633 A TW100146633 A TW 100146633A TW 100146633 A TW100146633 A TW 100146633A TW I514413 B TWI514413 B TW I514413B
Authority
TW
Taiwan
Prior art keywords
pair
coupled
transistor
bit lines
differential
Prior art date
Application number
TW100146633A
Other languages
English (en)
Other versions
TW201248648A (en
Inventor
One-Gyun Na
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of TW201248648A publication Critical patent/TW201248648A/zh
Application granted granted Critical
Publication of TWI514413B publication Critical patent/TWI514413B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

記憶體陣列以及於記憶體陣列中加速資料傳輸的方法
本發明係有關於記憶體陣列，尤指一種包含有一局部感測加速器而可於讀取與寫入程序中增加資料傳輸速度的記憶體陣列。
傳統的半導體記憶體陣列包括全域(或”主要”)字元線與位元線以及局部(或”次要”)字元線與位元線，而讀取跟寫入的過程係透過自全域位元線傳輸資料至局部位元線來進行，反之亦然。此外，字元線可促進位元線的存取。
舉例來說，第1圖描繪了一個傳統記憶體陣列100。如圖所示，記憶體陣列100包含有差動局部(local)輸入/輸出線(差動局部字元線)Lio與LioF，其透過複數個電晶體而耦接於差動全域(global)輸入/輸出線(差動全域字元線)Gio與GioF。為了簡潔起見，僅有單一全域輸入/輸出的差動對與局部輸入/輸出的差動對被顯示於第1圖。
當操作時，在一傳統讀取流程中，局部位元線會預先充電(pre-charged)，這表示它們具有一特定值。一欄選擇訊號(column selection signal)CSEL(見第2圖所示之時序示意圖中的t0 )係被觸發產生以選擇一特定字元線，這使得相對應的差動位元線Lio與LioF會變“成熟的(mature)”，這表示其中有一條線會放電使得Lio與LioF之間發生位準分離(見第2圖所示之時序示意圖中t0 與t2 之間的Lio/LioF)，而差動位元線之間必須到達一預定的位準分離臨界值以使得一讀取程序可開始運行(見第2圖所示之時序示意圖中的t1 )，而此預定的位準分離臨界值通常大約為300mV。因此，記憶體陣列100也包含有一電流感測放大器，此電流感測放大器偵測位元線上之一小電流，並將該電流轉換至一電壓，並且放大該電壓以使得一儲存值可自記憶體中被讀取出來。當該電壓達到該最小位準分離時，該電流感測放大器便觸發產生一讀取啟動(read enable)訊號RdEn，其可導通局部線與全域線之間的電晶體，因此允許資料的傳輸。
對於寫入的過程而言，預備寫入至一局部位元線的值係出現於全域位元線上，欄選擇訊號CSEL(如第2圖所示)被觸發產生以選擇合適的字元線，且相對應之局部位元線開始產生訊號位準分離。當該電流感測放大器偵測到該訊號位準分離幾乎達到300mV時，一寫入啟動訊號WrEn會被觸發產生，其可將全域位元線上的值寫入局部位元線。
讀取程序中之欄選擇訊號CSEL與相對應的位元線的訊號位準分離之時序係描繪於第2圖中。如圖所示，局部位元線之訊號位準分離係緩慢且漸進的(見第2圖所示之時序示意圖中t0 、t1 與t2 之間的Lio/LioF)。一般來說，為了使讀取程序能快速發生，位於局部位元線上之電壓應盡可能的高，然而，在現今記憶體陣列中，電路佈局的尺寸通常很小，這代表電流感測放大器的尺寸也會很小，因此，電壓的放大程度便會很有限。
寫入程序亦為相似的問題所困擾。此外，在本技術領域中有一公認的現象是當線的長度增加時，線的電容值亦會增加，在傳統記憶體陣列100中，局部位元線相當的長，因此會具有一個相對大的電容值，此現象會造成差動局部位元線Lio與LioF的緩慢訊號位準分離(見第2圖中的Lio/LioF)，因此，當資料自全域位元線Gio與GioF寫入至局部位元線Lio與LioF時，便會造成一個重負載(heavy loading)的問題。
總結來說，傳統記憶體設計的特性(例如小尺寸感測放大器的需求以及訊號線之電容的存在)對於讀取與寫入的程序而言會引起無可避免的問題，因此，本領域的優先目標便在於設計一種可加速局部位元線之訊號位準分離的系統。
此處所揭露之系統與方法係有效地提供一記憶體陣列架構，其可加速局部位元線之間的訊號位準分離，以增加讀取與寫入操作的速度，同時可減少這些程序的功率消耗。
依據本發明之一實施例，其揭示一種記憶體陣列。該記憶體陣列包含有至少一對差動局部位元線、至少一對差動全域位元線、至少一欄選擇訊號線、至少一啟動訊號線以及一局部感測加速器。該欄選擇訊號線係用來將該對差動局部位元線充電至一預定電壓。該啟動訊號線係用來於該對差動局部位元線之一電壓達到一特定值時，將該對差動局部位元線耦接至該對差動全域位元線。該局部感測加速器係耦接於該對差動局部位元線，用來決定該對差動局部位元線之該電壓，且於該電壓達到該特定值時，啟動一加速器訊號線來栓鎖該對差動局部位元線中之一位元線並且將另一位元線拉低。
依據本發明之另一實施例，其揭示一種用於一記憶體陣列中加速資料傳輸之方法。該方法包含有：提供至少一對差動局部位元線；提供至少一對差動全域位元線；產生一欄選擇訊號，以將該對差動局部位元線充電至一預定值；產生一啟動訊號，以於該對差動局部位元線之一電壓達到一特定值時，將該對差動局部位元線耦接至該對差動全域位元線；當該電壓達到該特定值時，啟動一加速器訊號以栓鎖該對差動局部位元線中之一位元線並且將另一位元線拉低。
依據本發明之又一實施例，其揭示具有一局部加速區塊之記憶體陣列。該記憶體陣列包含有：至少一對差動局部位元線；至少一對差動全域位元線，耦接於該對差動局部位元線；以及至少一啟動線，耦接於該對局部位元線或該對全域位元線；其中該局部加速區塊係被設定來選擇性地將該對差動局部位元線之其一栓鎖在一高電位且造成另一差動局部位元線降至一低電位。
在下面詳述的說明中，參考用的附圖係構成本說明書的一部分，並於其中以披露特定實施例可能實行的方式來加以具體說明。該實施例的描述具有足夠的細節，而熟習本領域之技藝者當可據以理解並加以實現，且在不違背本發明之精神的範疇下，其他的實施例亦可被採用，且各種變化/修改亦是可行的。
本發明揭露一種新的記憶體陣列設計，其可消除許多傳統記憶體陣列中固有的速度限制，此處所述之系統與記憶體係促使局部位元線之間訊號位準的快速分離，因此可增加資料傳輸的速度並且同時減少讀取與寫入程序的功率消耗。
第3圖為本發明記憶體陣列設計300之一實施例的示意圖。記憶體陣列300包含有差動局部位元線Lio與LioF，耦接於差動全域位元線Gio與GioF。一讀取啟動線RdEn與一寫入啟動(write enable)線WrEnF分別耦接於該全域與差動局部位元線上之一電晶體對。記憶體陣列300亦包含有一局部感測加速器305。局部感測加速器305包含有兩個交叉耦合的電晶體311與312，耦接於局部位元線Lio與LioF之間，電晶體311與312的源極進一步耦接於一第三電晶體313之汲極，然後耦接於地，並且有一訊號線LSaEn耦接於第三電晶體313的閘極。交叉耦合的電晶體311與312被設定來使電晶體311之閘極耦接至電晶體312之汲極與一條差動局部位元線，同時電晶體312之閘極耦接於電晶體311之汲極與另一條差動局部位元線。
在操作過程中，局部感測加速器305使得局部位元線的位準在一讀取流程中加速的分離。一開始，在時間t0 的時候，欄選擇訊號CSEL(如第4圖所示)被觸發產生，這會選擇一特定字元線並且造成局部位元線Lio與LioF的位準分離(見第4圖的時序示意圖中，時間t0 的Lio/LioF訊號線)。交叉耦合之電晶體311與312感測局部位元線上的電流，並將電流轉換至一電壓且對此訊號進行放大。到了這個階段，在局部感測加速器305中接地的電晶體313係未被導通(或者說處在一高阻抗模式下)，以至於局部感測加速器(或者更一般性地被稱之為一局部加速區塊)305的操作如同一標準的交叉耦合電晶體對。
當達到局部位元線Lio與LioF之間一預先決定的分離臨界值(通常大約為300 mV)時，局部感測加速器305促使訊號LSaEn被觸發，進而導通了接地的電晶體313。如第4圖中位於時間t0 與t1 之間之Lio/LioF訊號線所示，位準分離於一開始時是漸進的，然而，一旦第三電晶體313被導通之後，第三電晶體313促使交叉耦合的電晶體311與312栓鎖Lio/LioF訊號線之其一，同時快速拉低另一條訊號線，如第4圖的時序示意圖中時間t1 所示。局部位元線Lio與LioF將會因此以快於習知技術許多的方式來達到他們的最大位準分離。如果RdEn與LSaEn的訊號在同一時間被觸發，則位於位元線上的值可以快速地自記憶體300中被讀取，如第4圖的時序示意圖中時間t1 所示。
對一寫入流程而言，局部感測加速器305的功用與其在讀取流程中的功用差不多相同。在局部位元線達成一預先決定之最小位準分離以前，記憶體陣列300的運作會像是一傳統記憶體陣列。當欄選擇訊號CSEL被觸發產生至一特定字元線時，該寫入程序係被觸發，如第5圖的時序示意圖中時間t0 所示，這會促使相對應的局部位元線開始進行位準分離(見第5圖的時序示意圖中位在時間t0 的Lio/LioF)。一但達到該最小分離，局部感測加速器305將會觸發訊號LSaEn，如第5圖中時間t1 所示，第三電晶體313會被導通並且將局部位元線Lio與LioF其中之一栓鎖在一高電位，同時讓另一條局部位元線快速達到一低電位。這會提升位元線上的電壓，以至於電容值會減少。此外，該寫入程序的負載亦不如習知技術來的重。
在第4圖中，訊號RdEn係於時間t1 時同時與訊號LSaEn一起觸發，從實務的角度來說，訊號LSaEn與訊號RdEn(對一寫入流程來說，則是訊號WrEn)的觸發產生時間的中間若有一些微的延遲會比較好，這是因為在訊號LSaEn被觸發產生與局部位元線被局部感測加速器305栓鎖與拉低之間也許會有一個小延遲，而此延遲的確切值可透過模擬來決定。
總結來說，本發明之局部感測加速器可增加一記憶體陣列讀取與寫入流程的速度，同時減少功率消耗，此外，包含有該局部感測加速器的記憶體陣列並不需要額外增加電路佈線面積。
雖然本發明透過某些較佳實施例來描述，然而，基於本發明之教導，本領域具通常知識者可輕易地瞭解各種應用於本發明裝置跟方法的修改與變化，因此，本發明之範疇應僅藉由參考後續所附之申請專利範圍與其均等變化來加以定義。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、300．．．記憶體陣列
305．．．感測加速器
311、312、313．．．電晶體
Lio、LioF．．．局部位元線
Gio、GioF．．．全域位元線
第1圖為傳統記憶體陣列設計的示意圖。
第2圖為第1圖中之傳統記憶體陣列之訊號發送與字元線位準分離之間關係的時序示意圖。
第3圖為本發明記憶體陣列設計之一實施例的示意圖。
第4圖為第3圖中之記憶體陣列之一讀取程序之訊號觸發產生與字元線位準分離之間關係的時序示意圖。
第5圖為第3圖中之記憶體陣列之一寫入程序之訊號觸發產生與字元線位準分離之間關係的時序示意圖。
300．．．記憶體陣列
305．．．感測加速器
311、312、313．．．電晶體
Lio、LioF．．．局部位元線
Gio、GioF．．．全域位元線

Claims (11)

  1. 一種記憶體陣列，包含有：至少一對差動局部位元線；至少一對差動全域位元線；至少一欄選擇訊號線，用來將該對差動局部位元線充電至一預定電壓；至少一寫入訊號線，用來於該對差動局部位元線之一電壓被感測達到一特定值時，將該對差動局部位元線耦接至該對差動全域位元線；以及一局部感測加速器，耦接於該對差動局部位元線，用來決定該對差動局部位元線之該電壓，且於該電壓達到該特定值時，啟動一加速器訊號線來栓鎖該對差動局部位元線中之一位元線並且將另一位元線拉低；其中該局部感測加速器包含有：交叉耦合之第一電晶體以及第二電晶體，該第一電晶體的汲極耦接於該對差動局部位元線之一位元線以及該第二電晶體的汲極係耦接於該對差動局部位元線之另一位元線，且該第一電晶體的汲極係耦接於該第二電晶體的閘極，以及該第二電晶體的汲極係耦接於該第一電晶體的閘極；以及一第三電晶體，其汲極耦接於該第一電晶體的源極以及該第二電晶體的源極，閘極耦接於該加速器訊號，源極耦接 於一接地電壓。
  2. 如申請專利範圍第1項所述之記憶體陣列，其中該寫入啟動線係用來啟動該記憶體陣列之一寫入程序。
  3. 如申請專利範圍第1項所述之記憶體陣列，另包含一讀取啟動訊號線，用來啟動該記憶體陣列之一讀取程序，其中該讀取啟動訊號線分別連接一對電晶體之閘極，該對電晶體之汲極，該對電晶體之汲極耦接於該差動全域位元線，該對電晶體之源極耦接於一第四電晶體之汲極，該第四電晶體之閘極耦接一偏壓，且該第四電晶體之源極耦接於一接地電壓。
  4. 一種用於一記憶體陣列中加速資料傳輸之方法，包含有：提供至少一對差動局部位元線；提供至少一對差動全域位元線；產生一欄選擇訊號，以將該對差動局部位元線充電至一預定值；產生一寫入啟動訊號，以於該對差動局部位元線之一電壓被感測達到一特定值時，將該對差動局部位元線耦接至該對差動全域位元線；提供一局部感測加速器，其耦接於該對差動局部位元線之間，以利用該局部感測加速器來決定該對差動局部位元線之該電壓，其中該局部感測加速器包含有：交叉耦合之第一電晶體以及第二電晶體，該第一電晶體的汲 極耦接於該對差動局部位元線之一位元線以及該第二電晶體的汲極係耦接於該對差動局部位元線之另一位元線，且該第一電晶體的汲極係耦接於該第二電晶體的閘極，以及該第二電晶體的汲極係耦接於該第一電晶體的閘極；以及一第三電晶體，其汲極耦接於該第一電晶體的源極以及該第二電晶體的源極，閘極耦接於該加速器訊號線，源極耦接於一接地電壓；以及當該電壓達到該特定值時，啟動一加速器訊號以栓鎖該對差動局部位元線中之一位元線並且將另一位元線拉低。
  5. 如申請專利範圍第4項所述之方法，其中該寫入啟動訊號係用來啟動該記憶體陣列之一寫入程序。
  6. 如申請專利範圍第4項所述之方法，另包含利用一讀取啟動訊號來啟動該記憶體陣列之一讀取程序，其中該讀取啟動訊號線分別連接一對電晶體之閘極，該對電晶體之汲極，該對電晶體之汲極耦接於該差動全域位元線，該對電晶體之源極耦接於一第四電晶體之汲極，該第四電晶體之閘極耦接一偏壓，且該第四電晶體之源極耦接於一接地電壓。
  7. 一種具有一局部加速區塊之記憶體陣列，包含有：至少一對差動局部位元線； 至少一對差動全域位元線，耦接於該對差動局部位元線之間；以及至少一寫入啟動線，耦接於該對局部位元線或該對全域位元線，該至少一寫入訊號線係用來於該對差動局部位元線之一電壓被感測達到一特定值時，將該對差動局部位元線耦接至該對差動全域位元線；其中該局部加速區塊係被設定來選擇性地將該對差動局部位元線之一差動局部位元線栓鎖在一高電位且造成另一差動局部位元線降至一低電位，該局部加速區塊包含有：交叉耦合之第一電晶體以及第二電晶體，該第一電晶體的汲極耦接於該對差動局部位元線之一位元線以及該第二電晶體的汲極係耦接於該對差動局部位元線之另一位元線，且該第一電晶體的汲極係耦接於該第二電晶體的閘極，以及該第二電晶體的汲極係耦接於該第一電晶體的閘極；以及一第三電晶體，其汲極耦接於該第一電晶體的汲極以及該第二電晶體的源極，閘極耦接於該加速器訊號線，源極耦接於一接地電壓。
  8. 如申請專利範圍第7項所述之記憶體陣列，其中該寫入啟動線係分別耦接於一對電晶體之閘極，且該對電晶體之汲極以及源極係分別耦接於該對差動局部位元線與該對差動全域位元線。
  9. 如申請專利範圍第8項所述之記憶體陣列，其中該對電晶體係為P通道金屬氧化半導體裝置。
  10. 如申請專利範圍第7項所述之記憶體陣列，另包含一讀取啟動線，用來透過一對電晶體耦接於該對差動全域位元線，其中該讀取啟動訊號線分別連接一對電晶體之閘極，該對電晶體之汲極，該對電晶體之汲極耦接於該差動全域位元線，該對電晶體之源極耦接於一第四電晶體之汲極，該第四電晶體之閘極耦接一偏壓，且該第四電晶體之源極耦接於一接地電壓。
  11. 如申請專利範圍第10項所述之記憶體陣列，其中該對電晶體係為N通道金屬氧化半導體裝置。
TW100146633A 2011-05-20 2011-12-15 記憶體陣列以及於記憶體陣列中加速資料傳輸的方法 TWI514413B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/111,958 US8553480B2 (en) 2011-05-20 2011-05-20 Local IO sense accelerator for increasing read/write data transfer speed

Publications (2)

Publication Number Publication Date
TW201248648A TW201248648A (en) 2012-12-01
TWI514413B true TWI514413B (zh) 2015-12-21

Family

ID=47155185

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100146633A TWI514413B (zh) 2011-05-20 2011-12-15 記憶體陣列以及於記憶體陣列中加速資料傳輸的方法

Country Status (3)

Country Link
US (1) US8553480B2 (zh)
CN (1) CN102789803B (zh)
TW (1) TWI514413B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW318244B (zh) * 1992-12-17 1997-10-21 Siemens Ag
US20020041510A1 (en) * 1997-12-26 2002-04-11 Hitachi, Ltd. Semiconductor storage device
US6650572B2 (en) * 2001-07-12 2003-11-18 Broadcom Corporation Compact analog-multiplexed global sense amplifier for rams
US20070217260A1 (en) * 2006-03-20 2007-09-20 Sony Corporation Semiconductor memory device and its operation method
TWI293175B (en) * 2001-10-22 2008-02-01 Samsung Electronics Co Ltd Current sense amplifier circuits containing latches for improving stability and amplification in semiconductor devices
US20100128545A1 (en) * 2008-11-27 2010-05-27 Samsung Electronics Co., Ltd. Sense amplifier and semiconductor memory device using it

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0757470A (ja) * 1993-08-11 1995-03-03 Fujitsu Ltd 半導体記憶装置
US5675529A (en) * 1995-07-07 1997-10-07 Sun Microsystems, Inc. Fast access memory array
JPH1166858A (ja) * 1997-08-12 1999-03-09 Mitsubishi Electric Corp 半導体記憶装置
US6738300B2 (en) * 2002-08-26 2004-05-18 International Business Machines Corporation Direct read of DRAM cell using high transfer ratio
JP2004213829A (ja) * 2003-01-08 2004-07-29 Renesas Technology Corp 半導体記憶装置
JP5741965B2 (ja) * 2010-09-02 2015-07-01 株式会社ソシオネクスト データ伝送回路及びそれを備えた半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW318244B (zh) * 1992-12-17 1997-10-21 Siemens Ag
US20020041510A1 (en) * 1997-12-26 2002-04-11 Hitachi, Ltd. Semiconductor storage device
US6650572B2 (en) * 2001-07-12 2003-11-18 Broadcom Corporation Compact analog-multiplexed global sense amplifier for rams
TWI293175B (en) * 2001-10-22 2008-02-01 Samsung Electronics Co Ltd Current sense amplifier circuits containing latches for improving stability and amplification in semiconductor devices
US20070217260A1 (en) * 2006-03-20 2007-09-20 Sony Corporation Semiconductor memory device and its operation method
US20100128545A1 (en) * 2008-11-27 2010-05-27 Samsung Electronics Co., Ltd. Sense amplifier and semiconductor memory device using it

Also Published As

Publication number Publication date
CN102789803B (zh) 2014-09-03
TW201248648A (en) 2012-12-01
US8553480B2 (en) 2013-10-08
CN102789803A (zh) 2012-11-21
US20120294098A1 (en) 2012-11-22

Similar Documents

Publication Publication Date Title
US8208328B2 (en) Semiconductor memory device
CN109686387B (zh) 灵敏放大器
WO2022147981A1 (zh) 灵敏放大器、灵敏放大器的控制方法及存储器
US7116596B2 (en) Method of apparatus for enhanced sensing of low voltage memory
US7298660B2 (en) Bit line sense amplifier control circuit
US9190126B2 (en) Transistor voltage threshold mismatch compensated sense amplifiers and methods for precharging sense amplifiers
JP2007122863A (ja) Ｓｒａｍのダイナミックセンス増幅器
US7477558B2 (en) Semiconductor memory device, a local precharge circuit and method thereof
KR102443599B1 (ko) 감지 증폭기 신호 부스트
US10529389B2 (en) Apparatuses and methods for calibrating sense amplifiers in a semiconductor memory
TW201019340A (en) Memory circuit and tracking circuit thereof
US8218385B2 (en) Current mode data sensing and propagation using voltage amplifier
US6320806B1 (en) Input/output line precharge circuit and semiconductor memory device adopting the same
KR100935720B1 (ko) 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치
US20080048727A1 (en) Sense amplifier-based latch
TWI514413B (zh) 記憶體陣列以及於記憶體陣列中加速資料傳輸的方法
US20110075498A1 (en) Semiconductor memory apparatus and test method using the same
TWI497520B (zh) 記憶體輸出電路
KR102280332B1 (ko) 센스앰프 및 이를 포함하는 반도체 장치
US20070104003A1 (en) Memory device with auxiliary sensing
KR102652188B1 (ko) 전류 래치 센스 앰프 및 메모리 장치
WO2023123666A1 (zh) 一种控制放大方法及电路、灵敏放大器和半导体存储器
KR100837804B1 (ko) 프리차지 유닛을 구비한 비트라인 센스앰프
KR20070046534A (ko) 센스엠프 인에이블신호 생성 장치
US9455003B2 (en) Driver and semiconductor memory device including the same