KR0182663B1 - 레벨 변환 회로 - Google Patents

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KR0182663B1
KR0182663B1 KR1019960000190A KR19960000190A KR0182663B1 KR 0182663 B1 KR0182663 B1 KR 0182663B1 KR 1019960000190 A KR1019960000190 A KR 1019960000190A KR 19960000190 A KR19960000190 A KR 19960000190A KR 0182663 B1 KR0182663 B1 KR 0182663B1
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신지 미따
타다히로 구로다
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사또 후미오
가부시끼가이샤 도시바
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage

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Abstract

저소비 전력이고 고속이면서, LSI 제조 프로세스나 동작 조건이 변한 경우에도 안정한 출력 전압을 얻는 것이 가능한 레벨 변환 회로를 제공하고 있다. CMOS 레벨의 차동 신호인 제1 CMOS 레벨 신호와 그 반전 신호인 제2 CMOS 레벨 신호를 입력하고, 그 입력 신호에 기초하여 전류를 출력하는 제1 입력부와, 상기 제1 입력부의 출력에 기초하여 상기 PECL 레벨의 차동 신호인 제1 PECL 레벨 신호와 그 반전 신호인 제2 PECL 레벨 신호를 출력하는 제1 변환 출력부와, 제1 및 제2 전류 제어 신호에 의해 상기 제1 변환 출력부의 출력 전류를 제어하고, 각각 상기 제1 및 제2 PECL 레벨 신호의 고레벨 및 저레벨을 결정하는 제1 전류 제어부를 구비하는 것이다.

Description

레벨 변환 회로
제1도는 본 발명에 관련된 레벨 변환 회로를 사용한 ATM 통신 제어 장치의 출력 부분의 블럭도.
제2도는 본 발명의 제1실시예에 관련된 레벨 변환 회로의 회로도.
제3도는 레프리커 바이어스 회로를 포함한 제1실시예의 CMOS-PECL 레벨 변환회로의 회로도.
제4도는 본 발명의 제2실시예에 관련된 레벨 변환 회로의 회로도.
제5도는 본 발명의 제3실시예에 관련된 레벨 변환 회로의 회로도.
제6도는 본 발명의 제4실시예에 관련된 레벨 변환 회로의 회로도.
제7도는 종래의 CMOS-PECL 레벨 변환 회로의 일구성예를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1,2 : N-MOS(제1 및 제2 스위칭용 트랜지스터)
5,6,8,9 : P-MOS(커런트 미러)
7,10 : 출력 단자(제1 및 제2 출력 노드)
11,12,13 : N-MOS(제1, 제2 및 제3 전류 제어용 트랜지스터)
21,22 : 연산 증폭기(제1 및 제2 신호 생성 수단)
31,32 : P-MOS(제1 및 제2 저소비 전력용 트랜지스터)
41,42 : 제1 CMOS 인버터 43,44 : 제2 CMOS 인버터
60,60a,60b,60c : 레프리커 바이어스 회로
Z,ZN : 제1 및 제2 PECL 레벨 신호 N1,N2 : 제1 및 제2 노드
A,AN : 제1 및 제2 CMOS 레벨 신호 RF1,RF2 : 제1 및 제2 전류 제어 신호
본 발명은 소진폭 인터페이스인 PECL 인터페이스 등에 이용되고, CMOS 레벨로 부터 PECL 레벨로 전압 레벨의 변환을 행하는 레벨 변환 회로에 관한 것이다.
종래의 이러한 종류의 레벨 변환 회로로서는, 예를 들어, 제7도에 도시한 것등이 있다. 제7도는 종래의 CMOS-PECL 레벨 변환의 일 구성예를 도시하는 회로도이다.
이 CMOS-PECL 레벨 변환 회로는 CMOS 레벨(OV-5V)의 차동 신호[A, AN(A의 반전 신호)]가 각각 인가되는 입력 단자(101,102)를 갖고, 이 중 입력 단자(102)에는 P채널 MOS 트랜지스터(이하, P-MOS라고 한다)(103)의 게이트가 접속되어 있다. P-MOS(103)은 P-MOS(104)와 공통으로 전원(Vdd)(5V)와 출력 단자(105)와의 사이에 접속되어 있다.
동일한 방식으로, 입력 단자(101)에는 P-MOS(106)의 게이트가 접속되어 있다. P-MOS(106)은 P-MOS(107)과 공통으로 전원(Vdd)와 출력 단자(108)과의 사이에 접속되어 있다. 더우기, 출력 단자(105,108)에는 각각 저항(Rt)를 통해 전원(Vt)(3V)가 접속되어 있다. 또한, 각 저항(Rt)는 각각 전송선의 특성 임피던스(Zt)와 매칭(matching)하고 있다.
그리고, 출력 단자(105,108)로부터는 PECL 레벨(3.3V-4.1V)의 차동 신호[Z,ZN(Z의 반전신호)]가 각각 출력되도록 되어 있다. 이하, L레벨의 PECL 레벨 신호(Z,ZN)을 출력하는 경우의 전류는 Io1로, H' 레벨을 출력하는 경우의 전류는 Ioh로 한다.
상기 P-MOS(104,107)은 항상 온(on)하여 두고, 전류(Io1)가 흐르도록 트랜지스터 사이즈(게이트 폭)에 의해 조절되어 있다. 또, P-MOS(103,106)은 온일 때 전류(Ioh)에서 전류(Io1)를 뺀 전류(Ioh-Io1)이 흐르도록 트랜지스터 사이즈에 의해 조정되어 있다.
CMOS 레벨의 신호(=L 레벨), 신호 AN(=H 레벨)이 입력 단자(101,102)에 입력되면, P-MOS(103)은 오프, P-MOS(106)은 온되기 때문에, 출력 단자(105)의 전류는 (Io1)로 되고, L 레벨의 PECL 레벨 신호(Z)를 출력한다. 한편, 출력 단자(108)의 전류는 (Ioh)로 되고, H 레벨의 PECL 레벨 신호(ZN)을 출력한다.
반대로, CMOS 레벨 신호 A(=H 레벨), 신호 AN(=L 레벨)이 입력되면, 동일한 방식으로 출력 단자(105)는 H 레벨의 PECL 레벨 신호(Z)를 출력하고, 출력다자(108)은 L 레벨의 PECL 레벨 신호(ZN)을 출력한다.
이에 의해서, CMOS 레벨의 차동 신호를 PECL 레벨의 차동 신호로 변환할 수 있다.
그렇지만, 상술한 종래의 레벨 변환 회로에서는, 트랜지스터 사이즈에 따라 출력 전류와 전압을 결정하기 때문에, LSI 제조 프로세서와 전원·온도·전송선의 특성 임피던스 등의 동작 조건이 변한 경우에, 출력 전압이 크게 변동한다고 하는 문제가 있었다.
본 발명은 상술한 것과 같은 종래의 문제점을 해결하기 위한 것으로, 그 목적은 LSI 제조 프로세스와 동작 조건이 변한 경우에도, 변동이 작은 안정된 출력 전압을 얻을 수 있는 레벨 변환 회로를 제공하는 것이다. 또 다른 목적은 동작 조건이 변한 경우에 있어서도, 변동이 작은 안정된 출력 전압을 얻을 수 있고, 또한 고속 동작이 가능한 레벨 변환 회로를 제공하는 것이다. 더우기, 저소비 전력이면서도 고속이기 때문에, LSI 제조 프로세스와 동작 조건이 변한 경우에도 안정한 출력 전압을 얻을 수 있는 레벨 레벨 변환 회로를 제공하는 것이다.
상기 목적을 달성하기 위해, 제1발명의 특징은 CMOS 레벨의 차동 신호를 PECL 레벨의 차동 신호로 변환하는 레벨 변환 회로에 있어서, 상기 CMOS 레벨이ㅡ 차동 신호인 제1 CMOS 레벨 신호의 이의 반전 신호인 제2 CMOS 레벨 신호를 입력하고, 이 입력 신호에 기초한 전류를 출력하는 제1 입력부와, 상기 제1 입력부의 출력에 기초하여 상기 PECL 레벨의 차동 신호인 제1 PECL 레벨 신호와 그의 반전 신호인 제2 PECL 레벨 신호를 출력하는 제1 변환 출력부와, 제1 및 제2 전류 제어 신호에 의해 상기 제1 변환 출력부의 출력 전류를 제어하고, 각각 상기 제1 및 제2 PECL 레벨 신호의 고레벨 및 저레벨을 결정하는 제1 전류 제어부를 구비한 것이다.
제2 발명의 특징은 상기 제1 발명에 있어서, 상기 제1 입력부, 상기 제1 변환출력부 및 상기 제1 전류 제어부와 각각 동일한 구성의 제2 입력부, 제2 변환 출력부 및 제2 전류 제어부를 설치함과 동시에, 상기 제2 변환 출력부로부터 출력되는 제3 PECL 레벨 신호에 기초하여 제1 피드백 신호를 생성하는 제1 신호 생성 수단과, 상기 제2 변환 출력부로부터 출력되는 상기 제3 PECL 레벨 신호의 반전 신호인 제4 PECL 레벨 신호에 기초하여 제2 피드백 신호를 상기 제2 전류 제어부에 피드백하고, 동시에 상기 제2 입력부의 입력 신호를 제1 및 제2 전원으로 하여 레프리커 바이어스(replica bias) 회로를 구성하고, 상기 레프리커 바이어스 회로로부터 출력되는 상기 제1 및 제2 피드백 신호를 각각 제1 및 제2 전류 제어 신호로 한 것이다.
제3 발명의 특징은 제1 및 제2 노드의 공통 노드와의 사이에 각각 접속되고, CMOS 레벨의 차동 신호인 제1 CMOS 레벨 신호와 그 반전 신호인 제2 CMOS 레벨 신호에 기초하여 교대로 온/오프 동작하는 제1 및 제2 스위칭용 트랜지스터와, 상기 제1 노드에 흐르는 전류에 대응하여 PECL 레벨의 차동 신호 중 제1 PECL 레벨 신호를 제1 출력 노드로 출력하는 제1 변환 출력부와, 상기 제2 노드에 흐르는 전류에 대응하여 상기 제1 PECL 레벨 신호의 반전 신호인 제2 PECL 레벨 신호를 제2 출력노드에 출력하는 제2 변환 출력부와, 제1 전류 제어 신호에 기초하여 상기 공통 노드에 흐르는 전류를 제어하는 제1 전류 제어용 트랜지스터와, 제2 전류 제어 신호에 기초하여 상기 제1 노드에 흐르는 전류를 제어하는 제2 전류 제어 트랜지스터와, 상기 제2 전류 제어 신호에 기초하여 상기 제2 노드에 흐르는 전류를 제어하는 제3 전류 제어 트랜지스터를 구비한 것이다.
제4 발명의 특징은 상기 제3 발명에 있어서, 상기 제1 및 제2 스위칭용 트랜지스터, 상기 제1 내지 제3 전류 제어용 트랜지스터 및 상기 제1 내지 제2 변환 출력부와 각각 동일한 구성의 제3 및 제4 스위칭용 트랜지스터, 제4 내지 제6 전류제어용 트랜지스터 및 제3 및 제4 변환 출력부를 설치하고 있는 것과 동시에, 상기 제3 변환 출력부로부터 제3 출력 노드에 출력되는 제3 PECL 레벨 신호에 기초하여 제1 피드백 신호를 생성하는 제1 신호 생성 수단과, 상기 제4 변환 출력부로부터 제4 출력 노드에 출력되는 상기 제3 PECL 레벨 신호의 반전 신호인 제4 PECL 레벨 신호에 기초하여 제2 피드백 신호를 생성하는 제2 신호 생성 수단을 설치하고, 상기 제1 피드백 신호를 상기 제4 전류 제어용 트랜지스터의 제어 전극에 피드백하고, 상기 제2 피드백 신호를 상기 제5 및 제6 전류 제어용 트랜지스터의 제어 전극에 피드백하고, 또 상기 제3 및 제4 스위칭용 트랜지스터의 각 제어 전극에 각각 제1 및 제2 전원을 접속하여 레프리커 바이어스 회로를 구성하고, 상기 레프리커 바이어스 회로로부터 출력되는 상기 제1 피드백 신호를 상기 제1 전류 제어 신호로서 상기 제1 전류 제어용 트랜지스터의 제어 전극에 공급하고, 상기 제2 피드백 신호를 상기 제2 전류 제어 신호로서 상기 제2 및 제3 전류 제어용 트랜지스터의 각 제어 전극에 각각 공급하도록 구성한 것이다.
제5 발명의 특징은, 상기 제4 발명에 있어서, 상기 제1 전원과 상기 제1 출력 노드와의 사이에 접속되고 상기 제2 CMOS 레벨 신호에 기초하여 도통 제어되는 제1 저소비 전력용 트랜지스터와, 상기 제1 전원과 상기 제2 출력 노드와의 사이에 접속되고 상기 제1 CMOS 레벨 신호에 기초하여 도통 제어되는 제2 저소비 전력용 트랜지스터를 설치하고, 상기 레프리커 바이어스 회로에는 상기 제1 전원과 상기 제3 출력 노드와의 사이에 접속되고 다른 제어 전극이 상기 제2 전원에 접속된 제3 저소비 전력용 트랜지스터와, 상기 제1 전원과 상기 제4 출력 노드와의 사이에 접속되고 제어 전극이 상기 제1 전원에 접속된 제4 저소비 전력용 트랜지스터를 설치한 것이다. 또한, 여기서, 상기 제1, 제2, 제3 및 제4 저소비 전력용 트랜지스터는 동일한 구성으로 되어 있다.
제6 발명의 특징은 상기 제5 발명에 있어서, 상기 제1 내지 제4 저소비 전력용 트랜지스터의 제어 전극을 제2 전원에 접속한 것이다.
제7 발명의 특징은 제1 전원과 공통 노드와의 사이에 접속되고 CMOS 레벨의 차동 신호 중 제1 CMOS 레벨 신호를 반전하여 제1 노드에 출력하는 제1 CMOS 인버터와, 제1 전원과 공통 노드와의 사이에 접속되고 상기 제1 CMOS 레벨 신호의 반전 신호인 제2 CMOS 레벨 신호를 반전하여 제2 노드에 출력하는 제2 CMOS 인버터와, 상기 공통 노드와 제2 전원과의 사이에 접속되고 제1 전류 제어 신호에 기초하여 해당 공통 노드에 흐르는 전류를 제어하는 제1 전류 제어용 트랜지스터와, 상기 제1 전원과 제1 출력 노드와의 사이에 접속되고 제2 전류 제어 신호에 기초하여 도통제어되는 제1 출력 트랜지스터를 갖고, 상기 제1 노드에 흐르는 전류에 대응하여 PECL 레벨의 차동 신호 중 제1 PECL 레벨 신호를 상기 제1 출력 노드에 출력하는 제1 변환 출력부와, 상기 제1 전원과 상기 제1 출력 노드와의 사이에 접속되고 상기 제2 전류 제어 신호에 기초하여 도통 제어되는 제2 출력 트랜지스터를 갖고, 상기 제2 노드에 흐르는 전류에 대응하여 상기 제1 PECL 레벨 신호의 반전 신호인 제2 PECL 레벨 신호를 상기 제2 출력 노드에 출력하는 제2 변환 출력부를 구비하는 것이다.
제8 발명의 특징은 상기 제7 발명에 있어서, 상기 제1 및 제2 CMOS 인버터, 상기 제1 및 제2 변환 출력부, 상기 제1 전류 제어용 트랜지스터 및 상기 제1 및 제2 출력 트랜지스터와 각각 동일한 구성의 제3 및 제4 CMOS 인버터, 제3 및 제4 변환 출력부, 제2 전류 제어용 트랜지스터 및 제3 및 제4 출력 트랜지스터를 설치하는 것과 동시에, 상기 제3 변환 출력부로부터 제3 출력 노드에 출력되는 제3 PECL 레벨 신호에 기초하여 제1 피드백 신호를 생성하는 제1 신호 생성 수단과, 상기 제4 변환 출력부로부터 제4 출력 노드에 출력되는 상기 제3 PECL 레벨 신호의 반전 신호인 제4 PECL 레벨 신호에 기초하여 제2 피드백 신호를 생성하는 제2 신호 생성 수단을 설치하고, 상기 제1 피드백 신호를 상기 제2 전류 제어용 트랜지스터의 제어 전극에 피드백하는 것과 동시에, 상기 제2 피드백 신호를 상기 제3 및 제4 출력 트랜지스터의 제어 전극에 피드백하고, 또 상기 제3 및 제4 CMOS 인버터의 입력측에 각각 상기 제1 및 제2 전원을 각각 접속하여 레프리커 바이어스 회로를 구성하고, 상기 레프리커 바이어스 회로로부터 출력되는 상기 제1 및 제2 피드백 신호를 각각 상기 제1 및 제2 전류 제어 신호로 한 것이다.
상기에 따른 구성의 제1 발명에 따르면, 제1 입력부는 제1 CMOS 레벨 신호와 제2 CMOS 레벨 신호에 기초한 전류를 출력하고, 제1 변환 출력부는 상기 제1 입력부의 출력에 기초하여 제1 PECL 레벨 신호와 제2 PECL 레벨 신호를 출력한다. 이때, 제1 전류 제어부는 제1 및 제2 전류 제어 신호에 의해 제1 변환 출력부의 출력 전류를 제어하고, 각각 제1 및 제2 PECL 레벨 신호의 고레벨 및 저레벨을 결정한다. 이에 의해, 2종류의 제1 및 제2 전류 제어 신호로 LSI 제조 프로세스나 동작조건 등의 변화를 보상하게 함으로써, LSI 제조 프로세스나 전원·온도·전송선의 특성 임피던스 등의 동작 조건이 변한 경우에도, 제1 및 제2 PECL 레벨 신호는 거의 변동하지 않게 된다.
제2 발명에 따르면, 상기 제1 발명에 있어서, 레프리커 바이어스 회로로부터 출력되는 제1 및 제2 피드백 신호를 각각 상기 제1 및 제2 전류 제어 신호로 했기 때문에, LSI 제조 프로세스나 동작 조건 등의 변화를 보상하기 위한 제1 및 제2 전류 제어 신호를 간단하면서도 정확히 생성할 수 있다.
제3 발명에 따르면, 제1 및 제2 스위칭용 트랜지스터는 제1 및 제2 CMOS 레벨신호에 기초하여 교대로 온/오프 동작하고, 공통 노드의 전류를 제1 노드측으로 흘리든지 제2 노드측으로 흘리는 것으로 전환을 행한다. 제1 변환 출력부는 제1 노드에 흐르는 전류에 대응하여 제1 PECL 레벨 신호를 제1 출력 노드에 출력하고, 제2 변환 출력부는 상기 제2 노드에 흐르는 전류에 대응하여 제2 PECL 레벨 신호를 제2 출력 노드에 출력한다. 이 때, 제2 전류 제어용 트랜지스터는 제1 전류 제어용 트랜지스터와 함께 동작하여 제1 PECL 레벨 신호의 고레벨 및 저레벨을 결정하고, 제3 전류 제어용 트랜지스터는 상기 제1 전류 제어용 트랜지스터와 함께 동작하여 상기 제2 PECL 레벨 신호의 고레벨 및 저레벨을 결정한다. 이에 의해, 2종류의 제1 및 제2 전류 제어 신호가 LSI 제조 프로세스타 동작 조건 등의 변활르 보상하게 함으로써, LSI 제조 프로세스나 동작 조건 등이 변한 경우에도 제1 및 제2 PECL 레벨 신호는 거의 변동하지 않게 된다. 더우기, 제1 및 제2 CMOS 레벨 신호에 기초하여, 공통 노드의 전류를 제1 노드측으로 흘리든지 제2 노드측으로 흘리는 것의 전환을 행하는 것만으로 제1 및 제2 PECL 레벨 신호를 출력하기 때문에 동작이 고속으로 된다.
제4 발명에 따르면, 상기 제3 발명 레벨 변환 회로에 사용되고, LSI 제조 프로세스나 동작 조건 드의 변화를 보상하기 위한 제1 및 제2 전류 제어 신호를 보다 간단하면서도 정확하게 생성할 수 있다.
제5 발명에 따르면, 제1 및 제2 저소비 전력용 트랜지스터는 각각 제1 또는 제2 출력 노드ㅗ다 고레벨을 출력할 때에 도통 상태로 되고, 이 때의 출력 전류의 일부는 제1 또는 제2 저소비 전력용 트랜지스터에 흐르기 때문에 소비 전력이 감소한다.
제6 발명에 따르면, 제1 및 제2 저소비 전력용 트랜지스터가 항상 도통 상태이고, 고레벨/저레벨 출력시의 출력 전류의 일부는 제1 및 제2 저소비 전력용 트랜지스터에 흐르기 때문에 소비 전력이 감소한다.
제7 발명에 따르면, 저레벨 출력시의 출력 전류ㅍ는 제1 및 제2 출력 트랜지스터를 제2 전류 제어 신호로 제어함으로써 출력한다. 또, 로레벨 출력시의 출력전류 중 저레벨 출력시의 출력 전류까지를 제1 및 제2 출력 트랜지스터의 전류로 하고, 그 이외의 전류를 예를 들면 커런트 미러(current mirror)를 사용하여 제1 전류 제어 신호로 제어하기 때문에, 소비 전력이 감소한다. 더우기, 제1 및 제2 CMOS 레벨 신호에 기초하여, 제1 및 제2 CMOS 인버터에 의해 공통 노드의 전류를 제1 노드측으로 흘리든지 제 2노드측으로 흘리는 것으로 전환하는 것만으로 제1 및 제2 PECL 레벨 신호를 출력하므로 동작이 고속으로 된다.
제8 발명에 따르면, 상기 제7 발명의 레벨 변환 회로에 사용되고, LSI 제조 프로세스나 동작 조건 등의 변화를 보상하기 위한 제1 및 제2 전류 제어 신호를 보다 간단하면서도 정확하게 생성할 수 있다.
이하, 제1 내지 제6도를 참조하면서 본 발명의 실시예를 구체적으로 설명한다. 여기서는, ATM 통신 제어 장치에 내장되어 있는 COMS-PECL 레벨 변환 회로를 예를 들어 설명한다. 물론, 여기서 설명하는 CMOS-PECL 레벨 변환 회로는 변경없이 혹은 필요에 따라 적절히 변경하여 다른 응용에 이용하는 것이 가능하다.
제1도는 광 케이블에 접속된 ATM 통신 제어 장치의 출력 부분을 개략적으로 도시하고 있다. 여기서 ATM의 프로토콜 처리층의 가장 낮은 레벨을 처리하는 물리층 컨트롤러(70)은 CMOS 회로로 구성되는 1칩 LSI이고, 상위의 데이타 링크층으로부터의 송신 데이타를 입력하여, CMOS 레벨이 펄스열로 변환하고, 소정의 전송속도로 출력하는 신호 전송 처리부(40)과, PECL 인터페이스로서의 CMOS-PECL 레벨 변환 회로(50)으로 되어 있다. 이 COMS-PECL 레벨 변환 회로(50)은 신호 전송 처리부(40)으로부터의 5V 및 0V의 CMOS 레벨을 가진 펄스열을 4.1V 및 3.3V의 PECL 레벨을 가진 펄스여로 변환하여 차동 신호로서 상보적 출력 단자(Z,ZN)으로부터 출력한다.
CMOS-PECL 레벨 변환 회로(50)으로부터의 차동 신호는 전송선(Zt)를 통해서 광전 변환 회로(71)로 입력되어, 여기서 광신호로 변환되고, 광 화이버로 보내진다. 또, 광전 변환 회로(71)의 입력 단자에는 전송선의 특성 임피던스(Zt)와 매칭을 취하기 위해 저항(Rt)가 각각 설치되어 있다.
제2도는 본 발명의 제1 실시예에 관련된 COMS-PECL 레벨 변환 회로의 회로도이고, 제3도의 물리층 컨트롤러의 출력부를 구성하고 있다.
이 레벨 변환 회로는 CMOS 레벨 차동 신호를 PECL 레벨의 차동 신호로 변환하는 것이고, 제1 입력부의 제1 및 제2 스위치용 트랜지스터를 각각 구성하는 N채널 CMOS 트랜지스터(이하, N-MOS라고 함)(1,2)를 갖고 있다.
N-MOS(1,2)의 각 게이트에는 각각 입력 단자(3,4)를 통해서 CMOS 레벨의 차동 신호인 제1 CMOS 레벨 신호(A)와 그 반전 신호인 제2 CMOS 레벨 신호(AN)이 입력되고, N-MOS(1,2)는 이들의 CMOS 레벨의 차동 신호에 의해 교대로 온/오프 동작한다.
N-MOS(1,2)의 각 드레인은 각각 제1 및 제2 노드(N1,N2)에 접속되고, 각 소소는 공통 노드(N3)에 접속되어 있다. 제1 노드(N1)에는 커런트 미러의 구조를 갖는 P-MOS(5,6)이 접속되고, 이 커런트 미러의 출력측인 P-MOS(6)의 드레인에는 출력 단자(7)(제1 출력 노드)이 접속되어 있다. 이 커런트 미러에 의하여 P-MOS(5,6)의 트랜지스터 사이즈의 비가 G5:G6=1:n일 때[단, G5,G6은 각각 P-MOS(5,6)의 게이트 폭], P-MOS (6)의 전류(출력 전류)는 P-MOS(5)의 전류의 약 n배로 된다.
동일하게, 제2 노드(N2)에는 커런트 미러의 구조를 갖는 P-MOS(8,9)가 접속되고, 이 커런트 미러의 출력측인 P-MOS(9)의 드레인에는 출력 단자(10)(제2 출력노드)가 접속되어 있다. 이 커런트 미러에 의하여, P-MOS(8,9)의 트랜지스터 사이즈의 비가 G8:G9=1:n일 때[단, G8,G9는 각각 P-MOS(8,9)의 게이트 폭], P-MOS(9)의 전류(출력 전류)는 P-MOS(8)의 전류의 약 n배로 된다.
그리고, 상기 공통 노드(N3)에는 제1 전류 제어 신호(RF1)에 의해 도통 제어되는 N-MOS(11)(제1 전류 제어용 트랜지스터)의 드레인이 접속되고, 그 소스가 접지 전원(Vss)에 접속되어 있다. 더우기, 상기 제1 노드(N1)에는 제2 전류 제어신호(RF2)에 따라 도통 제어되는 N-MOS(12)(제2 전류 제어용 트랜지스터)의 드레인이 접속되고, 이 소스가 접지 전원(Vss)에 접속되어 있다. 동일하게, 상기 제2노드(N2)에는 제2 전류 제어 신호(RF2)에 따라 도통 제어되는 N-MOS(13)(제3 전류 제어용 트랜지스터)의 드레인이 접속되고, 그 소스가 접지 전원(Vss)에 접속되어 있다.
이에 따라, P-MOS(5)의 전류는 N-MOS(12)의 전류와 N-MOS(1)의 전류를 합한 것으로 되고, 동일하게, P-MOS(8)의 전류는 N-MOS(13)의 전류와 N-MOS(2)의 전류를 합한 것으로 된다.
또, 출력 단자(7,10)에는 각각 저항(Rt)를 통해 전원(Vt)(3V)가 접속되고, 출력 단자(7,10)으로부터는 PECL 레벨(3.3V-4.1V)의 차동 신호인 제1 PECL 레벨(Z)와 그 반전 신호인 제2 PECL 레벨(ZN)이 각각 출력되도록 되어 있다. 또, 각 저항(Rt)는각각 전송선의 특성 임피던스(Zt)와 매칭하고, 출력 단자(7)측의 저항(Rt)와 P-MOS(5,6)으로 제1 변환 출력부가, 또 출력 단자(10)측의 저항(Rt)와 P-MOS(8,9)로 제2변환 출력부가 각각 구성되어 있다.
H 레벨을 출력할 때의 출력 전류(Ioh)는 (4.1-3)/Rt이고, L 레벨을 출력할 때의 출력 전류(Ioh)은 (3.3-3)/Rt이다. 또, N-MOS(12)의 전류는 N-MOS(13)의 전류와 거의 동일하고(Ioh/n), 상술한 바대로 각각 게이트에 공급되는 제2 전류 제어 신호(RF2)에 의해 제어되고 있다. 더우기, N-MOS(11)의 전류는 (Ioh-Io1)/n이고, 상술한 것과 같이 게이트에 공급되는 제1 전류 제어 신호(RF1)에 의해 제어되고 있다. 제1 및 제2 전류 제어 신호(RF1, RF2)는 LSI 제조 프로세서나 동작 조건 등의 변화를 보상하는 것이고, 후술하는 바와 같이, 레프리커 바이어스 회로에 의해 발생되는 것으로 되어 있다.
다음으로, 이상과 같이 구성되는 레벨 변환 회로의 동작을 설명한다.
CMOS 레벨의 신호[A=(L 레벨)], 신호[AN=(H 레벨)]이 입력 단자(3,4)에 입력되면, N-MOS(1)은 오프, N-MOS(2)는 온되기 때문에, P-MOS(5)의 전류는 N-MOS(12)의 전류와 동일하게 Io1/n이다. 또, N-MOS(6)의 전류는 커런트 미러에 의해 N-MOS(5)의 n배인 출력 전류(Io1)가 흐르므로, 출력 단자(7)에는 L 레벨의 PECL 레벨 신호(Z)가 출력된다.
이 때, N-MOS(8)의 전류는 N-MOS(13)의 전류와 N-MOS(11)의 전류를 합한 것으로 되고, Ioh/n이다. 또, N-MOS(9)의 전류는 커런트 미러에 의해 N-MOS(8)의 n배인 출력 전류(Ioh)가 흐르므로, 출력 단자(10)에는 H 레벨의 PECL 레벨(ZN)이 출력된다.
역으로, CMOS 레벨의 신호[A=(H 레벨)], 신호[AN=(L 레벨)]이 입력된 경우에도, 동일한 방식으로 출력 단자(7)은 H 레벨의 PECL 레벨 신호(Z)를 출력하고, 출력 단자(10)은 L 레벨의 PECL 레벨 신호(ZN)을 출력한다.
제3도는 상기 전류 제어 신호(RF1, RF2)를 발생하는 레프리커 바이어스 회로를 포함한 본 실시예의 CMOS-PECL 레벨 변환 회로의 회로도이다.
이 CMOS-PECL 레벨 변환 회로는 상기 제2도에 도시한 레벨 변환 회로를 레벨 변환부(50)으로 하고, 이 레벨 변환부(50)에 전류 제어 신호(RF1, RF2)를 발생하는 레프리커 바이어스 회로(60)이 접속되어 구성되어 있다.
바이어스 회로(60)은 상술한 레벨 변환부(50)과 동일한 구성의 회로를 포함하는 것이다. 즉, 상술한 레벨 변환부(50)에 있어서의 N-MOS(1,2), N-MOS(5,6), N-MOS(8,9), N-MOS(11,12,13) 및 저항(Rt)와, 각각 동일한 구성(트랜지스터 사이즈도 동일)의 N-MOS(1a,2a)(제3 및 제4 스위칭 트랜지스터), N-MOS(5a,6a), N-MOS(8a,9a), N-MOS(11a,12a,13a) 및 저항(Rt')가 동일한 제조 프로세스로 형성되어 있다.
그리고, 이 바이어스 회로의 출력, 다시 말하면 출력 단자(7a)(제3 출력 노드)에 출력되는 제3 PECL 레벨 신호(ZB)가 H 레벨로, 출력 단자(10a)(제4 출력 노드)에 출력되는 제4 PECL 레벨 신호(ZNB)가 L 레벨로 되도록 제2 입력부를 구성하는 N-MOS(1a,2a)의 각 게이트에는 각각 제1 전원(Vdd)와 제2 전원(Vss)가 입력되고 있다.
더우기, 바이어스 회로(60)에는 연산 증폭기(21,22)(제1 및 제2 신호 생성수단)이 설치되어 있다. 이들 연산 증폭기들 중 연산 증폭기(21)의 부(-)극 입력측에는 상기 PECL 레벨 신호(ZB)가 입력되고, 이 정(+)극 입력측에는 H레벨의 기준 전압(VOHB)가 입력되고, 이 연산 증폭기(21)의 출력인 제1 전류 제어 신호(RF1)(제1 피드백 신호)가 N-MOS(11a)의 게이트에 공급되고 있다. 이에 의해 PECL 레벨 신호(ZB)가 기준 전압(VOHB)와 동일하게 되도록 피드백되고 있다.
동일한 방식으로, 연산 증폭기(22)의 부극 입력측에는 상기 PECL 레벨 신호(ZNB)가 입력되고, 이 정극 입력측에는 L 레벨의 기준 전압(VOLB)가 입력되고, 이 연산 증폭기(22)의 출력인 제2 전류 제어 신호(RF2)(제2 피드백 신호)가 N-MOS(12a,13a)의 게이트에 공급되고 있다. 이에 의해 PECL 레벨 신호(ZNB)가 기준 전압(VOLB)와 동일하게 되도록 피드백되고 있다.
상기 연산 증폭기(21,22)로부터 출력되는 상기 제1 및 제2 전류 제어 신호(RF1,RF2)(제1 및 제2 피드백 신호)는 상술한 제조 프로세스나 동작 조건 등이 변한 경우에도 ZB=VOHB, ZNB=VOLB로 되도록 전류를 제어하고, 상기 레벨 변환부(50)에 공급된다.
제3도에 도시하는 레벨 변환 회로에 있어서 바이어스 회로(60)은 레벨 변환부(50)과 동일한 제조 프로세스로 형성된 동일 구성의 회로를 포함하는 레프리커 바이어스 회로이므로, 레벨 변환부(50)에서 동작 조건에 변화가 발생한다면, 이 변화 성분은 바이어스 회로(60)의 동일 구성 회로에도 발생된다. 이 변화 성분을 보상하도록 전류 제어 신호(RF1,RF2)가 설정되고, 이 전류 제어 신호(RF1,RF2)에 의해 레벨 변환부(50)의 출력 전류(Ioh, Io1)이 제어된다. 즉, PECL 레벨 신호(Z,ZN)의 H레벨 및 L 레벨이 결정된다.
따라서, LSI 제조 프로세스나 전원·온도·전송선의 특성 임피던스 등의 동작 조건이 변한 경우에도 레벨 변환부(50)의 출력 전압[PECL 레벨 신호(Z,ZN)]는 거의변동되지 않는다.
또, 본 실시예에서는, 변화에 대응하여 설정된 전류 제어 신호(RF1,RF2)는 일정하기 때문에, N-MOS(11,12,13)의 전류가 일정하게 되고, 신호(A,AN)에 의해 N-MOS(11)의 전류를 N-MOS(1)측/N-MOS(2)측의 어느쪽으로 흘리도록 전환하는 것만으로 PECL 레벨 신호(Z,ZN)을 출력하고 있으므로, 동작이 고속으로 된다.
더우기, 레벨 변환 회로가 복수개 필요한 경우에도 바이어스 회로는 1개만 설치하여도 좋다.
또, 본 실시예에서는, 전류의 직류적 펄스가 존재하지만, 커런트 미러에 사용하고 있는 트랜지스터[P-MOS(5,6), P-MOS(8,9)]의 사이즈비(G5 : G6, G8 : G9)를 크게 하면 회로 내부의 전류를 작게 할 수 있다.
제4도는 본 발명의 제2 실시예에 관련된 레벨 변환 회로의 회로도이고, 제3도와 공통 요소에는 동일한 부호를 붙이고 설명을 생략한다.
상기 제1실시예의 레벨 변환 회로에서는, 상술한 것과 같이 커런트 미러에 사용하고 있는 트랜지스터의 사이즈비를 크게 함으로써 소비 전력을 작게 할 수 있지만, 본 실시예에서는, H 레벨을 출력할 때에 온하는 저소비 전력용 트랜지스터를 설치하여, 제1 실시예보다도 한층 더 저소비 전력화를 도모한 것이다.
구체적으로는, 상기 제3도에 도시한 레벨 변환부(50)에 있어서, 전원(Vdd)와 출력 단자(7)과의 사이에 접속되고 CMOS 레벨 신호(A)에 의해 온/오프 제어되는 P-MOS(31)(제1 저소비 전력용 트랜지스터)와, 전원(Vdd)와 출력 단자(10)과의 사이에 접속되고 CMOS 레벨 신호(A)에 의해 온/오프 제어되는 P-MOS(32)(제2 저소비 전력용 트랜지스터)를 설치하여 레벨 변환부(50a)를 구성한다.
그리고, 바이어스 회로(60)에는 전원(Vdd)와 출력 단자(7a)와의 사이에 접속되고 제어 전극이 전원(Vss)에 접속된 P-MOS(31a)(제3 저소비 전력용 트랜지스터)와, 전원(Vdd)와 출력 단자(10a)와의 사이에 접속되고 제어 전극이 전원(Vdd)에 접속된 P-MOS(32a)(제4 저소비 전력용 트랜지스터)를 설치하여, 레프리커 바이어스 회로(60a)를 구성한다. 또, 여기서, 상기 P-MOS(31,32,31a,32a)는 동일한 구성으로 되어 있다.
H 레벨의 출력 전류(Ioh)는 상기 제1 실시예에서는 커런트 미러용 P-MOS(6 또는 9)로 전부 흐르고 있지만, 본 실시예에서는 출력 전류(Ioh)의 일부를 저소비 전력용 트랜지스터인 P-MOS(31 또는 32)에 흐르게 함으로써, 커런트 미러용 P-MOS(6 또는 9)의 전류가 감소되므로 회로 내부의 소비 전력은 감소한다. 이 경우, 저소비 전력용 트랜지스터의 전류는 출력 전류(Ioh)보다 작지 않으면 안된다.
제5도는 본 실시예의 제3 실시예에 관련된 레벨 변환 회로의 회로도이고, 제4도와 공통 요소에는 동일한 부호를 붙이고 설명은 생략한다.
본 실시예의 레벨 변환 회로는 상기 제4도에 도시하는 회로(제2 실시예)에 있어서, P-MOS(31,32,31a,32a)(상기 제1 내지 제4 저소비 전력용 트랜지스터)의 제어 전극을 제2 전원(Vss)에 접속하고 레벨 변환 회로(50b) 및 바이어스 회로(60b)를 구성하여 저소비 전력화를 도모한 것이다.
본 실시예의 레벨 변환 회로에 따르면, 저소비 전력용 트랜지스터인 P-MOS(31,32,31a 및 32a)를 항상 온하여 두고, 출력 전류(Io1 및 Ioh)의 일부를 해당 저소비 전력용 트랜지스터에 흐르게 함으로써, 커런트 미러용 P-MOS(6 혹은 9)의 전류가 줄어들고, 회로 내부의 소비 전력이 감소한다. 이 경우, 상기 저소비 전력용 트랜지스터의 전류는 저항(Io1)보다 작지 않으면 안된다.
제6도는 본 발명의 제4 실시예에 관련된 레벨 변환 회로의 회로도이다.
본 실시예의 레벨 변환 회로도 저소비 전력이고 고속이면서, 상술한 동작 조건이 변한 경우에도, 전력 전압인 PECL 레벨 신호(Z,ZN)을 안정화할 수 있도록 한 것이다.
구체적으로 설명하면, 제6도에 도시한 것이 같은 본 실시예의 레벨 변환부(50c)는 제4도의 레벨 변환부(50b)에 있어서, N-MOS(1,2)로 구성되는 입력부를 P-MOS(41)과 N-MOS(42)로 이루어진 제1 CMOS 인버터, 및 P-MOS(43)과 N-MOS(44)로 이루어진 제2 CMOS 인버터로 구성하고, 전류 제어용 트랜지스터인 N-MOS(12,13)을 제거한 것이다.
이에 따라, 바이어스 회로(60c)도 동일한 방식으로 구성된다. 즉, P-MOS(41a)와 N-MOS(42a)로 구성되는 제3 CMOS 인버터, 및 P-MOS(43a)와 N-MOS(44a) 로 구성되는 제4 CMOS 인버터로 구성하고, N-MOS(12a,13a)를 제거한다.
그리고, P-MOS(31,32)를 각각 제1 및 제2 출력 트랜지스터로 하고, 연산 증폭기(22)로부터 출력되는 제2 전류 제어 신호(RF2)에 의해 온/오프 제어하는 것과 동일한 방식으로, 바이어스 회로(60c)측의 P-MOS(31a,32a)에도 제2 전류 제어 신호(RF2)에 의해 온/오프 제어하도록 구성한다.
또, 본 실시예에서는 커런트 미러(5,6), 제1 출력 트랜지스터의 P-MOS(31) 및 저항(Rt)로 제1 변환 출력부가 구성되고, 커런트 미러(8,9), 제2 출력 트랜지스터의 P-MOS(32) 및 저항(Rt)로 제2 변환 출력부가 구성되어 있다. 또, 이에 대응하는 제3 및 제4 변환 출력부가 바이어스 회로(60c)측에 구성되어 있다.
본 실시예의 레벨 변환 회로에 의하면, 출력 전류(Io1)은 커런트 미러를 사용하지 않고 P-MOS(31,32)를 전류 제어 신호(RF2)로 제어하여 출력되고 있다. 또, 출력 전류(Ioh) 중 (Io1)까지를 상기 P-MOS(31,32)의 전류로 하고, 그 이외의 전류는 커런트 미러를 이용하여 전류 제어 신호(RF1)로 제어한다. 이에 의해, 커런트 미러용 트랜지스터의 전류가 감소하기 때문에 회로 내부의 소비 전력을 저감할 수 있다.
또, 상기의 제2, 제3 및 제4 실시예에 도시된 저소비 전력화의 방법은 각각 조합하여 사용하는 것도 가능하다.
또한, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 도면 참조 부호는 본 발명의 이해를 용이하게 하기 위한 것이고, 본 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
이상의 상세한 설명에 설명한 바와 같이, 제1 발명에 따르면, LSI 제조 프로세스나 전원·온도·전송선의 특성 임피던스 등의 동작 조건 등이 변한 경우에도 출력 전압이 제1 및 제2 PECL 레벨 신호를 안정화하는 것이 가능하게 된다.
제2 발명에 따르면, 제1 발명의 레벨 변환 회로에 사용되고, LSI 제조 프로세스나 동작 조건 등의 변화를 보상하기 위한 제1 및 제2 전류 제어 신호를 간단하면서도 정확하게 생성할 수 있다.
제3 발명에 따르면, LSI 제조 프로세스나 동작 조건 등이 변한 경우에도, 출력 전압의 제1 및 제2 PECL 레벨 신호를 안정화할 수 있고, 게다가 고속 동작이 가능하게 된다.
제4 발명에 따르면, 제3 발명의 레벨 변환 회로에 사용되고, LSI 제조 프로세스나 동작 조건 등의 변화를 보상하기 위한 제1 및 제2 전류 제어 신호를 보다 간단하면서도 정확하게 생성할 수 있다.
제5 발명에 따르면, 저소비 전력이고 고속이면서, LSI 제조 프로세스나 동작조건이 변한 경우에도, 출력 전압의 제1 및 제2 PECL 레벨 신호를 안정화시키는 것이 가능하다.
제6 발명에 따르면, 제5 발명과 동일한 효과를 얻을 수 있다.
제7 발명에 따르면, 제5 발명과 동일한 효과를 얻을 수 있다.
제8 발명에 따르면, 제7 발명의 레벨 회로에 사용되고, LSI 제조 프로세스나 동작 조건 등의 변화를 보상하기 위한 제1 및 제2 전류 제어 신호르 보다 간단하면서도 정확하게 생성할 수 있다.

Claims (8)

  1. CMOS 레벨의 차동 신호를 PECL 레벨의 차동 신호로 변환하는 레벨 변환 회로에 있어서, 상기 CMOS 레벨의 차동 신호인 제1 CMOS 레벨 신호와 그 반전 신호인 제2CMOS 레벨 신홀르 입력하고, 이 입력 신호에 기초한 전류를 출력하는 제1 입력부(1,2,41,42,43 및 44)와, 상기 제1 입력부의 출력에 기초하여 상기 PECL 레벨의 차동 신호인 제1 PECL 레벨 신호와 그 반전 신호인 제2 PECL 레벨 신호를 출력하는 제1 변환 출력부(5,6,8,9,Rt,31,32)와, 제1 및 제2 전류 제어 신호에 의해 상기 제1 변환 출력부의 출력 전류를 제어하여 각각 상기 제1 및 제2 PECL 레벨 신호에 있어서의 고레벨 및 저레벨을 결정하는 제1 전류 제어부(11,12,13)를 포함하는 것을 특징으로 하는 레벨 변환 회로.
  2. 제1항에 있어서, 상기 제1 입력부, 상기 제1 변환 출력부 및 상기 제1 전류 제어부와 각각 동일한 구성의 제2 입력부(1a,2a,41a,42a,43a 및 44a), 제2 변환 출력부(5a,6a,8a,9a,Rt',31a 및 32a) 및 제2 전류 제어부(11a,12a 및 13a)를 설치함과 동시에, 상기 제2 변환 출력부로부터 출력되는 제3 PECL 레벨 신호에 기초하여 제1 피드백 신호를 생성하는 제1 신호 생성 수단(21)과, 상기 제2 변환 출력부로부터 출력되는 사익 제3 PECL 레벨 신호의 반전 신호인 제4 PECL 레벨 신호에 기초하여 제2 피드백 신호를 생성하는 제2 신호 생성 수단(22)를 설치하고, 상기 제1 및 제2 피드백 신호를 상기 제2 전류 제어부에 피드백하고, 상기 제2 입력부의 입력 신호를 제1 및 제2 전원으로 하는 레프리커 바이어스(replica bias) 회로(60,60a,60b 및 60c)를 구성하고, 상기 레프리커 바이어스 회로로부터 출력되는 상기 제1 및 제2 피드백 신호를 각각 상기 제1 및 제2 전류 제어 신호로 하는것을 특징으로 하는 레벨 변환 회로.
  3. 제1 및 제2 노드와 공통 노드와의 사이에 각각 접속되고, CMOS 레벨의 차동 신호인 제1 CMOS 레벨 신호와 그 반전 신호인 제2 CMOS 레벨 신호에 기초하여 교대로 온/오프 동작하는 제1 및 제2 스위칭용 트랜지스터(1 및 2)와, 상기 제1 노드에 흐르는 전류에 따라 PECL 레벨의 차동 신호 중 제1 PECL 레벨 신호를 제1 출력 노드에 출력하는 제1 변환 출력부(5,6 및 Rt)와, 상기 제2 노드에 흐르는 전류에 따라 상기 제1 PECL 레벨 신호의 반전 신호인 제2 PECL 레벨 신호를 제2 출력 노드에 출력하는 제2 변환 출력부(8,9 및 Rt)와, 제1 전류 제어 신호에 기초하여 상기 공통 노드에 흐르는 전류를 제어하는 제1 전류 제어용 트랜지스터(11)과, 제2 전류 제어 신호에 기초하여 상기 제1 노드에 흐르는 전류를 제어하는 제2 전류 제어 트랜지스터(12)와, 상기 제2 전류 제어 신호에 기초하여 상기 제2 노드에 흐르는 전류를 제어하는 제3 전류 제어 트랜지스터(13)을 포함하는 것을 특징으로 하는 레벨 변환 회로.
  4. 제3항에 있어서, 상기 제1 및 제2 스위칭용 트랜지스터, 상기 제1 내지 제3 전류 제어용 트랜지스터 및 상기 제1 및 제2 변환 출력부와 각각 동일한 구성을 갖는 제3 및 제4 스위칭용 트랜지스터(1a 및 2a), 제4 내지 제6 전류 제어용 트랜지스터(11a,12a 및 13a) 및 제3 및 제4 변환 출력부[(5a,6a 및 Rt') 및 (8a,9a 및 Rt')]를 설치하고, 상기 제3 변환 출력부로부터 제3 출력 노드에 출력되는 제3 PECL 레벨 신호에 기초하여 제1 피드백 신호를 생성하는 제1 신호 생성 수단(21)과, 상기 제4 변환 출력부로부터 제4 출력 노드에 출력되는 상기 제3 PECL 레벨 신호의 반전 신호인 제4 PECL 레벨 신호에 기초하여 제2 피드백 신호를 생성하는 제2 신호 생성 수단(22)를 설치하고, 상기 제1 피드백 신호를 상기 제4 전류 제어용 트랜지스터의 제어 전극에 피드백하고, 상기 제2 피드백 신호를 상기 제5 및 제6 전류 제어용 트랜지스터의 제어 전극에 피드백하며, 상기 제3 및 제4 스위칭용 트랜지스터의 각 제어 전극에 각각 제1과 제2 전원을 접속하여 레프리커 바이어스 회로(60,60a 및 60b)를 구성하고, 상기 레프리커 바이어스 회로로부터 출력되는 상기 제1 피드백 신호를 상기 제1 전류 제어 신호로서 상기 제1 전류 제어용 트랜지스터의 제어 전극에 공급하고, 상기 제2 피드백 신호를 상기 제2 전류 제어 신호로서 상기 제2 및 제3 전류 제어용 트랜지스터의 각 제어 전극에 각각 공급하도록 구성한 것을 특징으로 하는 레벨 변환 회로.
  5. 제4항에 있어서, 상기 제1 전원과 제1 출력 노드와의 사이에 접속되고, 상기 제2 CMOS 레벨 신호에 기초하여 도통 제어되는 제1 저소비 전력용 트랜지스터(31)과, 상기 제1 전원과 상기 제2 출력 노드와의 사이에 접속되고, 상기 제1 CMOS 레벨 신호에 기초하여 도통 제어되는 제2 저소비 전력용 트랜지스터(32)를 설치하고, 상기 레프리커 바이어스 회로(60a,60b)에는 상기 제1 전원과 상기 제3 출력 노드와의 사이에 접속되는 동시에 제어 전극이 상기 제2 전원에 접속되어 상기 제1 저소비 전력용 트랜지스터와 동일한 구성을 갖는 제3 저소비 전력용 트랜지스터(31a)와, 상기 제1 전원과 상기 제4 출력 노드와의 사이에 접속되는 동시에 제어 전극이 상기 제1 전원에 접속되어 상기 제2 저소비 전력용 트랜지스터와 동일한 구성을 갖는 제4 저소비 전력용 트랜지스터(32a)를 설치하는 것을 특징으로 하는 레벨 변환 회로.
  6. 제5항에 있어서, 상기 제1 내지 제4 저소비 전력용 트랜지스터의 제어 전극을 제2 전원에 접속한 것을 특징으로 하는 레벨 변환 회로.
  7. 제1 전원과 공통 노드와의 사이에 접속되고, CMOS 레벨의 차동 신호 중 제1 COMS 레벨 신호를 반전하여 제1 노드에 출력하는 제1 CMOS 인버터(41 및 42)와, 제1 전원과 공통 노드와의 사이에 접속되고, 상기 제1 CMOS 레벨 신호의 반전신호의 제2 CMOS 레벨 신호를 반전하여 제2 노드에 출력하는 제2 CMOS 인버터(43 및 44)와, 상기 공통 노드와 제2 전원과의 사이에 접속되고, 제1 전류 제어 신호에 기초하여 그 공통 노드에 흐르는 전류를 제어하는 제1 전류 제어용 트랜지스터(11)과, 상기 제1 전원과 제1 출력 노드와의 사이에 접속되어 제2 전류 제어 신호에 기초하여 도통 제어되는 제1 출력 트랜지스터(31)을 갖고, 상기 제1 노드에 흐르는 전류에 따라 PECL 레벨이 차동 신호 중 제1 PECL 레벨 신호를 상기 제1 출력 노드에 출력하는 제1 변환 출력부(5,6,31 및 Rt)와, 상기 제1 전원과 제2 출력 노드와의 사이에 접속되어 상기 제2 전류 제어 신호에 기초하여 도통 제어되는 제2 출력 트랜지스터(32)를 갖고, 상기 제2 노드에 흐르는 전류를 따라 상기 제1 PECL 레벨 신호의 반전 신호인 제2 PECL 레벨 신호를 상기 제2 출력 노드에 출력하는 제2 변환 출력부(8,9,32 및 Rt)를 포함하는 것을 특징으로 하는 레벨 변환 회로.
  8. 제7항에 있어서, 상기 제1 및 제2 CMOS 인버터, 상기 제1 및 제2 변환 출력부, 상기 제1 전류 제어용 트랜지스터 및 상기 제1 및 제2 출력 트랜지스터와 각각 동일한 구성을 갖는 제3 및 제4 CMOS 인버터[(41a 및 42a) 및 (43a 및 44a)], 제3 출력 트랜지스터(31a)를 갖는 제3 변환 출력부(5a,6a,31a 및 Rt'), 제2 전류 제어용 트랜지스터(11a) 및 제4 출력 트랜지스터(32a)를 갖는 제4 변환 출력부(8a,9a,32a 및 Rt')를 설치함과 동시에, 상기 제3 변환 출력부로부터 제3 출력 노드에 출력되는 제3 PECL 레벨 신호에 기초하여 제1 피드백 신호를 생성하는 제1 신호 생성 수단(21)과, 상기 제4 변환 출력부로부터 제4 출력 노드에 출력되는 상기 제3 PECL 레벨 신호의 반전 신호인 제4 PECL 레벨 신호에 기초하여 제2 피드백 신호를 생성하는 제2 신호 생성 수단(22)를 설치하고, 상기 제1 피드백 신호를 상기 제2 전류 제어용 트랜지스터의 제어 전극에 피드백하는 것과 동시에, 상기 제2 피드백 신호를 상기 제3 및 제4 출력 트랜지스터의 제어 전극에 피드백하고, 상기 제3 및 제4 CMOS 인버터의 입력측에 각각 상기 제1 및 제2 전원을 각각 접속하여 레프리커 바이어스 회로(60c)를 구성하고, 상기 레프리커 바이어스 회로로부터 출력되는 상기 제1 및 제2 프드백 신호를 각각 상기 제1 및 제2 전류 제어 신호로 하는 것을 특징으로 하는 레벨 변환 회로.
KR1019960000190A 1995-01-09 1996-01-08 레벨 변환 회로 KR0182663B1 (ko)

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JP95-001504 1995-01-09
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