KR100249335B1 - 액티브하며 로우 vsd를 갖는 전계 효과 트랜지스터 전류원 - Google Patents

Abstract

유리하게는 FET의 선형 영역에서 작동하고 부하와 관련되지 않은 자신의 출력 노드에서 임의의 전압 강하를 최소화하는 전류원 회로가 제공되었다. 본 회로는 FET의 양단에서 전압 강하의 효과를 끼치는 어떤 소자도 도입하지 않고서도 출력 전류가 동적으로 측정되는 원리로 작동한다. 전류원은 패드백 제어를 받는 패스 디바이드를 포함하여, 일정 전류가 출력 터미날에 배치된 부하에 관계없이 획득되도록 한다. 패스 디바이스의 작동은 제1 패스 디바이스의 것의 일부분이 되는 물리적 규모를 갖는 제2패스 디바이스에 의해 미러된다. 제1 및 제2패스 디바이스의 개별 출력에 의해 구동되는 높은 입력 임피던스를 갖는 차동 증폭기는 미러패스 디바이스가 제1 패스 디바이스와 동일 전압을 갖도록 강제한다.

Description

액티브하며 로우 Vsd를 갖는 전계 효과 트랜지스터 전류원

본 발명은 일반적으로 집적형 전류원에 관한 것인데, 더 자세하게는 전류원으로 기능하는 액티브하며 로우 V_sd를 갖는 FET에 관한 것이다.

트랜지스터와 같은 액티브 디바이스는 회로 디자이너에 의해 전류원으로서 일상적으로 사용되었다. 회로 의론에 의하면 전류원은 디바이스 양단에 걸린 전압에 관계없이 일정 전류를 공급하는 것으로 공지되어 있다. 바이폴라 및 FET 전계 효과 트랜지스터 양자가 전류원으로서 동일한 성공을 거두며 사용되었다. 전형적인 집적 회로 전류원은 미국 특허 번호(4,651,083)이고, Lachmann 등에서 허여된 문서에 개시되었는데, 여기서 일정 전류 출력이, 기준 전압이 그쪽으로 부착된 반전 입력을 구비한 연산 증폭기, 출력이 그쪽으로 결합되고 그에 의해 연산 증폭기의 출력 전압이 제1전류로 변환되는 제1스테이지, 연산 증폭기의 출력에 결합되고 연산 증폭기의 출력 전압을 제2전류로 변환하여 1차 근사하면 일정한 값이 되는 출력 전류를 공급하기 위한 제2스테이지, 및 넓은 전압 영역에 걸쳐서 일정 전류를 출력시키기 위해 전류 미러(mirror)를 갖는 추가의 스테이지를 구비함으로써 획득된다.Lachmann이 피드백을 구비한 회로를 제시하지만 바이폴라 디바이스에만 적용될 뿐이고, FET 디바이스에 대해 구현될 수 없다.

이상적인 전류원의 특성이 표준 트랜지스터를 사용하여 획득될 수 있지만, 몇가지의 실제적인 문제가 발생하여 FET의 수행성에 심각하게 악 영향을 끼치고 결과적으로 전류원의 수행성에도 악영향을 끼치는 중대한 한계를 일으키는 것으로 알려져 있다. 이런 한계의 주요 이유 중 두가지는 다음과 같다 : FET 전류원의 전압 작동 범위 및 출력 저항.

상기 언급한 문제가 부여하는 한계 중 몇몇은 몇개의 전류원을 요구하는 IEEE P1394 Phy Chip을 디자인하는 가운데 발견되었다. 본 분야의 기술자에게 잘 알려진 이 칩은 평행 SCSI(Small Computer System Interface, 즉 표준화된 주변부 상호접속 방식) I/O 버스를 직렬로 구현한 것이다. IEEE 표준 1394는 5 볼트 전원에 대해 인터페이스 레벨을 특정화한다(여기서 인터페이스는 드라이버, 수신기, 낮은 레벨의 프로토콜 등을 포함함). P1394 칩은 전류원이 적합 전압 레벨을 생성하기 위해 터미네이터(terminator) 양단에서 구동되는 고정 전류를 발생시키도록 하기 위해 전류 모드 신호 송출을 사용한다. 터미네이터를 통하는 전류 방향은 제1신호 송출 모드에 사용되는 동치 및 반대 차동터미네이터 전압을 생성하기 위해 전후로 스위치한다. 또한 신호 공통 모드 전압을 가변시키기 위해 두개의 레벨 사이에서 스위치하는 가변 전압원에 터미날들이 접속된다. 이 공통 모드 전압은 제2신호 송출 모드로서 사용된다.

전력 소비를 줄이기 위해, 임의 회로 또는 칩에서 Phy 칩이 한 예가 되는 3.3 볼트 CMOS 기술을 많은 칩 구현예에서 사용하는 것이 관행이다. 5 볼트 인터페이스에 대해 인터페이스 레벨을 생성하려고 3.3 볼트 기술을 사용하는 것은 그 양단에서 낮은 전압 강하를 나타내며 작동하는 전류원에 대한 필요가 생기게 한다.

P1394 특성 허용치를 따른, 감소된 전압 오우버헤드(즉 5 볼트와 비교했을때의 3.3볼트)는 전류원이 그 양단에 50 밀리볼트 만큼의 작은 전압으로 작동하도록 강제한다. 이런 전류원 하나를 조사해 보면, 전류원 FET의 양단에 걸리는 요구 전압 V_sd가 너무 작게 되어, 귀결 FET가 요구되는 크기를 맞출 수 없어 사용할 수 없게 된다. 따라서 종래 전류원을 사용하면 전체 Phy 칩을 디자인하는 것이 실현 불가능했다. 이런 한계들이 제기하는 문제를 더 잘 이해하기 위해 이 경우에는 pFET인 전형적인 FET의 전형적인 I-V 특성을 도시한 제1도을 참조해 설명하는데, 여기서 소스 대 드레인 전류 I_sd가 소스 대 드레인 전압 V_sd에 대하여 도시되었다. 최적 동작을 위해서는 트랜지스터가 새터레이션 영역 즉 (V_sd=V_sg-V_t)의 값에 따라 규정된 포물선의 우측 영역에 있도록 유지되어야 한다. FET는 I_sd가 V_sd의 넓은 가변 범위에 대해 실질적으로 일정한 값을 유지하는, 출력 특성의 "편평" 영역에서 전류원으로 기능한다. 본 분야의 기술자는 새터레이션 좌측 영역에서는 전류원이 효율성이 상실한다는 것을 충분히 이해할 것이다. 전류 I_sd가 새터레이션 영역에서 편평 상태를 유지하는 반면, 포물선의 좌측의 선형 영역에서 FET가 저항으로 기능하여 매우 비선형적인 전압 변화가 전류원으로서의 FET 작동을 변질시키게 된다. 더우기 더 높은 전류 레벨에서 선형 영역은 더 넓어져서 전류원으로 기능하는 영역을 더 제한시킨다. 자신의 선형 영역에서 작동하는 FET의 심각한 전압 범위 제한은 다음 논의에서 더 잘 이해될 것이다.

보통 전류원, 특히 FET 디바이스로 구현된 전류원은 다음의 두가지 기준에 의존하여 디자인된다 : 전류 I_ds및 최소 V_sd의 전압 레벨, 양호한 예로서 최소V_sd=110mv이고 전류 레벨 I=4 mA라고 가정하면, 디바이스의 폭 W 대 길이 ℓ의 비는 다음과 같이 계산될 수 있다 :

S = 2 X I/(K' X V_sd+ V_sd) = W/ℓ.

여기서, S=CMOS비(임의의 CMOS 디자인 매뉴얼로부터 공통으로 획득됨),W=㎛ 단위의 디바이스 폭, L=㎛ 단위의 디바이스 길이가 된다. 예를 들어

S = 2 X 4,000/(24 X 0.1 +0.1) = 33,333

이 된다.

또한, V_sd에 대한 I_sd의 독립성으로부터 도출되는 채널 변조 단락 현상(FET 디바이스의 특성 곡선을 그릴 때에 새터레이션 영역의 전류 곡선 기울기에 의해 표현됨)을 제거하기 위해서는, 트랜지스터 길이가 비교적 길어야 한다. 시뮬레이션을 해 보면 전형적인 CMOS 디바이스에 대해 채널 길이가 4㎛일 때에 채널 변조(디바이스의 물리적 파라미터의 함수인, FET 디바이스의 드레인 전류에 대한 변조기(modifier))에 관해 적합한 제어를 제공해 주었다.

귀결폭 W는 다음과 같다.

W = S X L = 3333 X 4 ㎛

= 133,333 ㎛

이런 큰 FET는 명백히 받아들일 수 없는 것이다. 상기 논의로부터 디바이스의 폭이 디바이스에 의해 소모된 영역 뿐만 아니라 수용할만한 확산성 및 게이트 캐패시턴스를 이뤄내야 한다는 점으로 인해 제약을 받는다는 것이 명백하다.

제2도는 FET의 출력과 직렬로 연결하여 종래에는 전류 측정을 어떻게 수행했는지를 도시한 개략도이다. 이미 설명한대로 V_sd가 넓은 범위에 걸쳐 변화되는 상황이라도 출력 노드에서 일정 전류를 유지할 수 있으면서 자신의 선형 영역에서 FET 디바이스를 동작시키는 것이 유리한데, 이는 전류원이 작은 V_sd를 사용하여 작동되도록 만들어질 수 있기 때문이다. 도면은 자신에게 부착된 출력 노드 전압 또는 임의의 부하와 독립적으로 자신의 출력단에서 일정 전류를 FET가 발생시키도록 허용해 주는 보상 셋업을 도시한다.

따라서 개념적으로는 전류계를 출력 노드와 직렬로 배치시킴으로써, 제어 셋업은 출력 노드 내로 또는 바깥으로 흐르는 전류량을 검출하고 이 전류량을 원 전류량으로 어찌되었든 복구하도록 구성될 수 있다. 따라서 음의 피드백 제어 셋업이 이런 목적을 달성키 위해 사용될 수 있다.

이러 셋업의 개념적 표현은 이론적으로 단순하고 명백한 것이지만, 실제 구현하는 것은 간단하지가 않다. 주요 난점은 측정 소자 양단에서 상당한 전압 강하를 보통 일으키는 전류 측정 방식으로부터 생긴다. 예로서 전형적이 전류계는 자신의 양단에서 전압이 측정되는 정밀 저항를 사용한다. FET 디바이스와 직렬로 연결된 추가의 저항은 유한한 양만큼 전압 V_sd를 추가로 감소시켜서, 가장 필요한 곳인 부하 양단에서 전압이 사용되는 것을 크게 제한시킨다. 따라서 출력 전압에 악영향을 끼칠 수 있는 임의의 소자를 직렬로 삽입시키지 않고서, 출력 전류를 동적으로 측정할 수 있는 향상된 방법이 필요하다.

따라서 본 발명의 주요 목적은 회로가 FET 디바이스의 전압 제한을 극복하도록 하기 위해 일반적 유형의 집적 회로형 일정 전류원을 제공하는 것이다.

본 발명의 또다른 목적은 전류원의 출력 전류를 일정하게 유지시키기 위해 제어 게이트 전압 기술과 연결하여 피드백을 사용하는 것이다.

본 발명의 또 하나의 목적은 전압 작동 범위가 도입하는 한계를 극복하는 수단을 구비한 일정 전류원을 제공하는 것이다.

본 발명의 추가 목적은 FET 디바이스의 출력 저항이 도입하는 한계를 극복할 수 있는 일정 전류원을 제공하는 것이다.

제1도는 pFET 디바이스의 전형적인 I_ds-V_sd특성의 플롯도.

제2도는 FET 출력과 직렬로 연결되어 전류를 측정하고 FET 디바이스가 일정 전류 출력을 발생시키도록 FET 디바이스를 보상하기 위한 종래의 셋업을 도시한 도면.

제3도는 본 발명에 따라 액티브하며 로우 V_sd를 갖는 FET 전류원의 개략도.

* 도면의 주요부분에 대한 부호의 설명

1 : 출력노드 40 : 전원

100,101,110 : pFET 130 : 차동 증폭기

140,141 : 저항 150 : 기준 전압

선행 및 염두에 둔 다른 목적들을 고려하여 본 발명에 따라서 일정 전류를 제공하고 트랜지스터 디바이스의 선형 및 새터레이션 영역에서 작동하는 집적형 일정 전류원이 제공되는데, 이 전류원은 출력 전류를 발생시키기 위한 제1액티브 패스 수단, 출력 전류를 측정하기 위한 수단, 측정 수단과 일체이고 측정 수단에 응답하며 출력 전류를 미러하는 제2액티브 패스 수단, 및 측정 수단에 응답하여 출력 전류를 일정하게 유지하여 출력 전류가 일정하게 유지되도록 하기 위한 제어 수단을 포함한다.

본 발명의 구성 및 작동 방법과 추가의 목적 및 이점은 부수 도면과 연결하여 다음의 특정 실시예에 대한 설명으로부터 가장 잘 이해될 것이다.

제3도을 참조하면, 본 발명의 양호한 실시예에 따른 액티브이며 로우 V_sd를 갖는 FET 전류원이 도시되었다.

전류원은 출력 노드(1)에서 일정 출력 전류를 발생시킨다. 양호한 실시예에서 제1액티브 패스 FET(100)은 전원 Vdd(40)과 출력 노드(1) 사이에서 최소한 100mV로 작동되도록 규정되었다. 전형적으로는 Vdd와 출력(1) 사이에서의 전위차가 넓게 변동될 때에 새터레이션 전류가 거의 일정하게 유지되는 새터레이션 영역에서 FET가 작동할 때 전류원은 가장 효율적이로 기능하다. 그러나 출력 노드(1)과 Vdd 사이의 전압이 너무 작을 때, FET 디바이스는 자신이 가변 저항처럼 기능하는 선형 영역으로 들어가게 된다. 명백히, 선형 영역에서 가변 저항처럼 기능하는 FET 전류원은 좋은 전류 조정성을 제공할 수 없을 뿐만 아니라 본 유형의 회로에 의도된 엄격한 전류 조정 규정을 만족시킬 수 없게 된다.

본 발명의 주요 양태 중 하나에 따르면, FET가 새터레이션 영역에서만 작동하도록 요구하지 않는다. 사실상 본 발명은 FET 디바이스가 새터레이션 영역과 선형 영역을 바꾸어 가며 작동하는 것을 허용해 준다.

본 회로의 작동이 이제 상세히 설명된다. FET 디바이스, 양호하게는 pFET는 전원 Vdd(40)에 접속된 소스, 차동 증폭기(130)의 출력 노드(10)에 부착된 게이트, 및 전류원의 출력 포트(1)을 제공하는 드레인을 구비한다. 출력 전압이 가변함에 따라 게이트 전압(10)을 출력 전류를 일정하게 유지하기 위해 지속적으로 갱신된다. 차동 증폭기(130)은 기준 전류(150)과 pFET(100)에서 흘러나오는 전류를 비교하기 위해 사용된다. 정규 차동 증폭기는 전압 입력에 따라 작동하므로 전류를 전압으로 변환하는 것이 필요하다(즉, 전류 및 전압을 이들의 현재 순서로부터 교환시킴에 의해), 이는 각각 접지에 부착된 저항(140) 및 (141)에 의해 성취된다. 차동 증폭기(130)으로의 입력은 고 임피던스를 나타내며, 따라서 기준 전류원(150)이 제공하는 임의의 전류가 저항(141) 양단에서 요구되는 기준 전압을 일으키는 것으로 가정된다. 양호한 실시예에서, 저항(140)과 (141)은 동일하다. 비슷하게 노드(30)에서의 제어 전압은 저항(141) 양단의 전류 대 전압 변환에 의해 발생된다. 비교되고 있는 전류는 pFET(110)을 통해 흐르는 전류이다. 어떤 전류도 차동 증폭기(130)의 (+) 입력단으로 흘러들지 않는다.

이상적으로는 출력 전류가 일정하게 유지되도록 하기 위해 게이트 전압(10)을 동적으로 제어하는 피드백 방식을 사용하는 것이 유리하다. 그러나, (100)을 통한 출력 전류가 소자를 가로지르며 전압 강하를 일으킬 수 있는, pFET(100)과 직렬로 연결된 상태의 임의의 소자를 도입하지 않고서 측정될 수 있는 것이 본 발명의 중요한 양태이다. 본 발명은 제2패스 디바이스 pFET(101)을 도입하여 pFET(100)의 출력을 통해 흐르는 전류를 미러한다. 완전한 미러는 두가지 전제가 만족될 때 성취된다 : (1) 디바이스의 물리적 성질, 즉 크기, 형태, 방향, 공정 및 온도, 및 (2) 디바이스의 전기적 환경이 동일할 때, 디자인을 하여서 pFET의 크기, 형태 및 방향이 pFET(100)의 것과 정합되도록 만들어질 수 있다. 또한 두 디바이스를 서로 근접하도록 배치시켜서 양 디바이스가 비슷한 공정 및 밀접한 열 결합을 받도록 보장될 수 있다. 명백히 공칭 공정 허용치를 고려해야만 한다. 전기적 환경 면에서, 볼 때, pFET(101)의 소스 및 게이트는 pFET(100)과 똑같은 방식, 즉 소스가 노드(40)에 부착되고, 게이트가 노드(10)에 부착된 방식으로 접속된다. 이는 pFET(100)와 pFET(101)의 드레인 전압(1) 및 (2)가 동일하도록 만들어준다.

정확한 복제로 pFET(100)을 미러하는 것의 바람직스럽지 않은 면은 귀결 전력 소모 및 pFET(100)과 (101)에 의해 사용되는 영역이 실효상 배가된다는 것이다.

측정할 때에 동일 전류를 사용하는 대신에 전류비를 사용하는 것이 현실적으로 더 바람직스럽다. 양호한 실시예에서, (20 : 1)의 비가 효율적으로 사용되어 전력 소모 및 회로 영역의 큰 절감을 이뤄내었다. 이 전류비는 pFET(101)과 동일한 pFET(20)들을 pFET(100)을 산출하기 위해 평행하게 배치시켜 이뤄졌다. 본 분야의 기술자는 우수한 결과를 보장하기 위해서 디바이스 파라미터 추적 및 근접도가 전류 미러 구조를 레이아웃할 때 주의 깊게 유지되어야 함을 충분히 알 것이다.

차동 증폭기(120)과 pFET(110)의 조합이 사용되어 pFET(101)의 드레인 전압 (2)가 출력 전압(1)에 동일하게 되도록 만들어 준다. 드레인 전압(1) 및 (2)가 동일 할 때, 전기적 및 물리적 성질이 동일하게 되도록 만들어 준다. 결과적으로 pFET(100)을 통해 흐르는 전류는 pFET(101)의 정확한 복제 또는 미러가 될 것이다. pFET(101)의 드레인 전압(2)는 차동 증폭기(120)을 단일 이득 모드 및 음의 피드백 구성에 설정함으로써 제어된다. 차동 증폭기(120)은 출력 노드(1) 및 (2)사이의 차가 0에 접근하도록 만들어준다. pFET(110)이 자신의 게이트가 차동 증폭기(120)의 출력 노드(20)에 부착된 상태에서 가변 저항으로 사용된다.

드레인 전압(2)를 설정하는 과정에 있어서 어떤 전류도 그쪽 노드(2)로 가라앉거나 소스의 구실을 하지 않도록 하는 것이 중요하다. 이는 노드(30) 비교 전압을 생성하는데 있어서 pFET(101)로부터 흘러나오는 전류를 사용할 필요가 있기 때문이다. 이 pFET(110)의 구성은 의도된 대로 정확히 작동하는데, 즉, 차동 증폭기(120)이 전압(2)를 제어할 수 있으면서 pFET(101)을 통해 흐르는 모든 전류가 직접 저항(140)을 통과하게 된다.

따라서 본 회로는 효율적으로 pFET(100)을 통하는 출력 전류를 측정하고, 출력 전압(1)의 변화로 인해 일어나는 전위 전류 변화를 동적으로 보상할 수 있게 된다. 핵심적인 면으로서는 전류가 기준 전압(150)과 정합될 때까지 차동 증폭기(130)이 출력 전류를 간접적으로 측정하고 출력 pFET(100)의 게이트 전압(10)을 조정한다.

상기 언급된 구성의 부산물은, 출력 전류를 동적으로 제어함으로써 2차 전류 변동 효과가 본질상 제거된다는 것이다. 예로서 모든 전류원에서, 이들의 속성 즉 FET이든 바이폴라이든지 상관없이 FET 디바이스의 세터레이션 영역 및 바이폴라 디바이스의 선형 영역의 트랜지스터 전류원의 I-V 특성에 있어서 유한 기울기를 갖는 영역이 언제나 존재하게 된다. 이 기울기는 전류원의 출력 저항으로서 보통 여겨진다. 더 자세하게는, FET 전류원에서는 I-V 곡선의 "채널 길이 변조"라고 지칭되고, 바이폴라 디바이스에서는 "초기 전압 효과"라고 지칭된다. 양호한 실시예에서 기울기로 인한 출력 전류의 변동은 제거되는데, 이는 어떠한 원래적인 변동도 측정되고 충분히 보상되기 때문이다. 이는 전류 조정에 있어서 2승 만큼의 향상을 가져오므로 본 회로가 매우 정확한 전류원이 되도록 한다.

이런 파라미터들이 (130)의 것보다 약 10배만큼 컸을 때 차동 증폭기(120)의 시스템 안정성, 슬루(slew)비 및 이득 밴드폭 결과에 있어 가장 좋은 결과가 성취되었다. 이는 이들의 개별 룹을 제어하려고 할 때 두개의 증폭기들이 상호 작용하는 것을 방지해 준다.

본 발명이 집적전류원을 실시한 것에 따라 예시되고 설명되었지만, 여러가지 변형 및 구조적 변화가 본 발명의 정신을 벗어나지 않고서 그리고 여기 제시된 청구범위의 범위 및 영역 내에서 이뤄질 수 있음을 이해할 것이다.

Claims (20)

1. 집적형 전류원에 있어서, 출력 전류를 발생시키기 위한 제1액티브 패스 수단, 상기 출력 전류를 측정하기 위한 수단, 상기 측정 수단과 일체이고 상기 측정 수단에 반응하여 상기 출력 전류를 미러(mirror)하는 제2액티브 패스 수단 및 상기 측정 수단에 응답하여 상기 출력 전류를 일정하게 유지시키기 위한 제어 수단을 포함하여, 상기 출력 전류가 일정하게 유지되도록 하는 집적형 전류원.
2. 제1항에 있어서, 상기 제1 및 제2 액티브 패스 수단은 FET 디바이스인 집적형 전류원.
3. 제1항에 있어서, 상기 제1 및 제2액티브 패스 디바이스는 바이폴라 디바이스인 집적형 전류원.
4. 제1항에 있어서, 상기 측정 및 상기 제어 수단은 차동 증폭기인 집적형 전류원.
5. 제1항에 있어서, 상기 제어 수단에 결합된 기준 전류원을 더 포함하는 집적형 전류원.
6. 일정 전류를 공급하고 트랜지스터 디바이스의 선형 영역에서 작동하는 집적형 전류원에 있어서, 제1고정 전위 노드에 결합되고, 그 각각이 입력 및 개별적으로 제1차동 증폭기를 구동하는 출력을 구비한 제1 및 제2패스 디바이스, 상기 제2 패스 디바이스의 출력에 결합된 출력을 갖는 상기 제1차동 증폭, 고정 기준 전류원에 결합된 제1입력, 상기 제2패스 디바이스의 출력 및 제2고정 전위 노드에 결합된 제2입력, 및 각각의 상기 제1 및 제2 패스 디바이스의 입력에 접속된 출력을 갖는 제2차동 증폭기을 포함하고, 상기 제1패스 디바이스는 일정하게 유지되는 전류를 출력시키는 집적형 전류원.
7. 제6항에 있어서, 상기 제2차동 증폭기는 상기 제2패스 디바이스가 출력한 전류와 상기 고정 기준 전류원이 공급한 전류를 비교하고 상기 디바이스들로부터 출력된 전류가 일정하게 유지되도록 하기 위해 상기 제1 및 제2패스 디바이스를 동적으로 제어하기 위한 신호를 공급하는 집적형 전류원.
8. 제6항에 있어서, 상기 제1차동 증폭기의 출력에 접속된 제1입력, 상기 고정 전위 노드에 결합된 제2입력을 구비한 버퍼를 더 포함하고, 상기 버퍼는 상기 제2패스 디바이스 및 상기 제1차동 증폭기를 구동하는 집적형 전류원.
9. 제8항에 있어서, 상기 버퍼의 제2 입력은 저항을 통해 상기 고정 전위 노드에 결합된 집적형 전류원.
10. 제6항에 있어서, 상기 기준 전류원은 저항을 통해 상기 고정 전위 노드에 접속된 집적형 전류원.
11. 제6항에 있어서, 상기 차동 증폭기는 고이득 증폭기인 집적형 전류원.
12. 제6항에 있어서, 상기 제1 및 제2 패스 디바이스는 FET 디바이스인 집적형 전류원.
13. 제6항에 있어서, 상기 제1 및 제2 패스 디바이스는 바이폴라 디바이스인 집적된 전류원.
14. 제6항에 있어서, 상기 제1 패스 디바이스의 출력은 부하에 접속된 집적형 전류원.
15. 제6항에 있어서, 상기 기준 전류원은 일정 전류가 상기 제1 패스 디바이스의 출력에서 발생되도록 하기 위한 기준을 제공하는 집적형 전류원.
16. 트랜지스터 디바이스의 액티브 영역에서 작동하고 일정 전류를 제공하는 집적되고 로우 V_sd를 갖는 전류원에 있어서,각각의 제1고정 전위 노드에 결합된 제1입력, 및 제1차동 증폭기의 입력에 개별적으로 접속된 출력을 구비한 제1 및 제2패스 디바이스,상기 제1차동 증폭기의 출력에 접속된 제1입력, 제2고정 전위 노드에 결합된 제2입력을 구비하고 상기 제1차동 증폭기를 구동하기 위한 버퍼,고정 기준 전류원에 결합된 제1입력, 상기 제2고정 전위 노드에 결합된 제2입력, 및 각각의 상기 제1 및 제2패스 디바이스의 제2입력에 접속된 출력을 구비한 제2차동 증폭기를 포함하고, 상기 제1패스 디바이스는 일정하게 유지되는 전류를 출력하는 집적되고 낮은 V_sd를 갖는 전류원.
17. 제16항에 있어서, 상기 제2차동 증폭기는 상기 제2패스 디바이스가 출력한 전류와 상기 고정 기준 전류원이 공급한 전류를 비교하고 상기 디바이스로부터 출력된 전류가 일정하게 유지되도록 하기 위해 상기 제1 및 제2패스 디바이스를 동적으로 제어하기 위한 신호를 제공하는 집적되고 낮은 V_sd를 갖는 전류원.
18. 제16항에 있어서, 상기 고정 기준 전류원은 상기 제1 및 제2고정 전위 노드에 결합된 집적되고 낮은 V_sd를 갖는 전류원.
19. 제16항에 있어서, 상기 버퍼의 제2입력은 저항을 통해 상기 고정 전위 노드에 결합된 집적되고 낮은 V_sd를 갖는 전류원.
20. 제16항에 있어서, 상기 고정 기준 전류원은 저항을 통해 상기 제2고정 전위 노드에 접속된 집적되고 낮은 V_sd를 갖는 전류원.