KR100614351B1 - 정전류 출력회로 - Google Patents

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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 케이블의 바이어스 전압의 변동에 관계없이 일정한 전류 구동 능력을 유지할 수 있는 정전류 출력회로를 제공하기 위한 것이다.
각각 종단저항(Rt)을 통하여 바이어스 전압(Vm)에 결합된 2개의 신호선을 갖는 연선(twisted pair) 케이블(20)을 흐르는 정전류의 방향을 바꿈으로써 데이터 전송을 행하도록 COMS 구성 드라이버(10)를 케이블(20)에 접속한다. 게이트 전압 제어회로(30)는 검지된 바이어스 전압(Vm)과 각각 종단저항(Rt)의 복제(replica)를 구성하는 복제 저항(33, 38)의 전압 드롭을 이용하여 드라이버(10) 중의 PMOS 구동 트랜지스터(11)의 게이트 전압(Vgp) 및 NMOS 구동 트랜지스터(14)의 게이트 전압( Vgn)을 제어함으로써 그 각각의 드레인 전류(Idp 및 Idn)를 일정 값으로 유지한다.

Description

정전류 출력회로{CONSTANT CURRENT OUTPUT CIRCUIT}
도 1은 본 발명에 관한 정전류 출력회로의 구성예를 도시한 블록도.
도 2는 도 1 중 정전류원의 구성예를 도시한 블록도.
도 3은 도 1 중 PMOS 구동 트랜지스터의 동작점 이동 상태를 나타낸 도면.
도 4는 도 1 중 NMOS 구동 트랜지스터의 동작점 이동 상태를 나타낸 도면.
도 5는 도 1 중 게이트 전압 제어회로의 변형예를 도시한 회로도.
도 6은 도 5 중 가변전압 생성회로의 내부 구성을 도시한 회로도.
도 7은 도 6의 변형예를 도시한 회로도.
도 8은 도 6의 다른 변형예를 도시한 회로도.
도 9는 본 발명에 관한 정전류 출력회로의 다른 구성예를 도시한 블록도.
도 10은 도 9 중 드라이버의 내부 구성을 도시한 회로도.
도 11은 도 9 중 게이트 전압 제어회로의 내부 구성을 도시한 회로도.
도 12는 도 9 중 활성화 트랜지스터 수 제어회로의 내부 구성을 도시한 회로도.
도 13은 도 10 중 PMOS 드라이버의 전압전류 특성을 도시한 도면.
도 14는 도 10 중 NMOS 드라이버의 전압전류 특성을 도시한 도면.
도 15는 본 발명에 관한 정전류원 출력회로의 또 다른 구성예를 도시한 블록 도.
도 16은 도 15의 정전류원 출력회로를 이용한 데이터 전송 시스템의 구성예를 도시한 블록도.
도 17은 도 16의 시스템에 있어서의 케이블 바이어스 전압의 변동 상태를 도시한 타이밍도.
도 18은 도 15 중 스테이트 머신의 상태 천이도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 10a : 드라이버
11, 11a, 11b, 11c : PMOS 구동 트랜지스터
12, 13 : PMOS 스위칭 트랜지스터
14,14a,14b,14c : NMOS 구동 트랜지스터
15, 16 : NMOS 스위칭 트랜지스터
17 : PMOS 드라이버 18 : NMOS 드라이버
20, 203, 204 : 연선 케이블
25, 25a : 활성화 트랜지스터 수 제어회로
26 : 스테이트 머신
30, 30a, 30b, 30c : 게이트 전압 제어회로
31, 36 : 구동 트랜지스터의 복제
32, 37 : 스위칭 트랜지스터의 복제
33, 38, 94, 95, 98, 103, 104 : 종단저항의 복제
34, 39 : 정전류원 35, 40, 93, 97 : 연산 증폭기
50 : 정전압 생성회로 60 : 정전류 생성회로
70 : 전류 밀러(current miller) 회로
80, 80a, 80b : 가변전압 생성회로
111∼116 : 비교기 200, 201, 202 : 기기
Idp : PMOS 구동 트랜지스터의 드레인 전류
Idn : NMOS 구동 트랜지스터의 드레인 전류
Ik : 정전류 Np, Nn : 참조 노드
Rt : 종단저항 Vdd, Vss : 전원
Vdsp : PMOS 구동 트랜지스터의 드레인-소스간 전압
Vdsn : NMOS 구동 트랜지스터의 드레인-소스간 전압
Vgp : PMOS 구동 트랜지스터의 게이트 전압
Vgn : NMOS 구동 트랜지스터의 게이트 전압
Vj, Vw : 가변 전압 Vm : 케이블의 바이어스 전압
Vo1, Vo2 : 드라이버 출력 노드의 전압
본 발명은 케이블로 정전류를 출력하기 위한 정전류 출력회로에 관한 것이다.
IEEE1394 규격은 연선 케이블을 이용한 차동 데이터 전송을 규정하고 있다.
미국 특허 제 5,418,478호에는 연선 케이블을 구동시키기 위한 CMOS 차동회로가 개시되어 있다. 이 회로는 케이블의 제 1 신호선에 결합된 드레인 전극을 갖는 제 1 PMOS 구동 트랜지스터와, 같은 케이블의 제 2 신호선에 결합된 드레인 전극을 갖는 제 2 PMOS 구동 트랜지스터와, 제 1 신호선에 결합된 드레인 전극을 갖는 제 1 NMOS 구동 트랜지스터와, 제 2 신호선에 결합된 드레인 전극을 갖는 제 2 NMOS 구동 트랜지스터를 구비한 것이다. 제 1 PMOS 구동 트랜지스터가 제 1 신호선으로 전류를 보낼 때, 종단저항 및 제 2 신호선을 통해 되돌아온 전류를 제 2 NMOS 구동 트랜지스터가 받아들인다. 제 2 PMOS 구동 트랜지스터가 제 2 신호선으로 전류를 보낼 때, 종단저항 및 제 1 신호선을 통해 돌아온 전류를 제 1 NMOS 구동 트랜지스터가 받아들인다. 즉 제 1 PMOS 구동 트랜지스터 및 제 2 PMOS 구동 트랜지스터는 각각, 케이블로 양 정전류를 출력하기 위한 정전류 출력회로를 구성하고, 제 1 NMOS 구동 트랜지스터 및 제 2 NMOS 구동 트랜지스터는 각각, 케이블로 음 정전류를 출력하기 위한 정전류 출력회로를 구성하고 있다.
상기 종래의 정전류 출력회로는 4개의 구동 트랜지스터가 각각 포화영역에서 동작하는 것을 전제로 하여 그 각각의 게이트-소스간 전압이 일정 값으로 유지되도록 구성되어 있다. 따라서 케이블의 반대쪽에 접속되는 상대방 기기의 전위 등에 기인한 중대한 문제가 있었다.
그런데 케이블의 2개 신호선은 각각 종단저항(Rt)을 통하여 어떤 바이어스 전압(Vm)으로 결합되도록 되어 있다. 여기서 정전류 출력회로의 전원을 Vdd 및 Vss로 한다. 전원(Vdd)은 상기 제 1 PMOS 구동 트랜지스터 및 제 2 PMOS 구동 트랜지스터 각각의 소스 전극에 일정 전원전압(예를 들어 +2.5V의 양 전압)을 인가한다. 전원(Vss)은 상기 제 1 NMOS 구동 트랜지스터 및 제 2 NMOS 구동 트랜지스터 각각의 소스 전극에 일정 전원전압(예를 들어 0V의 접지전압)을 인가한다. 이 때 전원(Vdd)에서 본 케이블의 바이어스 전압(Vm)은 케이블 반대쪽에 접속되는 상대방 기기의 전위에 대응하여 변동한다. 전원(Vss)에서 본 바이어스 전압(Vm)도 역시 상대방 기기의 전위에 대응하여 변동한다. 예를 들어 상대방 기기의 접지전압이 당해 정전류 출력회로의 전원(Vss)전압보다 높은 경우에는, 당해 정전류 출력회로의 전원(Vdd)에서 본 바이어스 전압(Vm)이 작아진다. 이 바이어스 전압(Vm)의 변동에 기인하여 상기 제 1 및 제 2 PMOS 구동 트랜지스터 각각의 드레인-소스간 전압이 지나치게 작아지면 이들 트랜지스터 각각의 게이트-소스간 전압이 일정 값으로 유지되는 한, 그 각각의 동작점이 포화영역으로부터 선형영역으로 이동하여 결국 정전류 출력이 유지되지 못하게 된다. 이와는 반대로 상대방 기기의 접지전압이 당해 정전류 출력회로의 전원(Vss)전압보다 낮은 경우에는, 당해 전원(Vss)에서 본 바이어스 전압(Vm)이 작아진다. 이 바이어스 전압(Vm)의 변동에 기인하여 상기 제 1 및 제 2 NMOS 구동 트랜지스터 각각의 드레인-소스간 전압이 지나치게 작아지면, 이들 트랜지스터 각각의 게이트-소스간 전압이 일정 값으로 유지되는 한, 그 각각의 동작점이 포화영역으로부터 선형영역으로 이동하여 결국 정전류 출력이 유지되지 못하게 된다. 뿐만 아니라 데이터 전송속도 설정 정보나 전력관리 정보의 전달을 위하여 케이블의 바이어스 전압(Vm)이 의도적으로 변경되는 경우도 있어, 이 경우에도 마찬가지 문제가 발생할 수 있다.
본 발명의 목적은 케이블의 바이어스 전압의 변동에 관계없이 일정한 전류 구동 능력을 유지할 수 있는 정전류 출력회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명은, 종단저항을 통해 바이어스 전압에 결합된 케이블로 정전류를 출력하기 위한 정전류 출력회로에 있어서, 케이블로 전류를 출력하기 위한 구동 트랜지스터를 설치하고, 케이블의 바이어스 전압 변동에 기인하여 구동 트랜지스터의 드레인-소스간 전압이 변화했을 때, 이 전압 변화에 따르는 구동 트랜지스터의 드레인 전류의 변화가 보상되어 이 구동 트랜지스터의 드레인 전류가 상기 정전류와 실질적으로 일치하도록 당해 구동 트랜지스터의 전류 구동 능력을 조정하는 것으로 한 것이다. 이 전류 구동 능력은 구동 트랜지스터의 게이트 전압, 기판 전압 등의 제어에 의하여 조정된다. 이 조정은 상기 바이어스 전압 변동의 검지결과에 기초하여, 또는 이 바이어스 전압의 변동 예측을 나타내는 시스템 정보에 기초하여 실시된다.
상기 본 발명의 정전류 출력회로에서의 구동 트랜지스터는 서로 병렬 접속된 복수의 구동 트랜지스터로 구성된 드라이버로 치환할 수 있다. 이 드라이버의 전류 구동 능력은 활성화되는 트랜지스터의 수를 디지털 제어함으로써, 또는 특정 트랜지스터의 게이트 전압을 아날로그 제어함으로써 조정된다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련 한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
도 1은 본 발명에 관한 정전류 출력회로의 구성예를 나타낸다. 도 1 중의 드라이버(10)와 게이트 전압 제어회로(30)가 특성 임피던스(Z0)를 갖는 연선 케이블(이하 간단히 "케이블"로 칭함)(20)로 정전류를 출력하기 위한 정전류 출력회로를 구성한다. 케이블(20)의 2개 신호선은 각각 종단저항(Rt)을 통하여 바이어스 전압(Vm)에 결합되어 있다. 예를 들어 Z0＝110Ω, Rt＝55Ω이다. 여기서 바이어스 전압(Vm)의 값은 케이블(20)의 반대쪽에 접속되는 상대방 기기에 따라 결정된다.
케이블(20)로 전류를 출력하기 위한 드라이버(10)는 PMOS 구동 트랜지스터(11)와, 제 1 PMOS 스위칭 트랜지스터(12) 및 제 2 PMOS 스위칭 트랜지스터(13)와, NMOS 구동 트랜지스터(14)와, 제 1 NMOS 스위칭 트랜지스터(15) 및 제 2 NMOS 스위칭 트랜지스터(16)로 구성된다. PMOS 구동 트랜지스터(11)는 게이트 전압(Vgp)을 수취하는 게이트 전극과, 전원(Vdd)으로부터 일정 전원전압(예를 들어 +2.5V의 양 전압)을 수취하는 소스 전극과, 케이블(20)로 드레인 전류(Idp)(예를 들어 4㎃)를 보내도록 제 1 PMOS 스위칭 트랜지스터(12)를 통해 케이블(20)의 제 1 신호선에, 제 2 PMOS 스위칭 트랜지스터(13)를 통해 케이블(20)의 제 2 신호선에 각각 결합된 드레인 전극을 갖는 트랜지스터이다. NMOS 구동 트랜지스터(14)는 게이트 전압(Vgn)을 수취하는 게이트 전극과, 전원(Vss)으로부터 일정 전원전압(예를 들어 0V의 접지전압)을 수취하는 소스 전극과, 케이블(20)로부터 드레인 전류(Idn)(예를 들어 4㎃)를 받아들이도록 제 1 NMOS 스위칭 트랜지스터(15)를 통하여 케이블(20)의 제 1 신호선에, 제 2 NMOS 스위칭 트랜지스터(16)를 통하여 케이블(20)의 제 2 신호선에 각각 결합된 드레인 전극을 갖는 트랜지스터이다. 데이터 신호(IN)가 제 1 PMOS 스위칭 트랜지스터(12) 및 제 1 NMOS 스위칭 트랜지스터(15) 각각의 게이트 전극으로 주어지고, 보상 데이터 신호(XIN)가 제 2 PMOS 스위칭 트랜지스터(13) 및 제 2 NMOS 스위칭 트랜지스터(16) 각각의 게이트 전극으로 주어진다. 따라서 IN＝L이고 XIN＝H인 경우에는, 전원(Vdd)으로부터 PMOS 구동 트랜지스터(11) 및 제 1 PMOS 스위칭 트랜지스터(12)를 통하여 케이블(20)로 전류가 보내지고, 또 케이블(20)로부터 제 2 NMOS 스위칭 트랜지스터(16) 및 NMOS 구동 트랜지스터(14)를 통하여 전원(Vss)으로 전류가 받아들여진다. 드라이버(10)의 출력 노드 전압을 Vo1 및 Vo2로 하면, 이 경우에는 Vo1＞Vo2이다. 또 IN＝H이고 XIN＝L인 경우에는, 전원(Vdd)으로부터 PMOS 구동 트랜지스터(11) 및 제 2 PMOS 스위칭 트랜지스터(13)를 통하여 케이블(20)로 전류가 보내지고, 또 케이블(20)로부터 제 1 NMOS 스위칭 트랜지스터(15) 및 NMOS 구동 트랜지스터(14)를 통하여 전원(Vss)으로 전류가 받아들여진다. 이 경우에는 Vo1＜Vo2이다.
그런데 케이블(20)의 반대쪽에 어떤 기기가 접속되는가는 정해져 있지 않다. 즉, 드라이버(10)에서 본 케이블(20)의 바이어스 전압(Vm)은 상대방 기기의 접지전압에 따라 변동한다. 또 상대방 기기가 바이어스 전압(Vm)을 의도적으로 변경하는 경우도 있다. 따라서 PMOS 구동 트랜지스터(11)의 드레인-소스간 전압(Vdsp) 및 NMOS 구동 트랜지스터(14)의 드레인-소스간 전압(Vdsn)도 변동한다. 이렇게 하여 Vdsp 및 Vdsn이 변동하여도 Idp 및 Idn을 변화시키지 않기 위하여 게이트 전압 제어회로(30)가 설치된다. 도 1의 게이트 전압 제어회로(30)는 바이어스 전압(Vm)의 변동에 기인한 드라이버(10) 출력전류의 변화가 보상되도록 게이트 전압(Vgp 및 Vgn)을 제어함으로써 드라이버(10)의 전류 구동 능력을 조정하는 것이다. 상세하게 설명하자면, 게이트 전압 제어회로(30)는, 전원(Vdd)과 참조 노드(Np) 사이에 개재시킨, PMOS 구동 트랜지스터(11)의 복제를 구성하는 제 1 PMOS 복제 트랜지스터(31)와 제 1 및 제 2 PMOS 스위칭 트랜지스터(12, 13)의 복제를 구성하는 제 2 PMOS 복제 트랜지스터(32)와 종단저항(Rt)의 복제를 구성하는 복제 저항(33)의 직렬회로와, 이 직렬회로로부터 전원(Vss)으로 일정 전류(Ik)를 받아들이기 위한 정전류원(34)과, 케이블(20)의 바이어스 전압(Vm)을 검지하여 참조 노드(Np) 전압이 바이어스 전압(Vm)과 일치하도록 제 1 PMOS 복제 트랜지스터(31)의 게이트 전압을 제어하고 또, 이 제어된 게이트 전압(Vgp)을 PMOS 구동 트랜지스터(11)의 게이트 전극으로 공급하기 위한 연산 증폭기(35)를 구비하고 있다. 또한 게이트 전압 제어회로(30)는 전원(Vss)과 참조 노드(Nn) 사이에 개재시킨, NMOS 구동 트랜지스터(14)의 복제를 구성하는 제 1 NMOS 복제 트랜지스터(36)와 제 1 및 제 2 NMOS 스위칭 트랜지스터(14, 15)의 복제를 구성하는 제 2 NMOS 복제 트랜지스터(37)와 종단저항(Rt)의 복제를 구성하는 복제 저항(38)의 직렬회로와, 이 직렬회로로 전원(Vdd)으로부터 일정 전류(Ik)를 보내기 위한 정전류원(39)과, 케이블(20)의 바이어스 전압(Vm)을 검지하여 참조 노드(Nn) 전압이 바이어스 전압(Vm)과 일치하도록 제 1 NMOS 복제 트랜지스터(36)의 게이트 전압을 제어하고 또 이 제어된 게이트 전압(Vgn)을 NMOS 구동 트랜지스터(14)의 게이트 전극으로 공급하기 위한 연산 증폭기(40)를 구비하고 있다. k≥1을 만족시키는 실수를 k로 할 때, 전류(Ik)의 크기는 드라이버(10) 출력 전류의 1/k배이고, 각 복제 트랜지스터(31, 32, 36, 37)는 각 본체 트랜지스터의 1/k배의 게이트 폭을 가지며, 각 복제 저항(33, 38)은 종단저항(Rt)의 k배의 저항값을 갖는다.
도 2는 도 1 중 정전류원(34, 39)의 구성예를 나타낸다. 도 2에서 50은 정전압 생성회로, 60은 정전류 생성회로 70은 전류 밀러(current miller) 회로이다. 정전압 생성회로(50)는 BGR(Band-Gap Reference) 회로(51)와 연산 증폭기(52)와 2개의 저항(53, 54)으로 구성된다. BGR 회로(51)는 예를 들어, H. Banba st al.,"A CMOS Band-Gap Reference Circuit with Sub 1V Operation", 1998 Symposium on VLSI Circuits, Digest of Technical Papers, pp. 228-229에 기재되어 있는 바와 같이 온도 변동, 전원전압 변동 등에 의존하지 않는 일정 전압을 생성할 수 있는 회로이다. 정전류 생성회로(60)는 연산 증폭기(61)와 NMOS 트랜지스터(62)와 종단저항(Rt)의 복제를 구성하는 복제 저항(63)으로 구성된다. 전류 밀러 회로(70)는 5개의 PMOS 트랜지스터(71, 72, 75, 78, 79)와 4개의 NMOS 트랜지스터(73, 74, 76, 77)로 구성된다.
도 3은 도 1 중 PMOS 구동 트랜지스터(11)의 동작점 이동의 상태를 나타낸다. 도 1의 구성에 따르면 Vdsp가 작아질수록 PMOS 구동 트랜지스터(11)의 게이트 전극에 음 절대값이 큰 바이어스(Vgp)가 인가되므로 동작점이 P, Q, R, S 식으로 이동한다. 그 결과 드레인 전류(Idp)는 일정 값을 유지할 수 있다. 종래와 같이, 예를 들어 동작점(P)에서의 게이트 전압(Vgp)(＝-1.5V)이 유지된다고 가정하면, Vdsp가 0.5V보다 작아졌을 때는 동작점이 포화영역으로부터 선형영역으로 이동하여 Idp가 작아져 버린다.
도 4는 도 1 중 NMOS 구동 트랜지스터(14) 동작점의 이동 상태를 나타낸다. 도 1의 구성에 따르면 Vdsn이 작아질수록 NMOS 구동 트랜지스터(14)의 게이트 전극에 높은 바이어스(Vgn)가 가해지므로 동작점이 X, Y, Z 식으로 이동하는 결과 드레인 전류(Idn)는 일정 값을 유지할 수 있다.
이상 설명한 바와 같이 도 1의 구성에 따르면 케이블을 흐르는 정전류의 방향을 바꿈으로써 데이터 전송을 행하는 시스템의 안정된 동작이 가능하게 된다. 또 당해 시스템의 전원선이나 접지선을 흐르는 전류의 변동에 따르는 노이즈를 회피할 수 있는 효과가 있다.
그리고 도 1 중의 PMOS 구동 트랜지스터(11)를 2개로 나누어 그 각각을 각 스위칭 트랜지스터(12, 13)에 직렬 접속하여 이루어지는 드라이버 구성을 채용할 수도 있다. NMOS 구동 트랜지스터(14)에 대해서도 마찬가지이다. 이 경우에 각 쌍을 구성하는 구동 트랜지스터와 스위칭 트랜지스터의 위치를 교환하는 것도 가능하다.
도 5는 도 1 중의 게이트 전압 제어회로(30)의 변형예를 나타낸다. 도 5의 게이트 전압 제어회로(30a)에서는 도 1 중의 복제 저항(33, 38) 대신에 가변전압 생성회로(80)가 설치된다. 이 가변전압 생성회로(80)는 케이블의 바이어스 전압(Vm)을 검지하고, 이 바이어스 전압(Vm)에서 제 1 및 제 2 가변전압(Vj, Vw)을 생성하기 위한 회로이다. 여기서 전압차 Vj-Vm 및 Vm-Vw는 종단저항(Rt)의 전압 드롭(예를 들어 2㎃×55Ω＝0.11V)을 나타내는 것이다.
도 6은 도 5 중의 가변전압 생성회로(80)의 내부구성을 나타내고 있다. 도 6의 가변전압 생성회로(80)는 종단저항(Rt)의 복제를 구성하는 제 1 및 제 2 복제 저항(94,95)을 구비하며, 양 복제 저항(94,95)으로 일정 전류를 보내어, 제 1 복제 저항(94)에서의 전압 드롭을 바이어스 전압(Vm)에 가산시킴으로써 제 1 가변전압(Vj)을 생성하고, 제 2 복제 저항(95)에서의 전압 드롭을 바이어스 전압(Vm)으로부터 감산시킴으로써 제 2 가변전압(Vw)을 각각 생성하는 것이다. 이들 가산 및 감산은 연산 증폭기(93)와 양 복제 저항(94,95)으로 구성된 가감산 회로에서 실행된다. 도 6 중의 다른 구성 요소는 양 복제 저항(94,95)에 일정한 전류를 보내기 위한 도 2와 마찬가지의 정전류원을 구성하고 있다. 81은 BGR 회로, 82, 86은 연산 증폭기, 83은 저항, 84, 85, 88, 89는 종단저항(Rt)의 복제를 구성하는 복제 저항, 87, 90은 PMOS 트랜지스터, 91, 92는 NMOS 트랜지스터이다.
도 7은 도 6의 변형예를 나타낸다. 도 7의 가변전압 생성회로(80a)는 종단저항(Rt)의 복제를 구성하는 제 1 및 제 2 복제 저항(94,98)을 구비하고 양 복제 저항(94,98)에 각각 일정한 전류를 보내어, 제 1 복제 저항(94)에서의 전압 드롭을 바이어스 전압(Vm)에 가산시킴으로써 제 1 가변전압(Vj)을 생성하고, 제 2 복제 저항(98)에서의 전압 드롭을 바이어스 전압(Vm)으로부터 감산시킴으로써 제 2 가변전압(Vw)을 각각 생성하는 것이다. 96은 PMOS 트랜지스터이고 97은 연산 증폭기이 다.
도 8은 도 6의 변형예를 나타낸다. 도 8의 가변전압 생성회로(80b)는 종단저항(Rt)의 복제를 구성하는 제 1 및 제 2 복제 저항(103, 104)을 구비하고 양 복제 저항(103, 104)에 각각 일정한 전류를 보내어, 제 1 복제 저항(103)에서의 전압 드롭을 바이어스 전압(Vm)에 가산시킴으로써 제 1 가변전압(Vj)을 생성하고, 제 2 복제 저항(104)에서의 전압 드롭을 바이어스 전압(Vm)으로부터 감산시킴으로써 제 2 가변전압(Vw)을 각각 생성하는 것이다. 99,100은 PMOS 트랜지스터이고 101, 102는 NMOS 트랜지스터이다.
도 9는 본 발명에 관한 정전류 출력회로의 다른 구성예를 나타낸다. 도 9 중의 드라이버(10a)와 활성화 트랜지스터 수 제어회로(25)와 게이트 전압 제어회로(30b)가 케이블(20)로 정전류를 출력하기 위한 정전류 출력회로를 구성하고 있다. 드라이버(10a)는 서로 병렬 접속된 복수의 구동 트랜지스터를 구비한 드라이버이다. 활성화 트랜지스터 수 제어회로(25)는 케이블(20)의 바이어스 전압(Vm)에 대응하여 드라이버(10a) 중의 활성화되는 구동 트랜지스터의 개수를 디지털 제어하기 위한 회로이다. 게이트 전압 제어회로(30b)는 드라이버(10a) 중의 특정 구동 트랜지스터의 게이트 전압을 아날로그 제어하기 위한 회로이다.
도 10은 도 9 중 드라이버(10a)의 내부 구성을 나타낸다. 드라이버(10a)는 공통 전원(Vdd)에 결합된 소스 전극과, 서로 공통 결합된 드레인 전극을 갖는 제 1∼제 4의 PMOS 구동 트랜지스터(11, 11a, 11b, 11c)와, 공통 전원(Vss)에 결합된 소스 전극과, 서로 공통 결합된 드레인 전극을 갖는 제 1∼제 4의 NMOS 구동 트랜 지스터(14, 14a, 14b, 14c)를 구비하고 있다. 제 1 PMOS 구동 트랜지스터(11)의 게이트 전극은 무단계로 제어된 게이트 전압(Vgp)을 수취하고, 제 2∼제 4의 PMOS 구동 트랜지스터(11a, 11b, 11c) 각각의 게이트 전극은 활성화 논리신호(Nap, Nbp, Ncp)를 각각 수취한다. 이들 4개 PMOS 구동 트랜지스터(11, 11a, 11b, 11c)의 공통 드레인 전극은 제 1 PMOS 스위칭 트랜지스터(12)를 통하여 케이블(20)의 제 1 신호선에, 제 2 PMOS 스위칭 트랜지스터(13)를 통하여 케이블(20)의 제 2 신호선에 각각 결합되어 있다. 따라서 이들 4개의 PMOS 구동 트랜지스터(11, 11a, 11b, 11c)는 케이블(20)로 전류(Idp)를 보내기 위한 PMOS 드라이버(17)를 구성하고 있다. 제 1 NMOS 구동 트랜지스터(14)의 게이트 전극은 무단계로 제어된 게이트 전압(Vgn)을 수취하고, 제 2∼제 4의 NMOS 구동 트랜지스터(14a, 14b, 14c)의 각 게이트 전극은 활성화 논리신호(Nan, Nbn, Ncn)를 각각 수취한다. 이들 4개 NMOS 구동 트랜지스터(14, 14a, 14b, 14c)의 공통 드레인 전극은 제 1 NMOS 스위칭 트랜지스터(15)를 통하여 케이블(20)의 제 1 신호선에, 제 2 NMOS 스위칭 트랜지스터(16)를 통하여 케이블(20)의 제 2 신호선에 각각 결합되어 있다. 따라서 이들 4개의 NMOS 구동 트랜지스터(14, 14a, 14b, 14c)는 케이블(20)로부터 전류(Idn)를 받아들이기 위한 NMOS 드라이버(18)를 구성하고 있다. 활성화 논리신호(Nap, Nbp, Ncp, Nan, Nbn 및 Ncn)는 활성화 트랜지스터 수 제어회로(25)로부터 부여되고, 게이트 전압(Vgp 및 Vgn)은 게이트 전압 제어회로(30b)로부터 부여된다. 여기서 4개의 PMOS 구동 트랜지스터(11, 11a, 11b, 11c)의 공통 드레인 전극과 공통 소스 전극 사이의 전압을 Vdsp로 하고, 4개의 NMOS 구동 트랜지스터(14, 14a, 14b, 14c)의 공 통 드레인 전극과 공통 소스 전극 사이의 전압을 Vdsn으로 한다.
도 11은 도 9 중 게이트 전압 제어회로(30b)의 내부 구성을 나타낸다. 도 11의 게이트 전압 제어회로(30b)는 도 5의 게이트 전압 제어회로(30a)의 구성에서 연산 증폭기(35, 40)와 가변전압 제어회로(80)를 제거시켜 이루어지는 회로이다. PMOS 복제 트랜지스터(31)는 서로 단락된 드레인 전극과 게이트 전극을 갖고, 이들 전극의 전압(Vgp)이 제 1 PMOS 구동 트랜지스터(11)의 게이트 전극으로 공급된다. NMOS 복제 트랜지스터(36)는 서로 단락된 드레인 전극과 게이트 전극을 갖고, 이들 전극의 전압(Vgn)이 제 1 NMOS 구동 트랜지스터(14)의 게이트 전극으로 공급된다.
도 12는 도 9 중 활성화 트랜지스터 수 제어회로(25)의 내부 구성을 나타낸다. 도 12의 활성화 트랜지스터 수 제어회로(25)는 케이블의 바이어스 전압(Vm)을 검지하고, 이 바이어스 전압(Vm)에서 제 1 및 제 2 가변전압(Vj, Vw)을 생성하기 위한 가변전압 생성회로(80)(도 5∼도 8 참조)와 제 1∼제 6 비교기(111∼116)를 구비하고 있다.
먼저 제 1∼제 3 비교기(111∼113)의 기능을 설명하기로 한다. 제 1 비교기(111)는 제 1 가변전압(Vj)이 조건(Vj＞Vdd-
Figure 112000006726386-pat00001
ap)을 만족시킬 때는 L레벨의 활성화 논리신호(Nap)를, 그렇지 않을 때는 H레벨의 신호(Nap)를 제 2 PMOS 구동 트랜지스터(11a)의 게이트 전극으로 공급하는 것이다. 제 2 비교기(112)는, Vj가 조건(Vj＞Vdd-
Figure 112000006726386-pat00002
bp)을 만족시킬 때는 L레벨의 활성화 논리신호(Nbp)를, 그렇지 않을 때는 H레벨의 신호(Nbp)를 제 3 PMOS 구동 트랜지스터(11b)의 게이트 전극으로 공급하는 것이다. 제 3 비교기(113)는, Vj가 조건(Vj＞Vdd-
Figure 112000006726386-pat00003
cp)을 만족시킬 때는 L레벨의 활성화 논리신호(Ncp)를, 그렇지 않을 때는 H레벨의 신호(Ncp)를 제 4 PMOS 구동 트랜지스터(11c)의 게이트 전극으로 공급하는 것이다. 여기서, 저항(R1, R2, R3)에 정전류를 보냄으로써 발생하는 전압 드롭을
Figure 112000006726386-pat00004
ap,
Figure 112000006726386-pat00005
bp,
Figure 112000006726386-pat00006
cp로 할 때, 이들 전압 드롭을 이용하여 전압(Vdd-
Figure 112000006726386-pat00007
ap, Vdd-
Figure 112000006726386-pat00008
bp, Vdd-
Figure 112000006726386-pat00009
cp)을 생성할 수 있다. 제 1 및 제 2 PMOS 스위칭 트랜지스터(12, 13)의 온 전압을 Vswp로 하고, 어떤 설정 전압을 Vap, Vbp, Vcp(예를 들어 Vap＝0.8V, Vbp＝0.4V, Vcp＝0.2V)로 할 때,
Figure 112000006726386-pat00010
ap＝Vswp+Vap,
Figure 112000006726386-pat00011
bp＝Vswp+Vbp,
Figure 112000006726386-pat00012
cp＝Vswp+Vcp를 만족시키도록 저항(R1, R2, R3) 각각의 값이 설정된다. 도 10 중의 전압(Vdsp)은 Vdd-Vswp-Vj와 같기 때문에 Vdsp≥Vap라면 제 2∼제 4 PMOS 구동 트랜지스터(11a, 11b, 11c) 모두가 오프로 되며, Vbp≤ Vdsp＜Vap라면 제 2 PMOS 구동 트랜지스터(11a)가 온이 되고, Vcp≤Vdsp＜Vbp라면 제 2 및 제 3 PMOS 구동 트랜지스터(11a, 11b)가 온이 되고, Vdsp＜Vcp라면 제 2 , 제 3 및 제 4 PMOS 구동 트랜지스터(11a, 11b, 11c)가 온이 되도록 드라이버(10a) 중의 활성화 트랜지스터의 수가 바이어스 전압(Vm)에 대응하여 결정된다.
다음으로 제 4∼제 6 비교기(114∼116)의 기능을 설명하기로 한다. 제 4 비교기(114)는 제 2 가변전압(Vw)이 조건(Vw＜Vss-
Figure 112000006726386-pat00013
an)을 만족시킬 때는 H레벨의 활성화 논리신호(Nan)를, 그렇지 않을 때는 L레벨의 신호(Nan)를 제 2 NMOS 구동 트랜지스터(14a)의 게이트 전극으로 공급하는 것이다. 제 5 비교기(115)는 Vw가 조 건(Vw＜Vss-
Figure 112000006726386-pat00014
bn)을 만족시킬 때는 H레벨의 활성화 논리신호(Nbn)를, 그렇지 않을 때는 L레벨의 신호(Nbn)를 제 3 NMOS 구동 트랜지스터(14b)의 게이트 전극으로 공급하는 것이다. 제 6 비교기(116)는 Vw가 조건(Vw＜Vss-
Figure 112000006726386-pat00015
cn)을 만족시킬 때는 H레벨의 활성화 논리신호(Ncn)를, 그렇지 않을 때는 L레벨의 신호(Ncn)를 제 4 NMOS 구동 트랜지스터(14c)의 게이트 전극으로 공급하는 것이다. 여기서, 저항(R4, R5, R6)에 정전류를 보냄으로써 발생하는 전압 드롭을
Figure 112000006726386-pat00016
an,
Figure 112000006726386-pat00017
bn,
Figure 112000006726386-pat00018
cn로 할 때, 이들 전압 드롭을 이용하여 전압(Vss+
Figure 112000006726386-pat00019
an, Vss+
Figure 112000006726386-pat00020
bn, Vss+
Figure 112000006726386-pat00021
cn)을 생성할 수 있다. 제 1 및 제 2 NMOS 스위칭 트랜지스터(15, 16)의 온 전압을 Vswn으로 하고, 어떤 설정 전압을 Van, Vbn, Vcn(Van＞Vbn＞Vcn)으로 할 때,
Figure 112000006726386-pat00022
an＝Vswn+Van,
Figure 112000006726386-pat00023
bn＝Vswn+Vbn,
Figure 112000006726386-pat00024
cn＝Vswn+Vcn이 만족되도록 저항(R4, R5, R6) 각각의 값이 설정된다. 도 10 중의 전압(Vdsn)은 Vw-Vswn-Vss와 같기 때문에 Vdsn≥Van라면 제 2∼제 4 NMOS 구동 트랜지스터(14a, 14b, 14c) 모두가 오프로 되고, Vbn≤ Vdsn＜Van이라면 제 2 NMOS 구동 트랜지스터(14a)가 온이 되며, Vcn≤Vdsn＜Vbn이라면 제 2 및 제 3 NMOS 구동 트랜지스터(14a, 14b)가 온이 되고, Vdsn＜Vcn이라면 제 2 , 제 3 및 제 4 NMOS 구동 트랜지스터(14a, 14b, 14c)가 온이 되도록 드라이버(10a) 중의 활성화 트랜지스터의 수가 바이어스 전압(Vm)에 대응하여 결정된다.
도 13은 도 10 중의 PMOS드라이버(17)의 전압전류 특성을 나타낸다. 이 예에 의하면, Vdsp≥Vap라면 종래와 마찬가지로 제 1 PMOS 구동 트랜지스터(11)가 PMOS 드라이버(17)의 출력전류(Idp) 모두를 부담한다. 단 Vdsp＜Vap라면 Vdsp가 작아짐에 따라 PMOS 드라이버(17) 중의 활성화 트랜지스터의 수가 증가한다. 따라서 도 13에서 실선으로 나타낸 바와 같이 PMOS 드라이버(17)의 출력전류(Idp)는 거의 일정 값을 유지할 수 있다.
도 14는 도 10 중의 NMOS 드라이버(18)의 전압전류 특성을 나타낸다. 이 예에 의하면, Vdsn≥Van이라면 종래와 마찬가지로 제 1 NMOS 구동 트랜지스터(14)가 NMOS 드라이버(18)의 출력전류(Idn) 모두를 부담한다. 단 Vdsn＜Van이라면 Vdsn이 작아짐에 따라 NMOS 드라이버(18) 중의 활성화 트랜지스터의 수가 증가한다. 따라서 NMOS 드라이버(18)의 출력전류(Idn)는 거의 일정 값을 유지할 수 있다.
여기서 PMOS 드라이버(17) 및 NMOS 드라이버(18) 각각을 구성하는 구동 트랜지스터의 수는 임의이다. 각 구동 트랜지스터의 게이트 폭은 적절히 설정하면 된다. 또 각 구동 트랜지스터를 활성화시키기 위한 게이트 전압의 크기를 각각 다르게 하여도 좋다.
도 15는 본 발명에 관한 정전류 출력회로의 또 다른 구성예를 나타낸다. 도 15 중 드라이버(10a)와 활성화 트랜지스터 수 제어회로(25a)와 게이트 전압 제어회로(30c)와 스테이트 머신(26)이 케이블(20)로 정전류를 출력하기 위한 정전류 출력회로를 구성하고 있다. 드라이버(10a)는 도 10에서 설명한 바와 같은 내부 구성을 갖는 드라이버이다. 스테이트 머신(26)은 바이어스 전압(Vm)의 변동 예측을 나타내는 시스템 정보를 활성화 트랜지스터 수 제어회로(25a) 및 게이트 전압 제어회로(30c)에 부여하는 것이다. 이 시스템 정보는 케이블(20) 바이어스 전압(Vm)의 실변동 검지결과로부터 작성되거나, 또는 바이어스 전압(Vm)의 검지에 의하지 않는 후술의 정보로부터 작성되거나 한다. 활성화 트랜지스터 수 제어회로(25a)는 드라이버(10a) 중의 활성화되는 구동 트랜지스터의 수를 디지털 제어하도록 스테이트 머신(26)에서 주어진 시스템 정보에 대응한 활성화 논리신호(Nap, Nbp, Ncp, Nan, Nbn 및 Ncn)를 드라이버(10a)에 공급하기 위한 회로이다. 게이트 전압 제어회로(30c)는 예를 들어 도 1 중의 게이트 전압 제어회로(30)나 도 5에 나타난 게이트 전압 제어회로(30a)를 기능 확장시킨 것으로서 드라이버(10a) 중의 특정 구동 트랜지스터의 게이트 전압(Vgp, Vgn)을 케이블(20)의 바이어스 전압(Vm)에 따라 또는 스테이트 머신(26)에서 주어진 시스템 정보에 따라 아날로그 제어하기 위한 회로이다.
도 16은 도 15의 정전류 출력회로를 이용한 데이터 전송 시스템의 구성예를 나타내고 있다. 도 16의 시스템에서는 제 1 기기(200)의 드라이버(D1)로부터 제 2 기기(201)의 수신기(R)로 제 1 연선 케이블(203)을 거쳐 데이터가 전송되고, 제 1 기기(200)의 드라이버(D2)로부터 제 3 기기(202)의 수신기(R)로 제 2 연선 케이블(204)을 거쳐 데이터가 전송될 수 있다. 예를 들어 드라이버(D1)가 도 15의 구성을 구비하고 있다. 본 시스템에서는 케이블 바이어스 전압(Vm)을 변경함으로써 데이터 전송 속도를 설정하기 위한 속도 신호화(speed signaling) 정보나, 본 시스템을 슬리핑 상태로 이행시키기 위한 전력관리 정보를 전달할 수 있도록 되어 있다. 바이어스 전압(Vm)의 변동 예측을 나타내는 상기 시스템 정보(도 15)는 속도 신호화 정보나 전력관리 정보의 전달시 등에 있어서의 바이어스 전압(Vm)의 실변동 검지결과로 작성되거나, 또는 바이어스 전압(Vm)의 검지에 의하지 않는 타이 머(TIM), 전원전압 변동(Vdd), 온도 변동(T) 등의 정보로부터 작성되거나 한다.
도 17은 도 16의 시스템에서의 케이블 바이어스 전압(Vm)의 변동 상태를 나타내고 있다. 또 도 17은 당해 시스템의 3개 모드를 나타내고 있다. '모드 1'은 케이블의 접속 및 분리나 기기 전원의 온 및 오프가 발생하는 모드이다. 본 시스템은 연선 케이블 활선의 접속과 분리를 지원한다. '모드 2'는 바이어스 전압(Vm)의 변동이 발생하는 모드이다. 예를 들어 모드 1에서의 인위 조작에 기인하여 바이어스 전압(Vm)이 크게 변동될 수도 있고, 속도 신호 정보나 전력관리 정보의 전달을 위하여 바이어스 전압(Vm)을 의도적으로 크게 변동시킬 수도 있다. 또 기기의 전원전압 변동이나 온도 변동에 기인하여 바이어스 전압(Vm)이 변동될 수도 있다. '모드 3'은 효과적인 데이터 전송이 실행되는 모드이다.
도 18은 도 15 중 스테이트 머신(26)의 상태천이를 도시한 것이다. 스테이트 머신(26)은 상기 모드 1, 2, 3간의 천이를 검지한다. 케이블 접속시나 기기전원이 온일 때는 바이어스 전압(Vm)이 급변한다. 이 때 스테이트 머신(26)은 바이어스 전압(Vm)이 조금 상승한 시점에서 모드 1(초기 상태)에서 모드 2(과도 상태)로의 천이를 검지하여 당해 바이어스 전압(Vm)의 변동 예측을 나타내는 시스템 정보를 작성한다. 이 시스템 정보에 응답하여 활성화 트랜지스터 수 제어회로(25a)와 게이트 전압 제어회로(30c)가 드라이버(10a)의 전류 구동 능력을 조정한다. 단 게이트 전압(Vgp 및 Vgn)의 피드백 제어가 뒤따를 수 없을 정도로 급격하게 바이어스 전압(Vm)이 변동할 경우에는 불안정 동작의 방지를 위하여 게이트 전압 제어회로(30c)의 동작을 동결시키고 활성화 트랜지스터 수 제어회로(25a)만을 동작시키도 록 하여도 된다. 또한 게이트 전압 제어회로(30c)로 하여금 시스템 정보에 대응하여 게이트 전압(Vgp 및 Vgn)을 바꾸도록 하여도 된다. 그리고 바이어스 전압(Vm)이 정규 값으로 되었을 때 데이터 전송이 시작된다. 이 때 스테이트 머신(26)은 모드 2(과도 상태)에서 모드 3(전송 상태)으로의 천이를 검지한다. 모드 3에서는 바이어스 전압(Vm)의 미소변화를 보상하도록, 주로 게이트 전압 제어회로(30c)가 드라이버(10a)의 전류구동 능력을 조정한다. 스테이트 머신(26)이 타이머 정보에 따라서 게이트 전압 제어회로(30c)를 간헐 동작시키도록 하여도 된다. 속도 신호화 정보의 전달시에는 바이어스 전압(Vm)이 크게 변동한다. 이 때 스테이트 머신(26)은 바이어스 전압(Vm)의 실변동 검지결과에 기초하여 모드 3(전송 상태)에서 모드 2(과도 상태)로의 천이를 검지하여 바이어스 전압(Vm)의 변동 예측을 나타내는 시스템 정보를 작성한다. 또 전력관리 정보의 전달시에 바이어스 전압(Vm)이 크게 변동하면 스테이트 머신(26)은 바이어스 전압(Vm)의 실변동 검지결과에 기초하여 모드 3(전송 상태)에서 모드 2(슬리핑 상태)로의 천이를 검지하여 바이어스 전압(Vm)의 변동 예측을 나타내는 시스템 정보를 작성한다. 또한 모드 3에서 전원전압 변동이나 온도 변동이 있는 경우에도 스테이트 머신(26)은 바이어스 전압(Vm)의 변동 예측을 나타내는 시스템 정보를 작성한다. 활성화 트랜지스터 수 제어회로(25a)와 게이트 전압 제어회로(30c)는 이들 시스템 정보에 대응하여 드라이버(10a)의 전류 구동 능력을 조정한다. 케이블 분리시나 기기 전원이 오프일 때에도 바이어스 전압(Vm)의 변동 예측을 나타내는 시스템 정보에 대응하여 드라이버(10a)의 전류 구동 능력의 조정이 실행된다.
여기서, 지금까지 차동 데이터 전송을 위한 정전류 출력회로의 예를 설명해 왔지만, 본 발명은 데이터의 싱글엔드 전송을 위한 정전류 출력회로에도 적용 가능하다.
이상 설명한 바와 같이 본 발명에 의하면, 종단저항을 통하여 바이어스 전압에 결합된 케이블로 정전류를 출력하기 위한 정전류 출력회로에 있어서, 케이블로 전류를 출력하기 위한 적어도 1개의 구동 트랜지스터를 설치하고, 케이블의 바이어스 전압의 변동에 기인하여 구동 트랜지스터의 드레인-소스간 전압이 변화하였을 때 이 전압의 변화에 따르는 구동 트랜지스터의 출력 전류 변화가 보상되도록 당해 구동 트랜지스터의 전류 구동 능력을 조정하는 것으로 하였으므로 케이블의 바이어스 전압의 변동에 관계없이 일정한 전류 구동 능력을 유지할 수 있는 정전류 출력회로를 제공할 수 있다.

Claims (21)

  1. 종단저항을 통하여 바이어스 전압에 결합된 케이블로 정전류를 출력하기 위한 정전류 출력회로로서,
    게이트 전극과, 전원에 결합된 소스 전극과, 상기 케이블에 결합된 드레인 전극을 갖는 구동 트랜지스터와,
    상기 바이어스 전압의 변동에 기인하여 상기 드레인 전극과 상기 소스 전극간의 전압이 변화하였을 때, 이 전압 변화에 따르는 상기 구동 트랜지스터의 드레인 전류 변화가 보상되어 상기 구동 트랜지스터의 드레인 전류가 상기 정전류와 실질적으로 일치하도록, 상기 구동 트랜지스터의 전류 구동 능력을 조정하기 위한 조정수단을 구비한 것을 특징으로 하는 정전류 출력회로.
  2. 제 1항에 있어서,
    상기 조정수단은 상기 바이어스 전압 변동의 검지결과에 기초하여 상기 구동 트랜지스터의 전류 구동 능력을 조정하는 기능을 갖는 것을 특징으로 하는 정전류 출력회로.
  3. 제 1 항에 있어서,
    상기 조정수단은 상기 바이어스 전압의 변동 예측을 나타내는 시스템 정보에 기초하여 상기 구동 트랜지스터의 전류 구동 능력을 조정하는 기능을 갖는 것을 특 징으로 하는 정전류 출력회로.
  4. 제 1항에 있어서,
    상기 조정수단은 상기 구동 트랜지스터의 상기 게이트 전극 전압을 제어하기 위한 게이트 전압 제어회로를 구비한 것을 특징으로 하는 정전류 출력회로.
  5. 제 4항에 있어서,
    상기 게이트 전압 제어회로는,
    상기 바이어스 전압을 검지하기 위한 수단과,
    상기 전원과 참조 노드 사이에 개재시킨 상기 구동 트랜지스터의 복제를 구성하는 복제 트랜지스터와 상기 종단저항의 복제를 구성하는 복제 저항의 직렬회로와,
    상기 직렬회로로 일정한 전류를 보내기 위한 전류원과,
    상기 참조 노드 전압과 상기 검지된 바이어스 전압을 비교하고, 이 비교 결과에 기초하여 상기 복제 트랜지스터의 게이트 전압을 제어하며, 또 이 제어된 게이트 전압을 상기 구동 트랜지스터의 상기 게이트 전극으로 공급하기 위한 수단을 구비한 것을 특징으로 하는 정전류 출력회로.
  6. 제 5항에 있어서,
    상기 정전류 출력회로는 상기 전원과 상기 케이블 사이에서 상기 구동 트랜 지스터에 직렬로 접속된 스위칭 트랜지스터를 추가로 구비하고,
    상기 게이트 전압 제어회로는 상기 전원과 상기 참조 노드 사이에서 상기 복제 트랜지스터 및 상기 복제 저항에 직렬로 접속된 상기 스위칭 트랜지스터의 복제를 구성하는 다른 복제 트랜지스터를 추가로 구비하는 것을 특징으로 하는 정전류 출력회로.
  7. 제 4항에 있어서,
    상기 게이트 전압 제어회로는,
    상기 바이어스 전압을 검지하기 위한 수단과,
    상기 전원과 참조 노드 사이에 개재시킨 상기 구동 트랜지스터의 복제를 구성하는 복제 트랜지스터와,
    상기 복제 트랜지스터에 일정한 전류를 보내기 위한 전류원과,
    상기 검지된 바이어스 전압으로부터 이 바이어스 전압과의 차이가 상기 종단저항에서의 전압 드롭을 나타내는 가변전압을 생성시키기 위한 가변전압 생성회로와,
    상기 참조 노드 전압과 상기 생성된 가변전압을 비교하고, 이 비교 결과에 기초하여 상기 복제 트랜지스터의 게이트 전압을 제어하며, 또 이 제어된 게이트 전압을 상기 구동 트랜지스터의 상기 게이트 전극으로 공급하기 위한 수단을 구비하는 것을 특징으로 하는 정전류 출력회로.
  8. 제 7항에 있어서,
    상기 정전류 출력회로는 상기 전원과 상기 케이블 사이에서 상기 구동 트랜지스터에 직렬로 접속된 스위칭 트랜지스터를 추가로 구비하고,
    상기 게이트 전압 제어회로는 상기 전원과 상기 참조 노드 사이에서 상기 복제 트랜지스터에 직렬로 접속된 상기 스위칭 트랜지스터의 복제를 구성하는 다른 복제 트랜지스터를 추가로 구비하는 것을 특징으로 하는 정전류 출력회로.
  9. 제 7항에 있어서,
    상기 가변전압 생성회로는,
    상기 종단저항의 복제를 구성하는 복제 저항과,
    상기 복제 저항에 일정한 전류를 보낼 때의 상기 복제 저항에서의 전압 드롭을 상기 검지된 바이어스 전압에 가산하고, 또는 상기 검지된 바이어스 전압으로부터 상기 복제 저항에서의 전압 드롭을 감산하기 위한 수단을 구비하는 것을 특징으로 하는 정전류 출력회로.
  10. 종단저항을 통하여 바이어스 전압에 결합된 케이블로 정전류를 출력하기 위한 정전류 출력회로로서,
    각각 게이트 전극과, 공통 전원에 결합된 소스 전극과, 상기 케이블에 공통 결합된 드레인 전극을 갖는 복수의 구동 트랜지스터를 구비하는 드라이버와,
    상기 바이어스 전압 변동에 기인하여 상기 복수의 구동 트랜지스터의 상기 공통 드레인 전극과 상기 공통 소스 전극 사이의 전압이 변화하였을 때, 이 전압 변화에 따르는 상기 드라이버의 출력전류 변화가 보상되어, 상기 드라이버의 출력전류가 상기 정전류와 실질적으로 일치하도록 상기 드라이버의 전류 구동 능력을 조정하기 위한 조정수단을 구비하는 것을 특징으로 하는 정전류 출력회로.
  11. 제 10항에 있어서,
    상기 조정수단은 상기 바이어스 전압 변동의 검지결과에 기초하여 상기 드라이버의 전류 구동 능력을 조정하는 기능을 갖는 것을 특징으로 하는 정전류 출력회로.
  12. 제 10항에 있어서,
    상기 조정수단은 상기 바이어스 전압의 변동 예측을 나타내는 시스템 정보에 기초하여 상기 드라이버의 전류 구동 능력을 조정하는 기능을 갖는 것을 특징으로 하는 정전류 출력회로.
  13. 제 10항에 있어서,
    상기 조정수단은 상기 복수의 구동 트랜지스터 중 활성화되는 트랜지스터의 수를 제어하기 위한 활성화 트랜지스터 수 제어회로를 구비하는 것을 특징으로 하는 정전류 출력회로.
  14. 제 13항에 있어서,
    상기 활성화 트랜지스터 수 제어회로는,
    상기 바이어스 전압을 검지하기 위한 수단과,
    상기 복수의 구동 트랜지스터 중 활성화될 트랜지스터의 수를 상기 검지된 바이어스 전압에 따라 결정하기 위한 수단을 구비하는 것을 특징으로 하는 정전류 출력회로.
  15. 제 13항에 있어서,
    상기 활성화 트랜지스터 수 제어회로는 상기 복수의 구동 트랜지스터 중 활성화될 트랜지스터의 수를, 상기 바이어스 전압의 변동 예측을 나타내는 시스템 정보에 기초하여 결정하기 위한 수단을 구비하는 것을 특징으로 하는 정전류 출력회로.
  16. 제 13항에 있어서,
    상기 활성화 트랜지스터 수 제어회로는 상기 복수의 구동 트랜지스터 중 활성화될 트랜지스터 각각의 게이트 전극으로 활성화 논리신호를 공급하기 위한 논리수단을 구비하는 것을 특징으로 하는 정전류 출력회로.
  17. 제 10항에 있어서,
    상기 조정수단은 상기 복수의 구동 트랜지스터 중 특정 트랜지스터의 게이트 전극 전압을 무단계로 제어하기 위한 게이트 전압 제어회로를 구비하는 것을 특징 으로 하는 정전류 출력회로.
  18. 제 17항에 있어서,
    상기 게이트 전압 제어회로는,
    상기 바이어스 전압을 검지하기 위한 수단과,
    상기 특정 트랜지스터의 상기 게이트 전극으로 공급될 전압을 상기 검지된 바이어스 전압에 따라서 결정하기 위한 수단을 구비하는 것을 특징으로 하는 정전류 출력회로.
  19. 제 17항에 있어서,
    상기 게이트 전압 제어회로는, 상기 특정 트랜지스터의 상기 게이트 전극으로 공급될 전압을 상기 바이어스 전압의 변동 예측을 나타내는 시스템 정보에 기초하여 결정하기 위한 수단을 구비하는 것을 특징으로 하는 정전류 출력회로.
  20. 종단저항을 통하여 바이어스 전압에 결합된 케이블과 상기 케이블로 정전류를 출력하기 위한 정전류 출력회로를 구비한 데이터 전송 시스템으로서,
    상기 정전류 출력회로는,
    게이트 전극과, 전원에 결합된 소스 전극과, 상기 케이블에 결합된 드레인 전극을 갖는 구동 트랜지스터와,
    상기 바이어스 전압 변동에 기인하여 상기 드레인 전극과 상기 소스 전극간 의 전압이 변화하였을 때, 이 전압 변화에 따르는 상기 구동 트랜지스터의 드레인 전류 변화가 보상되어 상기 구동 트랜지스터의 드레인 전류가 상기 정전류와 실질적으로 일치하도록 상기 구동 트랜지스터의 전류 구동 능력을 조정하기 위한 조정수단을 구비하는 것을 특징으로 하는 데이터 전송 시스템.
  21. 제 20항에 있어서,
    상기 케이블은 연선 케이블인 것을 특징으로 하는 데이터 전송 시스템.
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