JPS61255048A - 半導体集積回路の内部電源電圧発生回路 - Google Patents
半導体集積回路の内部電源電圧発生回路Info
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- JPS61255048A JPS61255048A JP60098519A JP9851985A JPS61255048A JP S61255048 A JPS61255048 A JP S61255048A JP 60098519 A JP60098519 A JP 60098519A JP 9851985 A JP9851985 A JP 9851985A JP S61255048 A JPS61255048 A JP S61255048A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路において、この回路に供給
する外部電源だ基づいて外部電源電位より低い電位であ
る内部電源電位を発生する内部電源電圧発生回路に関す
るものである。
する外部電源だ基づいて外部電源電位より低い電位であ
る内部電源電位を発生する内部電源電圧発生回路に関す
るものである。
この種の内部電源電圧発生回路としては第３図に示すよ
うに、外部電源が供給される電源電位点（１）と接地電
位点との間に抵抗（２）と抵抗（３）とを直列接続し、
これらの接続点（４）から内部電源電圧ｖ１を得る抵抗
分割が一般的である。
うに、外部電源が供給される電源電位点（１）と接地電
位点との間に抵抗（２）と抵抗（３）とを直列接続し、
これらの接続点（４）から内部電源電圧ｖ１を得る抵抗
分割が一般的である。
しかるに、この様に構成された内部電源電圧発生回路に
あっては、電源電位点（１）から接地電位点へ常に抵抗
（２１及び抵抗（３）を介して電流が流れておシ、常に
電力が消費されてｂるものである。そこで、この消費電
力を少なくすべく、抵抗＋２１ ＋３１の抵抗値を高く
すると、出力端である接続点（４）の出力インピーダン
スが高くなシ、接続点（４）から大電流が取シ出せない
と論う問題を有するものであった。
あっては、電源電位点（１）から接地電位点へ常に抵抗
（２１及び抵抗（３）を介して電流が流れておシ、常に
電力が消費されてｂるものである。そこで、この消費電
力を少なくすべく、抵抗＋２１ ＋３１の抵抗値を高く
すると、出力端である接続点（４）の出力インピーダン
スが高くなシ、接続点（４）から大電流が取シ出せない
と論う問題を有するものであった。
つまシ、消費電力を少なくすると、出方インピーダンス
が高（なシ、出力インピーダンスを低くすると消費電力
が大きくなるという相矛盾する問題点を有するものであ
った。
が高（なシ、出力インピーダンスを低くすると消費電力
が大きくなるという相矛盾する問題点を有するものであ
った。
この発明は上記した点に鑑みてなされたものであり、消
費電力が少なく、かつ出力インピーダンスの低め半導体
集積回路の内部電源電圧発生回路を得ることを目的とす
るものである。
費電力が少なく、かつ出力インピーダンスの低め半導体
集積回路の内部電源電圧発生回路を得ることを目的とす
るものである。
この発明に係る半導体集積回路の内部電源電圧発生回路
は、基準電位発生回路からの基準電位よりＮチャンネル
ＭＯＳ）ランジスタの閾値電圧分高い第１電位を出力す
る第１レベルシフト回路と。
は、基準電位発生回路からの基準電位よりＮチャンネル
ＭＯＳ）ランジスタの閾値電圧分高い第１電位を出力す
る第１レベルシフト回路と。
上記基準電位よＪチヤンネルＭＯＥ＋）ランジスタの閾
値電圧分低い第２電位を出力する第２レベルシフト回路
と、第１レベルシフト回路からの第１電位がゲートに入
力されるＮチャンネルＭＯＳトランジスタと、第２レベ
ルシフト回路からの第２電位がゲートに入力されるチヤ
ンネルＭＯＳトランジスタとを備ｔ、 Ｎチャンネル
ＭＯＳ）ランジスタとチヤンネルＭＯＳ）ランジスタと
の接続点を内部電源出力端としたものである。
値電圧分低い第２電位を出力する第２レベルシフト回路
と、第１レベルシフト回路からの第１電位がゲートに入
力されるＮチャンネルＭＯＳトランジスタと、第２レベ
ルシフト回路からの第２電位がゲートに入力されるチヤ
ンネルＭＯＳトランジスタとを備ｔ、 Ｎチャンネル
ＭＯＳ）ランジスタとチヤンネルＭＯＳ）ランジスタと
の接続点を内部電源出力端としたものである。
この発明においては、第１レベルシフト回路からの第１
を位によシＮチャンネルＭＯＳトランジスタが導通・非
導通状態を制御され、第２レベルシフト回路からの第２
電位によりチヤンネルＭ０８に−ｔンジスタが導通・非
導通状態を制御され。
を位によシＮチャンネルＭＯＳトランジスタが導通・非
導通状態を制御され、第２レベルシフト回路からの第２
電位によりチヤンネルＭ０８に−ｔンジスタが導通・非
導通状態を制御され。
ＮチャンネルＭＯＢ）、−ｙンジスタとチヤンネルＭＯ
Ｓトランジスタとの接続点に基準電位発生回路からの基
準電位と同一電位の内部電源電位が出力されることＫな
るものである。
Ｓトランジスタとの接続点に基準電位発生回路からの基
準電位と同一電位の内部電源電位が出力されることＫな
るものである。
以下にこの発明の一実施例を第１図に基づいて説明する
。第１図は０Ｍ０８回路からなる半導体集積回路に適用
された内部電源電圧発生回路を示すものであり１図にお
いて（５）は電源電位点ｆｌｌと第１ノード（７）との
間に接続された高抵抗の第１抵抗。
。第１図は０Ｍ０８回路からなる半導体集積回路に適用
された内部電源電圧発生回路を示すものであり１図にお
いて（５）は電源電位点ｆｌｌと第１ノード（７）との
間に接続された高抵抗の第１抵抗。
（６）は上記第１ノード（７）と接地電位点との間に接
続された高抵抗の第２抵抗で、上記第１抵抗（５）とで
基準電位発生回路（８）を構成しており、この実施例に
おいては第１抵抗（５）と第２抵抗（６）の抵抗値を同
じにして第１ノード（７）に電源電位ＶＣＣのＩの電位
である基準電位を発生しているものである。（９）は上
記電源電位点（１）と第２ノード（ｌＩ）との間に接続
された上記第１．第２抵抗Ｔ５１ ＋６１よりも高め抵
抗値の抵抗、 （ＩＩは上記第２ノードａＤと第１ノー
ド（７）との間に接続され、ゲートが第２ノードａ９に
接続されたＮチャンネルＭＯＳトランジスタで、上記抵
抗１９）とで第１レベルシフト回路（ｌりを構成してい
るものであシ、第２ノードαＤＫ第１ノード（７）の電
位にＮチャンネルＭＯＢトランジスタ員の閾値を圧ＶＴ
Ｈ（Ｎ）分高い電位、つまシ±ｖｃ Ｃ＋ｖ’ｒａに）
なる第１電位を発生しているものである。（Ｉ３は上記
第１ノード（７１と第３ノードａ９との間に接続され、
ゲートが第３ノードαりに接続されたチヤンネルＭＯＳ
トランジスタ、 ａ４）は上記第４ノードαりと接地電
位点との間に接続された第１及び第２抵抗（５１（６１
よシも高す抵抗値の抵抗で、上記チヤンネルＭＯＳトラ
ンジスタα罎とで第２レベルシフト回路ａ１１を構成し
ているものであシ、第３ノードａ９に第１ノード（７）
の電位にチヤンネルＭＯＥ＋トランジスタαＪの閾値電
圧ＶＴＲＣＰ）分低い電位、つまり２ ■ＣＣ−ＩＶＴ
Ｈ■１なる第２電位を発生してｂるものでおる。
続された高抵抗の第２抵抗で、上記第１抵抗（５）とで
基準電位発生回路（８）を構成しており、この実施例に
おいては第１抵抗（５）と第２抵抗（６）の抵抗値を同
じにして第１ノード（７）に電源電位ＶＣＣのＩの電位
である基準電位を発生しているものである。（９）は上
記電源電位点（１）と第２ノード（ｌＩ）との間に接続
された上記第１．第２抵抗Ｔ５１ ＋６１よりも高め抵
抗値の抵抗、 （ＩＩは上記第２ノードａＤと第１ノー
ド（７）との間に接続され、ゲートが第２ノードａ９に
接続されたＮチャンネルＭＯＳトランジスタで、上記抵
抗１９）とで第１レベルシフト回路（ｌりを構成してい
るものであシ、第２ノードαＤＫ第１ノード（７）の電
位にＮチャンネルＭＯＢトランジスタ員の閾値を圧ＶＴ
Ｈ（Ｎ）分高い電位、つまシ±ｖｃ Ｃ＋ｖ’ｒａに）
なる第１電位を発生しているものである。（Ｉ３は上記
第１ノード（７１と第３ノードａ９との間に接続され、
ゲートが第３ノードαりに接続されたチヤンネルＭＯＳ
トランジスタ、 ａ４）は上記第４ノードαりと接地電
位点との間に接続された第１及び第２抵抗（５１（６１
よシも高す抵抗値の抵抗で、上記チヤンネルＭＯＳトラ
ンジスタα罎とで第２レベルシフト回路ａ１１を構成し
ているものであシ、第３ノードａ９に第１ノード（７）
の電位にチヤンネルＭＯＥ＋トランジスタαＪの閾値電
圧ＶＴＲＣＰ）分低い電位、つまり２ ■ＣＣ−ＩＶＴ
Ｈ■１なる第２電位を発生してｂるものでおる。
αηは上記電源電位点（１１と内部電源出力端ａ９との
間に接続され、ゲートが上記第１レベルシフト回路（１
３の出力端である第２ノードａＤに接続されたＮチャン
ネルＭＯＳトランジスタ、錦は上記内部電源出力端α９
と接地電位点との間に接続され、ゲートが上記第２レベ
ルシフト回路（Ｉ［ｌの出力端である第３ノードａ９に
接続されたチヤンネルＭＯＳトランジスタである。
間に接続され、ゲートが上記第１レベルシフト回路（１
３の出力端である第２ノードａＤに接続されたＮチャン
ネルＭＯＳトランジスタ、錦は上記内部電源出力端α９
と接地電位点との間に接続され、ゲートが上記第２レベ
ルシフト回路（Ｉ［ｌの出力端である第３ノードａ９に
接続されたチヤンネルＭＯＳトランジスタである。
次に、この様に構成された内部電源電圧発生回路の動作
について説明する。まず、初期状態において、基準電位
発生回路〈８）の第１ノード（７）に１Ｖｃｃなる基準
電位が発生する。一方、ＮチャンネルＭＯＢ）−ｙンジ
スタＱｌが導通状態でありわずかに電流が流れ、第２ノ
ードＩがｙＶＣｃ＋ＶＴ１１（ト）ななる第１電位で安
定するとともに、チヤンネルＭＯＳトランジスタ０が導
通状態であ）、わずかに電流が流れ、第３ノード（Ｉり
が−Ｖｃｃ−ｖＴＨＣＰ）なる第２電位で安定すること
になる。そして、第１電位がＮチャンネルＭＯＳト；ン
ジスタαηのゲートに印加これ、第２電位がチヤンネル
ＭＯＳ）丹ンジスタα趨のゲートに印加されるため１両
ＭＯ日トランジスタαηα梯は５極管領域で動作するこ
とになる。その結果、ＮチャンネルＭＯＳ）、→ンジス
タαηにより、内部電源出力端０の電位ＶＱは１Ｖｃｃ
（”ＴｖＣＣ＋ＶＴＨ（Ｎ） −ＶＴＲ（Ｎ） ）
Ｋされ、 チヤンネルＭＯＳト−７ンジスタαｇによシ
、内部電源出力端ａ９ Ｏ１Ｍ、位ｖｏ ハフ ｖｃｃ
（＝、Ｖｃｃ −Ｉ ＶＴＨ（Ｐ）１十１ｖＴＨｃｐ
）ｌ ） ｉｔｃ＃し、 両ＭＯＳ ト＝ ｙシ、ｃり
αｙｌ（１１にょる内部電源端子（９）の電位ｖ（１は
同じ−ＶＣＣにされるため安定状態になる。この時１両
ＭＯＳトランジスタ（Ｉη錦は導通状態と非導通状態の
ぎりぎりの状態となっているため、を源電位点（１）か
ら接地電位点への両ＭＯＢトランジスタαηαｅを介し
ての電流は零となる。また、第１レベルシフト回路ａ２
のＮチャンネルＭＯＳ）ランラスタα１１及ヒ第２レベ
ルシフト回路αｅのチヤンネルＭＯＳ）、ランジスタ（
ＩＩＩも導通状態と非導通状態のぎりぎ）の状態となっ
ているため２両ＭＯＳトランジスタＯ１（１３を介して
流れる電流も零である。ζらに第１及び第２抵抗＋５１
＋６１の抵抗値も高いものとしであるため。
について説明する。まず、初期状態において、基準電位
発生回路〈８）の第１ノード（７）に１Ｖｃｃなる基準
電位が発生する。一方、ＮチャンネルＭＯＢ）−ｙンジ
スタＱｌが導通状態でありわずかに電流が流れ、第２ノ
ードＩがｙＶＣｃ＋ＶＴ１１（ト）ななる第１電位で安
定するとともに、チヤンネルＭＯＳトランジスタ０が導
通状態であ）、わずかに電流が流れ、第３ノード（Ｉり
が−Ｖｃｃ−ｖＴＨＣＰ）なる第２電位で安定すること
になる。そして、第１電位がＮチャンネルＭＯＳト；ン
ジスタαηのゲートに印加これ、第２電位がチヤンネル
ＭＯＳ）丹ンジスタα趨のゲートに印加されるため１両
ＭＯ日トランジスタαηα梯は５極管領域で動作するこ
とになる。その結果、ＮチャンネルＭＯＳ）、→ンジス
タαηにより、内部電源出力端０の電位ＶＱは１Ｖｃｃ
（”ＴｖＣＣ＋ＶＴＨ（Ｎ） −ＶＴＲ（Ｎ） ）
Ｋされ、 チヤンネルＭＯＳト−７ンジスタαｇによシ
、内部電源出力端ａ９ Ｏ１Ｍ、位ｖｏ ハフ ｖｃｃ
（＝、Ｖｃｃ −Ｉ ＶＴＨ（Ｐ）１十１ｖＴＨｃｐ
）ｌ ） ｉｔｃ＃し、 両ＭＯＳ ト＝ ｙシ、ｃり
αｙｌ（１１にょる内部電源端子（９）の電位ｖ（１は
同じ−ＶＣＣにされるため安定状態になる。この時１両
ＭＯＳトランジスタ（Ｉη錦は導通状態と非導通状態の
ぎりぎりの状態となっているため、を源電位点（１）か
ら接地電位点への両ＭＯＢトランジスタαηαｅを介し
ての電流は零となる。また、第１レベルシフト回路ａ２
のＮチャンネルＭＯＳ）ランラスタα１１及ヒ第２レベ
ルシフト回路αｅのチヤンネルＭＯＳ）、ランジスタ（
ＩＩＩも導通状態と非導通状態のぎりぎ）の状態となっ
ているため２両ＭＯＳトランジスタＯ１（１３を介して
流れる電流も零である。ζらに第１及び第２抵抗＋５１
＋６１の抵抗値も高いものとしであるため。
電源電位点（１）から接地電位点への第１及び第２抵抗
（５１（６１を介して流れる電流もわずかとなシ、消費
電流の削減が図れるものである。
（５１（６１を介して流れる電流もわずかとなシ、消費
電流の削減が図れるものである。
そして、内部電源出力端α１に負荷が接続すれ。
負荷の動作により、内部電源出力端の電位ｖ（１が一！
−ＶＣＣよね高くなると、Ｐ＋ヤンネルＭＯＢｈ丹ンジ
ヌタ（Ｉ趨のドレイン電位が高くなり、チヤンネルＭＯ
Ｓトランジスタａ９が導通状態となって。
−ＶＣＣよね高くなると、Ｐ＋ヤンネルＭＯＢｈ丹ンジ
ヌタ（Ｉ趨のドレイン電位が高くなり、チヤンネルＭＯ
Ｓトランジスタａ９が導通状態となって。
内部電源出力端ａ１Ｊの電位ｖＯを−ｚＶｃＱ に戻す
ように働くことになる。この間、ＮチャンネルＭＯＩ３
トランジスタａηのドレイン・ソース間電圧は小さくな
るため、ＮチャンネルＭＯＳトランジスタα力は非導通
状態のままであり、電源電位点＋１）から接地電位点へ
両ＭＯＳトランジスタ（１７） ａｓを介して流れる電
流は零でおる。また、内部電源出力端ａ９の電位Ｖｏが
−Ｖｃｃより低くなると、ＮチャンネルＭＯＳトランジ
スタ（Ｉηのソース・ドレイン電圧が大゛きくなるので
、ＮチャンネルＭＯＥ！トランジスタ（Ｉηが導通状態
となって、内部電源端子０の電位ｖＯを了ｖｃｃに戻す
ように働くことになる。このＪ チヤンネルＭＯＳ＋
−→ンジスタα・のドレイン・ソース間電圧は小さくな
るため、チヤンネルＭＯＳ）→ンジスタａｓは非導通状
態のままであリ、電源電位点（菫）から接地電位点へ両
ＭＯＥ＋ｂランシスタαη（ＩＩを介して流れる電流は
零である。この様に、内部電源出力端ａ１の電位Ｔｏが
−ＶＣＣをずれると、ＮチャンネルＭＯＢトランジスタ
卸又ＦｉチヤンネルＭＯＥＩ）ランジスタａ♂が直ちに
導通状態になって２ ｖＣＱに戻すように働くので、充
分低い出力インピーダンスを得ることができ、しかも両
Ｍｏｓトランジスタαηαｇを介して電源電位点（１）
から接地電位点へ流れる電流がなく、余分な消費電力の
発生がないものである。
ように働くことになる。この間、ＮチャンネルＭＯＩ３
トランジスタａηのドレイン・ソース間電圧は小さくな
るため、ＮチャンネルＭＯＳトランジスタα力は非導通
状態のままであり、電源電位点＋１）から接地電位点へ
両ＭＯＳトランジスタ（１７） ａｓを介して流れる電
流は零でおる。また、内部電源出力端ａ９の電位Ｖｏが
−Ｖｃｃより低くなると、ＮチャンネルＭＯＳトランジ
スタ（Ｉηのソース・ドレイン電圧が大゛きくなるので
、ＮチャンネルＭＯＥ！トランジスタ（Ｉηが導通状態
となって、内部電源端子０の電位ｖＯを了ｖｃｃに戻す
ように働くことになる。このＪ チヤンネルＭＯＳ＋
−→ンジスタα・のドレイン・ソース間電圧は小さくな
るため、チヤンネルＭＯＳ）→ンジスタａｓは非導通状
態のままであリ、電源電位点（菫）から接地電位点へ両
ＭＯＥ＋ｂランシスタαη（ＩＩを介して流れる電流は
零である。この様に、内部電源出力端ａ１の電位Ｔｏが
−ＶＣＣをずれると、ＮチャンネルＭＯＢトランジスタ
卸又ＦｉチヤンネルＭＯＥＩ）ランジスタａ♂が直ちに
導通状態になって２ ｖＣＱに戻すように働くので、充
分低い出力インピーダンスを得ることができ、しかも両
Ｍｏｓトランジスタαηαｇを介して電源電位点（１）
から接地電位点へ流れる電流がなく、余分な消費電力の
発生がないものである。
第２図は、この発明の他の実施例を示したものであり、
第１図に示した実施例のものの基準電位発生回路（８１
を、電源電位点（１）と接地電位点との間に接続された
第１及び第２抵抗（５１＋６１と、電源電位点＋１１と
接地電位点との間に接続された第３及び第４抵抗（至）
００とで構成し、かつ、第１ノード（７１に発生する電
位と第２ノード（至）に発生する電位とが等しくなるよ
うに、第１〜第４抵抗＋５１ Ｔｅｌ ６！１０１）
ノ抵抗値を設定しであるものである。そして、第１ノー
ド（７）が第１シフトレジスタ回路αりのＮチャンネル
ＭＯＳ）−ランジスタα０のソースに接続され、第２ノ
ード（至）が第２シフトレジスタ回路ａｅのチヤンネル
ＭＯ＋３ トランジスタ０のドレインが接続されるもの
である。
第１図に示した実施例のものの基準電位発生回路（８１
を、電源電位点（１）と接地電位点との間に接続された
第１及び第２抵抗（５１＋６１と、電源電位点＋１１と
接地電位点との間に接続された第３及び第４抵抗（至）
００とで構成し、かつ、第１ノード（７１に発生する電
位と第２ノード（至）に発生する電位とが等しくなるよ
うに、第１〜第４抵抗＋５１ Ｔｅｌ ６！１０１）
ノ抵抗値を設定しであるものである。そして、第１ノー
ド（７）が第１シフトレジスタ回路αりのＮチャンネル
ＭＯＳ）−ランジスタα０のソースに接続され、第２ノ
ード（至）が第２シフトレジスタ回路ａｅのチヤンネル
ＭＯ＋３ トランジスタ０のドレインが接続されるもの
である。
この様に構成された内部電源電圧発生回路も第１図に示
した実施例と同様々効果を奏するものである。
した実施例と同様々効果を奏するものである。
なお、上記実施例においては、基準電位発生回路（８１
からの基準電位を、第１及び第２抵抗（５１（６１の抵
抗値を同じにして、ＶＣＣとしたが、これに限られるも
のではなく、任意な値の基準電位に設定できるものであ
る。つまり、第１の抵抗（５）の抵抗値になるものであ
る。
からの基準電位を、第１及び第２抵抗（５１（６１の抵
抗値を同じにして、ＶＣＣとしたが、これに限られるも
のではなく、任意な値の基準電位に設定できるものであ
る。つまり、第１の抵抗（５）の抵抗値になるものであ
る。
この発明は以上に述べたように、基準電位発生回路から
の基準電位よりＮチャンネルＭＯＳトランジスタの閾値
電圧分高い第１電位を出力する第１シフトレジスタ回路
と、上記基準電位よりチヤンネルＭＯＳトランジスタの
閾値電圧分低い第２電位を出力する第２シフトレジスタ
回路と、第１シフトレジスタ回路からの第１電位がゲー
トに印加されるＮチャンネルＭｏ５ｈ＝ンジスタと。
の基準電位よりＮチャンネルＭＯＳトランジスタの閾値
電圧分高い第１電位を出力する第１シフトレジスタ回路
と、上記基準電位よりチヤンネルＭＯＳトランジスタの
閾値電圧分低い第２電位を出力する第２シフトレジスタ
回路と、第１シフトレジスタ回路からの第１電位がゲー
トに印加されるＮチャンネルＭｏ５ｈ＝ンジスタと。
第２シフトレジスタ回路からの第２電位がゲートに印加
京れるチヤンネルＭＯＳト−Ｆレジスタとを備え、Ｎチ
ャンネルＭＯＳ）ランジスタとチヤンネルＭＯＳトラン
ジスタとの接続点を内部電源出力端としたので、低消費
電力化が図れ、かつ出力インピーダンスを低くできると
ｂう効果を有するものである。
京れるチヤンネルＭＯＳト−Ｆレジスタとを備え、Ｎチ
ャンネルＭＯＳ）ランジスタとチヤンネルＭＯＳトラン
ジスタとの接続点を内部電源出力端としたので、低消費
電力化が図れ、かつ出力インピーダンスを低くできると
ｂう効果を有するものである。
第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の他の実施例を示す回路図、第３図は従来の内部
電源電圧発生回路を示す回路図である。 図において（１）は電源電位点、（５）は第１抵抗、（
６）は第２抵抗、（８）は基準電位発生回路、α邊は第
１シフトレジスタ回路、αｅは第２シフトレジスタ回路
。 αηはＮチャンネルＭａｓト丹ンジスタ、α９はチヤン
ネルＭＯＳｋランジスタ、 （ＩＩは内部電源出力端で
ある。 なお、各図中同一符号は同−又は相当部分を示す。
の発明の他の実施例を示す回路図、第３図は従来の内部
電源電圧発生回路を示す回路図である。 図において（１）は電源電位点、（５）は第１抵抗、（
６）は第２抵抗、（８）は基準電位発生回路、α邊は第
１シフトレジスタ回路、αｅは第２シフトレジスタ回路
。 αηはＮチャンネルＭａｓト丹ンジスタ、α９はチヤン
ネルＭＯＳｋランジスタ、 （ＩＩは内部電源出力端で
ある。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）電源電位点と接地電位点との間に接続されてこの
電源電位より低い基準電位を発生する基準電位発生回路
、この基準電位発生回路の出力端と上記電源電位点との
間に接続され、上記基準電位よりＮチャンネルＭＯＳト
ランジスタの閾値電圧分だけ高い第１電位を出力する第
１レベルシフト回路、上記基準電位発生回路の出力端と
上記接地電位点との間に接続され、上記基準電位よりＰ
チャンネルＭＯＳトランジスタの閾値電圧分だけ低い第
２電位を出力する第２レベルシフト回路、上記電源電位
点と内部電源出力端との間に接続され、ゲートが上記第
１レベルシフト回路の出力端に接続されて第１電位が印
加されるＮチャンネルＭＯＳトランジスタ、上記接地電
位点と内部電源出力端との間に接続され、ゲートが上記
第２レベルシフト回路の出力端に接続されて第２電位が
印加されるチヤンネルＭＯＳトランジスタを備えた半導
体集積回路の内部電源電圧発生回路。 - （２）基準電位発生回路は、電源電位点と接地電位点と
の間に直列接続された高抵抗の第１及び第２の抵抗から
なり、第１抵抗と第２抵抗との接続点に基準電位が現わ
れるものであることを特徴とする特許請求の範囲第１項
記載の半導体集積回路の内部電源電圧発生回路。 - （３）基準電位発生回路は電源電位点と接地電位点との
間に直列接続された高抵抗の第１及び第２の抵抗と、電
源電位点と接地電位点との間に直列接続された高抵抗の
第３及び第４の抵抗とからなり、第１抵抗と第２抵抗と
の接続点及び第３抵抗と第４抵抗との接続点に同じ電位
の基準電位が現われ、第１抵抗と第２抵抗との接続点に
第１レベルシフト回路が接続され、第３抵抗と第４抵抗
との接続点に第２レベルシフト回路が接続されるもので
あることを特徴とする特許請求の範囲第１項記載の半導
体集積回路の内部電源電圧発生回路。 - （４）第１シフトレジスタ回路は、この回路の出力端と
電源電位点との間に接続された抵抗と、この回路の出力
端と基準電位発生回路の出力端との間に接続され、ゲー
トがこの回路の出力端に接続されたＮチャンネルＭＯＳ
トランジスタとからなるものであり、第２シフトレジス
タ回路は、この回路の出力端と接地電位点との間に接続
された抵抗と、この回路の出力端と基準発生回路の出力
端との間に接続され、ゲートがこの回路の出力端に接続
されたＰチャンネルＭＯＳトランジスタとからなるもの
であることを特徴とする特許請求の範囲第１項ないし第
３項のいずれかに記載の半導体集積回路の内部電源電圧
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098519A JPH0680796B2 (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路の内部電源電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098519A JPH0680796B2 (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路の内部電源電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255048A true JPS61255048A (ja) | 1986-11-12 |
| JPH0680796B2 JPH0680796B2 (ja) | 1994-10-12 |
Family
ID=14221898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098519A Expired - Lifetime JPH0680796B2 (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路の内部電源電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680796B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742615A (en) * | 1995-06-20 | 1998-04-21 | Nec Corporation | Non-volatile semiconductor memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51149777A (en) * | 1975-06-12 | 1976-12-22 | Seiko Epson Corp | Electronic circuit |
-
1985
- 1985-05-07 JP JP60098519A patent/JPH0680796B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51149777A (en) * | 1975-06-12 | 1976-12-22 | Seiko Epson Corp | Electronic circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742615A (en) * | 1995-06-20 | 1998-04-21 | Nec Corporation | Non-volatile semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680796B2 (ja) | 1994-10-12 |
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