KR20090034335A

KR20090034335A - 대역폭-한정 부하용 3 상태 구동기

Info

Publication number: KR20090034335A
Application number: KR1020097000518A
Authority: KR
Inventors: 칼펜두 샤스트리
Original assignee: 시옵티컬 인코포레이티드
Priority date: 2006-06-14
Filing date: 2007-06-07
Publication date: 2009-04-07
Also published as: US7567094B2; EP2027652A4; CN101467351A; WO2007146110A2; JP4928606B2; CN101467351B; JP2009540750A; WO2007146110A3; US20080007295A1; EP2027652A2; CA2654553C; CA2654553A1; KR101384024B1

Abstract

CMOS 구동기 회로는 데이터 비트와 같은 값의 소정의 수가 전동된 후에 3 상태 조건을 제공하기 위해 구성되어 전송 채널을 따른 심볼간 간섭(ISI)의 존재를 감소시킨다. 전송 채널이 대역폭-한계에 있는 상태에서, 3 상태 기술의 사용은 주어진 비트 구간 동안 공급 레일에 완전한 이동을 허용한다.

CMOS 구동기 회로, 데이터 비트, 심볼간 간섭

Description

대역폭-한정 부하용 3 상태 구동기{TRI-STATED DRIVER FOR BANDWIDTH-LIMITED LOAD}

본 출원은 2006년 6월 14일에 제출된 가출원 제 60/813,515 호의 이익을 청구한다.

본 발명은 대역폭-한정 부하(bandwidth-limited load)에 대한 구동기 회로에 관한 것으로, 특히, 대역폭-한정 부하에서 심볼간 간섭(ISI)에 대한 가능성을 줄이는 3 상태 구동 장치의 사용에 관한 것이다.

하나 또는 제로의 긴 행정(run)을 포함하는 디지털 데이터 신호가 긴 전송 라인 이상으로 전송되는 경우, 데이터 전송(0→l 또는 1→0)에 대응하는 에지는 대역폭 한계 및 전송 라인의 주파수 분산에 의해 심각하게 왜곡된다. 심볼간 간섭(ISI)으로 공지된 이 현상은 그 이상적인 클럭 위치로부터 이러한 긴 행정에 연관된 전송 에지를 이동시켜, 수신기에 의한 데이터의 보정 회복을 간섭한다.

데이터 전송 시스템 설계자는 구동기 회로에서의 "프리-엠파시스(pre-emphasis)"로서 칭하는 기술을 이용하여 ISI의 문제점을 완화시키는 시스템 접근 방식을 취해왔다. 예를 들면, 전송 라인 구동기는 "0" 전압 레벨로 이동하기 전에, 명목상의 "1" 전압 레벨보다 덜 강한, 낮은 전압 레벨 "1"을 나타낸다. 이와 유사 한 방식으로, 전송 라인 구동기는 "1" 전압 레벨로 이동하기 전에 더 높은 전압 레벨 "0"(명목상의 값과 비교하여)을 나타낸다. 이러한 엠파시스화된 이동은 길고 높거나 길고 낮은 비트 시퀀스를 따르는 펄스의 기대된 왜곡을 보상하는 경향이 있다. 전형적인 종래 기술 배치에 있어서, 엠파시스는 구동 전압을 생성하기 위해 저항기를 통해 전류를 출처로 함으로써 제공된다. 그 결과, 감소된 전류는 레벨 시프팅 1→0 또는 0→1 비트 이동과 비교하여 1→1 또는 0→0을 위해 구동된다. 사용하는 동안, 이 접근 방식은 비교적 높은 전력을 필요로 하고, CMOS 구동기 등의 저 전력 적용에 적합하지 않다.

이로써, 프리-엠파시스 장치가 전력을 많이 필요로 해서 효율적이지 못한 고속 CMOS 전송 시스템에 관한 ISI를 나타내는 장치에 대한 기술은 여전히 필요하다.

종래기술에서 남아있는 필요는 본 발명에 의해 나타내는데, 본 발명은 비트와 같은 값의 긴 행정 동안 고 임피던스 상태로 이동시키는 3 상태 구동기를 사용하여, 대역폭-한정 부하에서 ISI를 감소시키는 저 전력의 대안적인 접근법을 제공한다("긴 행정"은 시스템 설계자에 의해 결정되고, 실질적으로 2 개의 비트와 같은 값의 "행정"만큼 짧아질 수 있다.)

본 발명에 따라서, 3 상태 구동 신호는 대역폭-한정 부하(또는 채널)를 구동시키기 위해 사용된다. 하나의 실시예에 있어서, 3 상태 장치는 데이터 스트림(stream)에서의 이동 동안 제 1 비트만을 위해 부하를 구동시킨다(즉, "1-샷(shot)" 구동기). 3 상태 장치가 부하/채널을 일단 구동시키면, 구동기는 논리 레벨에서의 다음 이동이 비트 스트림을 따라 나타낼 까지 3 상태 모드에 남아있게 된다. 이 모드는 구동 신호를 발생시키기 위해 사용된 양 MOS 장치를 OFF하는 3 상태 장치를 가짐으로써 달성되어, 이로써, 이 노드에서 고 임피던스 상태로 이동하게 된다. 그 결과, 출력 구동 신호는 0 또는 1의 이전 스트링(string)의 길이에 상관없이, 각각의 다음 데이터 비트 이동에 대한 동일 전위에 이를 수 있을 것이다. 3 상태 출력의 사용은 신호를 구동시켜서, 이로써 심볼간 간섭의 가능성을 기본적으로 제거할 수 있게 된다.

본 발명의 이점으로는, 3 상태 구동기는 10 Gb/s의 초과 속도에서 동작하는 마흐-첸더(Mach-Zehnder) 변조기(예를 들면, 전자-광학 변조기) 등의 변조기용 구동기로서 사용될 수 있다.

본 발명의 또 다른 실시예에 있어서, 3 상태 구동기는 복수의 N 비트를 이용하기 위해 구성되어 채널을 구동시킬 수 있고, 그 후 N과 같은 비트의 값의 스트링의 이동 다음에 3 상태 신호 레벨로 유지하게 된다.

부하는 MOS 트랜지스터(1 개의 n-채널 및 1 개의 p-채널)의 단일 쌍으로서 MOS 장치를 포함할 수 있거나, 또는 대안적으로, MOS 장치는 병렬 장치에서 복수의 n-채널 트랜지스터 및/또는 병렬 장치에 배치된 개별적인 복수의 p-채널 트랜지스터를 포함한다. 3 상태 구동기 자체는 MOS 장치, 또는 원하는 대로 바이폴라 기술 등의 다른 적합한 기술을 이용한 장치를 포함할 수 있다.

본 발명의 다양한 이점 및 실시예는 첨부된 도면을 참조하여 다음 설명을 분 명하게 나타낸다.

도 1은 종래 기술의 CMOS 구동기 회로를 개략적으로 나타낸 도면;

도 2는 본 발명의 3 상태 구동 회로를 개략적으로 나타낸 도면;

도 3은 본 발명에 따라서, 일례의 2 진 데이터 신호 및 구동 신호로서 사용되는 연관된 3 상태 신호의 타이밍 다이어그램;

도 4는 보완 입력 신호를 공급하는 변조기 장치에 대한 종래 기술의 CMOS 구동 회로를 개략적으로 나타낸 도면;

도 5는 도 4의 종래 기술 구동 회로의 사용으로 인해 심볼간 간섭(ISI)의 부작용을 제시하는 '아이 다이어그램(eye diagram)';

도 6은 변조기 장치로 사용하기 위해 본 발명에 따라 형성된 일례의 3 상태 구동기 회로를 개략적으로 나타낸 도면;

도 7은 3 상태 구동 신호의 사용에 연관된 ISI의 감소를 나타내는 도 6의 구동기 회로에 연관된 '아이 다이어그램'; 및

도 8은 동일 논리 값의 2 개의 순차 데이터가 구동기를 3 상태 값으로 이동하기 전에 허용되는 본 발명의 대안적인 실시예에 연관된 타이밍 다이어그램이다.

도 1은 p-타입 MOS 트랜지스터(M1) 및 n-타입 MOS 트랜지스터(M2)를 포함하는 일례의 종래 기술 CMOS 구동기 회로를 나타낸 것인데, 이때 MOS 트랜지스터(M1 및 M2)의 게이트는 함께 연결되고 입력 데이터 신호(DN)를 수신한다. 전류 데이터 비트가 "0" 또는 "1"이냐에 따라서, M1 또는 M2는 M1의 소스가 M2의 드레인에 연결 된 접합에서의 입력 구동 신호(D)를 공급하여 ON이 된다. 트랜지스터(M1 및 M2)의 게이트가 함께 연결되고 동일 입력 신호에 응답함에 따라서 출력은 보완 값이 필요하다. 제시된 바와 같이, M1의 드레인은 전압원(V_DD)에 연결되고, 그리고 M2의 소스는 접지에 연결되어, 데이터 신호에 대한 공급된 전압 스윙(레일-대-레일(rail-to-rail))을 정의한다. 이해할 점은, 일반적인 구동기 회로는 병렬로 함께 연결된 복수의 n-채널 트랜지스터(예를 들면, M1) 및/또는 병렬로 함께 연결된 복수의 p-채널 트랜지스터(예를 들면, M2)의 형태의 MOS 장치를 포함할 수 있다는 것이다.

설명 목적상, 입력 구동 신호(D)에 의해 구동된 RC 부하는, 도 1에 제시된 방식으로 구성된 제 1 저항기(3), 캐패시터(4) 및 제 2 저항기(5)를 포함하여 제시된다. 이 경우에 있어서, 출력 구동 신호는 제 1 저항기(3)와 캐패시터(4) 사이의 접합에서 SIG로서 칭한다. 이 RC 네트워크의 시간 상수는 종래 방식으로 채널의 대역폭을 결정한다. 입력 구동 신호(D)의 스위칭 속도가 이 RC 시간 상수에 의해 국한되지 않는 경우, "1" 및 "0"의 비트 값은 비트 구간 동안 출력 구동 신호(SIG)(즉, VDD, GND)에 대한 전압 공급 값에 이르기에 충분한 시간을 가진다.

그러나, 입력 신호(DN)의 스위칭 속도(즉, 데이터율)가 RC 부하/채널의 대역폭보다 큰 경우, 출력 구동 신호(SIG)는 그 완전한 전압 공급 값에 이르기에 신호 비트 구간 이상을 필요로 한다. 이로써, 하나의 비트 값은, 출력 데이터 트레인(train)의 불분명한 값으로 인해, 근접한 비트 구간 내에서 "스필 오버(spill over)" 일 수 있고, 기술 분야에서는 "심볼간 간섭" 또는 ISI라 종종 칭한다. ISI 가 존재하는 경우, 진폭 및 위상 지터(jitter)는 존재하고, 그리고 신호 경로를 따라 전송 에러를 발생시킨다.

도 2는 종래 기술 회로(소자 등은 도 1에서 이러한 소자로서의 동일 참조 번호를 가진다)에서 ISI에 연관된 문제점을 제기하는 본 발명에 따라 형성된 일례적 3 상태 CMOS 구동기 회로(10)를 제시한다. 입력 데이터 신호(D_IN)에 응답하는 3 상태 구동기(12)는 각각의 게이트 입력을 MOS 트랜지스터(M1 및 M2)에 각각 제공하기 위하여 사용된다. 이로써, 종래 기술 장치와는 다르게, 트랜지스터(M1 및 M2)의 동작은 본 발명의 장치에서 각각 제어된다. 특히, 3 상태 구동기(12)로부터의 제 1 신호(D1N)는 p-채널 장치(M1)를 제어하기 위해 게이트 입력으로서 인가되고, 그리고 3 상태 구동기(12)로부터의 개별적인 제 2 신호(D0N)는 n-채널 장치(M2)를 제어하기 위해 게이트 입력으로서 인가된다. 그 행함에 있어서, 3 상태 구동기(12)는 MOS 구성재를 포함할 수 있거나, 바이폴라 장치 등의 또 다른 기술에 연관된 장치의 형태일 수 있다.

본 발명의 하나의 실시예에 있어서, 3 상태 구동기(12)는 논리 "1" 또는 논리 "0"으로부터, 또는 논리 "0" 또는 논리 "1"으로부터 이동하는 중 단 하나의 비트(제 1 비트)를 위해 부하를 구동할 것이다. 예를 들면, 제 1 비트가 논리 "1"인 경우, 3 상태 구동기(12)는 트랜지스터(M1)를 ON하여, 노드(D)에서의 전압을 VDD 레벨(즉, "하이")까지 이르게 한다. 대안적으로, 제 1 비트가 논리 "0"인 경우, 3 상태 구동기(12)는 트랜지스터(M2)를 ON하여, 노드(D)에서의 전압을 GND 레벨(즉, "로우")로 떨어뜨리게 한다. 제 1 이동 후, D_IN에서 다음 비트가 동일 값인 경우, 3 상태 구동기(12)는 Ml 및 M2 모두를 OFF하여, 노드(D)에서의 고 임피던스 상태를 발생시킨다. 트랜지스터(M1 또는 M2) 중 하나가 ON이 되는 경우, 출력 구동기 신호(SIG)에 연관된 전위는 이동 중에 달성된 전압 레벨에서 남아 있을 수 있어서, 노드(D)를 논리 "1" 또는 논리 "0" 레벨로 끌어당긴다. 그 결과, 신호(SIG)는 도 3에서 Z로서 명기한 동일 값에서 잔류/유지한다. 다음 진리표는 도 2의 장치에서 다양한 소자와 연관된 가능한 값을 제시한다:

데이터 인(D_IN)	D1N	D0N	M1	M2	D	SIG
이전 비트로서의 동일 논리값	"1"	"0"	OFF	OFF	고 임피던스	Z
이전 비트로서의 반대 논리값, 현재 논리 "1"	"1"	"0"	ON	OFF	저 임피던스	↑VDD
이전 비트로서의 반대 논리값, 현재 논리 "0"	"0"	"1"	OFF	ON	저 임피던스	↓GND

도 3은 입력 데이터 비트의 비트 패턴, 노드(D)에서 나타난 3 상태 구동기 신호 및 출력 구동 신호(SIG)를 제시하는 타이밍 다이어그램이다. 이 일례적 데이터 비트 패턴에 있어서, 논리 "0"은 4 개의 데이터 비트(타임 슬롯 4, 5, 6 및 7)의 시퀀스를 위해 존재한다. 상기 패턴에서의 제 1 비트에 대해 3 상태 구동기(12)는 트랜지스터(M2)를 ON하고, 트랜지스터(M1)를 OFF한다. 본 발명에 따라서, 값 "0"의 제 2 데이터 비트가 전송되기를 원하는 경우(도 3에서의 타임 슬롯 5), 3 상태 장치(12)는 트랜지스터(M2)를 OFF하여 그 OFF 상태로 유지함으로써, 노드(D)에서는 고 임피던스 상태가 나타날 것이다. 이 작용은 회로의 나머지 부분으로부터 노드를 효과적으로 해제함으로써(타이밍 다이어그램에서의 "//" 심볼로 지칭), 그 결과 입력 구동 신호(D)는 논리 "1" 값으로, 이 예에서는 타임 슬롯 8의 다음 이동까지 "3 상태"로 남아있게 된다.

종래 기술 장치에 있어서, 비트와 같은 값의 긴 스트링의 존재는 연관된 입력 트랜지스터(이 경우에서, 트랜지스터(M2))가 ON으로 남아있게 되는 상황을 발생시켜서, 부하에 의해 원천이 되는 전류를 더욱 더 허용하여, 언더슈트(undershoot) 상태(도 3의 타이밍 다이어그램에서 D의 점선부에서 제시됨)를 발생시켜, "0"의 스트링의 이 경우에 있어서, 음의 공급 레일(negative supply rail)을 넘어서 낮게 구동한다. 이로써, 타임 슬롯 8에서(구동기가 VDD로의 이동을 필요로 한 경우), 출력 구동 신호(SIG)는 그 완전한 VDD 전위에 이르기 위해 큰 거리의 이동이 필요하다. 도 3을 따른 점선부에서 제시된 바와 같이, 출력 구동 신호(SIG)는 GND 아래의 값으로부터 그 이동을 시작하기 때문에, 소기의 VDD 값에 이르는 하나의 비트 구간보다 시간이 더 걸려, ISI의 생성을 획득한다. 분명하게, 비트와 같은 값의 스트링이 길면 길수록 ISI 결과의 정도가 더 심하게 된다.

이로써, 본 발명에 따른 3 상태 구동기(12)를 사용하여, 데이터 비트 값에서 다음 이동까지의 구동 트랜지스터를 "3 상태"함으로써, 오버슈트 문제점을 현저하게 감소시킨다. 도 3을 참조하여, 3 상태 구동기(12)는 타임 슬롯 5, 6 및 7 동안 양 트랜지스터(M1 및 M2)를 OFF하기 위해 기능하여, 부하로부터 추가적인 전류를 공급하지 않는다. 그 후 SIG에서의 값은 RC 부하(도 3에서의 Z로서 제시됨)에 연관된 값을 자연적으로 붕괴시켜, 다음 논리 값 이동까지 이값으로 유지시킬 것이다. 이 3 상태 동작은 부하 신호가 언더슈팅되는 것을 방지하고, 타임 슬롯 8에서의 이동 동안 VDD로 완전하게 이동되도록 한다.

상술한 바와 같이, 본 발명의 3 상태 구동기 장치는 고속 마흐-첸더(Mach-Zehnder) 변조기 등의 변조기의 아암(arm)에 적용된 입력으로 사용될 수 있다. 도 4는 연관된 변조기(DN은 D의 역/보안을 명기)의 개별적인 아암을 구동시키기 위해 사용된 구동 신호(D_IN 및 DN_IN)와 함께, 종래 기술 분야 CMOS 변조기 구동기(6)를 개략적으로 나타낸 것이다. 구동기(6)에 대한 입력 데이터 신호는 D 및 DN으로 제시된다. 한쌍의 출력 신호(SIG 및 SIGN)는 상술된 바와 같이, 저항기(3)와 캐패시터(4) 사이의 접합에서 일어난다. 도 5는 의사-난수 비트 시퀀스(pseudo-random bit sequence)를 구동시키는 경우, 구동기(6)에 대한 논리 "1" 및 논리 "0" 레벨 사이의 이동을 제시하는 아이 다이어그램을 포함한다. ISI는 진폭 및 위상 지터를 가지는 이 다이어그램에서 존재하여 수용될 수 없는 비트 에러율 값을 야기시킨다.

도 6은 도 4의 장치의 개선으로서, 보완 입력 신호를 변조기에 제공하기 위해 본 발명에 따라 형성된 일례의 3 상태 CMOS 구동기 회로(20)를 제시한다. 도 2와 연관되어 상술된 본 발명의 장치와 유사하게, 입력 신호의 개별적인 쌍은 각 MOS 트랜지스터를 구동하기 위해 사용되어, 비트와 같은 값의 트레인은 3 상태 구동기 회로(20)가 모든 트랜지스터(Ml, M1N, M2 및 M2N)를 OFF하게 하여 다음 데이터 비트값 이동까지의 노드(D 및 DN)에서 고 임피던스 상태를 생성시킨다. 상술된 장치와 같이, 노드(D 및 DN)에서의 고 임피던스 존재는, 비트와 같은 값의 긴 시퀀스가 계속해서 전류를 인출시키지 못하게 하고, 그리고 언더 슈트(GND에서) 및 오버 슈트(VDD에서) 양 조건을 생성시키지 못하게 한다. 도 7은 차동 출력 구동 신호(SIG 및 SIGN)를 나타내는 이 장치에 연관된 아이 다이어그램이다. 도 5의 아이 다이어그램과 비교할 시 ISI 및 진폭/위상 지터에 의한 개선은 중요하다. 게다가, 진폭 및 위상 지터는 본 발명에 따라서 3 상태 출력 구동기를 사용함으로써 본질적으로 제거된다.

본 발명의 대안적인 실시예에 있어서, 상술한 바와 같이, 구동 신호(D)는 중간 3 상태 값으로 이동하기 전에 비트와 같은 값의 긴 스트링을 전송하기 위해 허용될 수 있다. 2 개의 비트와 같은 값이 3 상태 이전에 전송되도록 한 경우, 도 8의 타이밍 다이어그램은 연관된 구동 신호(D)의 값을 도시한 것이다. 회로의 다른 형태에 대해서, 3 상태 임계치로서의 N=2의 사용이 바람직하고, 이때 일반적으로 N의 적합한 값이 사용될 수 있다.

게다가, 특정 실시예가 여기에서 제시되고 설명됨에도 불구하고, 기술분야의 당업자라면 동일 3 상태 동작적 모드를 달성시키는 여러 장치가 제시된 특정 실시예에 대체될 수 있음을 알 수 있다. 이 출원은 본 발명의 적용성 또는 다양성을 다룰 수 있다. 그러므로, 본 발명은 여기에 첨부된 청구항 및 그 균등성에 의해서만 국한된다.

Claims

대역폭-한정 부하에 연관된 출력 구동 신호(SIG)를 발생시키는 구동기 회로에 있어서, 상기 구동기 회로는 심볼간 간섭의 존재를 감소시키기 위해 구성되고, 그리고 상기 구동기 회로는:

제 1 제어 신호에 응답하여, 제 1 데이터 값으로부터 제 2 데이터 값으로의 이동 동안, 제 1 논리 레벨에서의 구동 입력 신호(D)를 상기 대역폭-한정 부하에 제공하는 제 1 MOS 장치;

반대 전도성 타입이고, 제 2 제어 신호에 응답하여, 상기 제 2 데이터 값으로부터 상기 제 1 데이터 값으로의 이동 동안, 반대의 제 2 논리 레벨에서의 구동 입력 신호(D)를 상기 대역폭-한정 부하에 제공하는 제 2 MOS 장치를 포함하고, 상기 제 1 및 제 2 MOS 장치는 서로 연결되어 상기 구동 입력 신호를 상기 대역폭-한정 부하에 제공하여 상기 출력 구동 신호(SIG)를 발생시키고;

입력 데이터 신호에 응답하여, 상기 제 1 및 제 2 제어 신호를 상기 제 1 및 제 2 MOS 장치에 각각 제공하고, 그리고 데이터 비트와 같은 값의 소정의 수 N의 전송 후 상기 제 1 및 제 2 MOS 장치를 OFF하도록 구성되어, 이로써 그 후에 상기 출력 구동 신호(SIG)가 상기 제 1 및 제 2 논리 레벨 중 하나로 이동하도록 하고, 상기 이동 동안 심볼간 간섭을 감소시키는 3 상태 장치를 포함하는 것을 특징으로 하는 구동기 회로.
제 1 항에 있어서,

상기 N은 1(N=1)인 것을 특징으로 하는 구동기 회로.
제 1 항에 있어서,

상기 N은 1보다 큰(N>1) 것을 특징으로 하는 구동기 회로.
제 1 항에 있어서,

상기 3 상태 장치는 상기 제 1 MOS 장치 또는 상기 제 2 MOS 장치가 최대한 한번만에 ON이 되도록 구성되는 것을 특징으로 하는 구동기 회로.
제 1 항에 있어서,

상기 3 상태 장치는 MOS 기술 장치인 것을 특징으로 하는 구동기 회로.
제 1 항에 있어서,

상기 3 상태 장치는 MOS 이외의 기술인 것을 특징으로 하는 구동기 회로.
제 8 항에 있어서,

상기 3 상태 장치는 바이폴라 기술 장치인 것을 특징으로 하는 구동기 회로.
제 1 항에 있어서,

상기 제 1 MOS 장치는 병렬로 연결된 복수의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 구동기 회로.
제 1 항에 있어서,

상기 제 2 MOS 장치는 병렬로 연결된 복수의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 구동기 회로.
제 1 항에 있어서,

상기 제 1 MOS 장치는 단일 MOS 트랜지스터를 포함하고, 상기 제 2 MOS 장치는 단일 MOS 트랜지스터를 포함하는 것을 특징으로 하는 구동기 회로.