CN107925408A - 用于在发射机中生成调制信号的发射机电路和方法 - Google Patents

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Abstract

描述了一种用于在集成电路的发射机中生成调制信号的发射机电路。所述发射机电路包括具有多路选择电路(305)的多路选择级(302)，所述多路选择电路被配置成接收差分输入信号，并且在第一电流路径的第一输出节点(310)和第二电流路径的第二输出节点(311)处生成差分输出信号，所述多路选择级具有增益电路，所述增益电路被配置成增加在所述第一输出节点和所述第二输出节点处生成的差分输出信号的摆幅。还公开了在集成电路的发射机中生成调制信号的方法。

Description

用于在发射机中生成调制信号的发射机电路和方法
技术领域
本发明总体涉及集成电路器件，更具体地，涉及用于在集成电路器件中生成调制信号的电路和方法。
背景技术
数据传输速度和质量是数据通信系统和网络的重要方面。数据可以按照不同的数据传输协议被发送。多电平信号调制，诸如4电平脉冲幅度调制(PAM4)，被用于提高带宽限制的数据通信信道中的数据速率。能够进行数据传输的集成电路是数据通信系统和网络的重要部分。随着集成电路的工作和设计特性(诸如晶体管尺寸和工作电压)不断改变，发射机电路的性能可能受到影响。
在具有大于每秒20千兆比特的数据速率的千兆比特收发机(GT)中，在发射机串行器中的最后的多路选择单元通常被耦接到预驱动器级，该预驱动器级驱动输出驱动器级，诸如电流模逻辑(CML)驱动器级。预驱动器级应当提供约1V的输出摆幅，将时钟切换脉动抑制到小于50mV的电平，并且具有约10ps-15ps的上升/下降时间。然而，在单独CML级中，因为增益的缺乏以及带宽限制，很难一起满足所有的这些要求。
因此，希望有提供集成电路的改进的发射机电路的电路和方法。
发明内容
描述了一种用于在集成电路的发射机中生成调制信号的发射机电路。所述发射机电路包括具有多路选择电路的多路选择级，所述多路选择电路被配置成接收差分输入信号，并且在第一电流路径的第一输出节点和第二电流路径的第二输出节点处生成差分输出信号，所述多路选择级具有增益电路，所述增益电路被配置成增加在所述第一输出节点和所述第二输出节点处生成的差分输出信号的摆幅。
任选地，所述多路选择级的增益电路和多路选择电路用作虚拟H单元。
任选地，所述虚拟H单元可包括被耦接在参考电压与所述第一输出节点之间的第一晶体管，被耦接在所述第一输出节点与地节点之间的第二晶体管，被耦接在所述参考电压与所述第二输出节点之间的第三晶体管，以及被耦接在述第二输出节点与所述地节点之间的第四晶体管。所述第一晶体管的栅极可被耦接到所述第二晶体管的栅极，以及所述第三晶体管的栅极可被耦接到所述第四晶体管的栅极。
任选地，所述发射机电路还可包括被耦接在所述第一晶体管与所述第二晶体管之间的第五晶体管以及被耦接在所述第三晶体管与所述第四晶体管之间的第六晶体管。所述第五晶体管的栅极和所述第六晶体管的栅极被配置成接收时钟信号。
任选地，所述多路选择级的增益电路和多路选择电路用作带有正反馈的虚拟H单元。
任选地，所述虚拟H单元可包括被耦接在参考电压与所述第一输出节点之间的第一晶体管，被耦接在所述第一输出节点与地节点之间的第二晶体管，被耦接在所述参考电压与所述第二输出节点之间的第三晶体管，以及被耦接在所述第二输出节点与所述地节点之间的第四晶体管。所述第一晶体管的栅极被耦接到所述第三晶体管的漏极，以及所述第三晶体管的栅极被耦接到所述第一晶体管的漏极。
任选地，所述发射机电路还可包括：被耦接在所述第一晶体管与所述第二晶体管之间的第五晶体管以及被耦接在所述第三晶体管与所述第四晶体管之间的第六晶体管。所述第五晶体管的栅极和所述第六晶体管的栅极被配置成接收时钟信号。
任选地，所述发射机电路还可包括被耦接到所述第一电流路径和所述第二电流路径的晶体管，所述晶体管使得电流能够在所述第一电流路径和所述第二电流路径中流动。
任选地，所述发射机电路还可包括：被串联耦接在节点处的第一电阻和第二电阻，以及被耦接在参考电压与节点之间的电容器。
任选地，所述多路选择电路可包括具有第一多路选择器部分的差分多路选择电路，所述第一多路选择器部分被配置成接收所述差分输入信号和时钟信号，以及响应于时钟信号，在所述第一输出节点和所述第二输出节点处生成所述差分输出信号。
任选地，所述差分多路选择电路可包括第二多路选择器部分，所述第二多路选择器部分被配置成接收所述差分多路选择级的第二差分输入信号和反相时钟信号，以及响应于反相时钟信号，在所述第一输出节点和所述第二输出节点处生成所述差分输出信号。
任选地，所述发射机电路还可包括第二增益电路，所述第二增益电路被配置成增加由所述第二多路选择器部分在所述第一输出节点和所述第二输出节点处生成的所述差分输出信号的摆幅。
任选地，所述第一多路选择器部分可包括被配置成接收所述差分输入信号的第一晶体管和第二晶体管、与所述第一晶体管并联耦接的第三晶体管、以及与所述第二晶体管并联耦接的第四晶体管。所述第二多路选择器部分可包括被配置成接收所述第二差分输入信号的第五晶体管和第六晶体管、与所述第五晶体管并联耦接的第七晶体管、以及与所述第六晶体管并联耦接的第八晶体管。反相时钟信号可被耦接到所述第五晶体管、第六晶体管、第七晶体管、和第八晶体管中的每个晶体管的栅极。
任选地，所述发射机电路还可包括驱动器级，其中所述驱动器级的第一输入被直接连接到所述多路选择级的第一输出节点，以及所述驱动器级的第二输入被直接连接到所述多路选择级的第二输出节点。
还描述了一种在集成电路的发射机中生成调制信号的方法。所述方法包括将差分输入信号耦接到具有多路选择电路的多路选择级，所述多路选择电路包括具有第一输出节点的第一电流路径和具有第二输出节点的第二电流路径；在多路选择级中实施增益电路，以便增加在所述第一电流路径的第一输出节点和所述第二电流路径的第二输出节点处生成的差分输出信号的摆幅；以及在第一电流路径的第一输出节点和第二电流路径的第二输出节点处生成差分输出信号。
任选地，所述方法还包括将所述第一输出节点直接耦接到驱动器级的第一输入，以及将所述第二输出节点直接耦接到驱动器级的第二输入。
任选地，实施增益电路可包括将第一晶体管耦接在参考电压与所述第一输出节点之间，以及将第二晶体管耦接在所述参考电压与所述第二输出节点之间。
任选地，所述方法还包括将所述第一晶体管的栅极耦接到多路选择器电路的数据输入，以及将所述第二晶体管的栅极耦接到所述多路选择器电路的反相数据输入。
任选地，所述方法还包括将所述第一晶体管的栅极耦接到所述第二晶体管的漏极，以及将所述第二晶体管的栅极耦接到所述第一晶体管的漏极。
任选地，将差分输入信号耦接到多路选择级包括将第一差分输入数据耦接到第一多路选择器部分，其中响应于时钟信号，基于所述第一差分输入数据的差分输出信号在第一输出节点与第二输出节点处被生成。所述方法还可以包括将第二差分输入数据耦接到第二多路选择器部分，其中响应于反相时钟信号，基于所述第二差分输入数据的差分输出信号在所述第一输出节点与所述第二输出节点处被生成。
通过考虑以下的详细说明和权利要求书将认识到其它特征。
附图说明
图1是具有用于发送数据的发射机电路的集成电路器件的框图；
图2是显示与数据相关联的、非归零(NRZ)图案的眼图；
图3是在用于生成NRZ数据的集成电路的发射机中用于生成调制信号的电路的框图；
图4是在用于生成NRZ数据的集成电路的发射机中用于生成调制信号的电路的另一个框图；
图5是显示图4的电路的运行的时序图；
图6是显示与数据相关联的PAM4图案的眼图；
图7是在用于生成PAM4信号的集成电路的发射机中用于生成调制信号的电路的框图；
图8是在用于生成PAM4信号的集成电路的发射机中用于生成调制信号的电路的另一个框图；以及
图9是显示在集成电路的发射机中生成调制信号的方法的流程图。
具体实施方式
所述电路和方法提供一种多路选择器，所述多路选择器具有高输出摆幅和对时钟切换噪声的改进的抑制，还具有改进的性能、低功率和高带宽。发射机串行器的最后级也被称为由对应的时钟对于NRZ数据限幅2次的2:1多路选择器(MUX)或对于PAM4数据限幅4次的4:2多路选择器。所述多路选择器可被用来直接驱动输出驱动器(诸如CML驱动器)而不用附加的预驱动器。按照各种实施方案，提供了多路选择器的组合的增益级。例如，虚拟H单元拓扑(Pseudo H-cell topology)可以由多路选择器实现以提供对于输出驱动器级的必要的增益。
虽然说明书包括限定被看作为新颖的本发明的一个或多个实施方案的特征的权利要求，但可以相信，通过结合附图考虑所述说明将更好地理解所述电路和方法。虽然公开了各种电路和方法，但是应当理解，所述电路和方法仅仅是发明性安排的示例性说明，它们可以以各种不同的形式被体现。因此，在本说明书内公开的具体的结构和功能细节不应当理解为限制，而仅仅作为用于权利要求的基础和作为用于教导本领域技术人员事实上以任何适当的详细结构不同地利用本发明性安排的代表性基础。而且，这里使用的术语和词组不打算限制，而是提供所述电路和方法的可理解的说明。
首先转到图1，显示具有用于发送数据的发射机电路的集成电路器件的框图。具体地，输入/输出端口102被耦接到控制电路104，所述控制电路控制具有配置存储器108的可编程资源106。配置数据可以由配置控制器110提供到配置存储器108。所述配置数据启用可配置逻辑元件109的运行。虽然作为例子显示了具有可编程资源的器件，但是应当理解，用于生成调制信号的电路和方法可以在任何类型的集成电路中被实施。存储器112可被耦接到控制电路104和可编程资源106。发射机电路114可被耦接到控制电路104、可编程资源106和存储器112，并且可以借助于I/O端口116将信号发送到集成电路器件外部。其它I/O端口可被耦接到集成电路器件的电路，诸如如图所示被耦接到控制电路104的I/O端口118。下面更详细描述的电路和方法可以由图1的电路的各种元件实施，尤其在发射机电路114中被实施。
在描述用于发送数据的电路之前，描述与发送的数据相关联的眼图是有用的。图2的眼图显示与数据相关联的非归零(NRZ)图案。虽然图2的例子涉及非归零数据信号(即，在正电压与负电压之间对称地变化的信号)，但是应当理解，下面阐述的电路和方法可以涉及任何类型的变化的输入信号，诸如将参照图6-8更详细描述的PAM4信号。生成的AC信号典型地由“眼图案”限定，其中希望具有大的“开眼”部分，使得在眼图案中部(即，在眼图案的任一个末端处的抖动之间)在给定时间处的检测值可以容易地被检测为与在眼图案的顶部或底部处的预期电压相关联。图2的接收的数据信号代表关于零电压对称的NRZ输入信号，其中在眼图案的顶部处的预期值(即，逻辑“1”)用h0代表，以及在眼图案的底部处的预期值(即，逻辑“0”)用-h0代表。接收的数据的单位间隔(即，在t1与t4之间的时段)的开始点是在时间t1，其中抖动通常可以在t0与t2之间被检测。数据优选地在眼图案的中心处(由恢复时钟信号的下降沿显示，大约在t2与t3之间的半程处)被检测，其中抖动可被预期为在t3与t5间的另一个抖动中被接收。虽然图2的眼图案代表理想的眼图案，其中在眼图案的顶部处被检测的电压电平VH具有正电压值h0，以及在眼图案的底部处被检测的电压电平VL具有负电压值-h0，但应当看到有关接收的数据的典型眼图案随时间变化。因此，代表眼图案的陡峭的线更多地由代表检测值随时间变化的宽得多的图案表示。
现在转到图3，显示用于在集成电路的发射机电路(诸如发射机电路114)中，生成调制信号的电路的框图，所述集成电路用于生成NRZ数据。具体地，图3的电路包括多路选择级302，所述多路选择级302被耦接来接收输入数据，并且具有被耦接到驱动器级304的输出。所述多路选择级302包括在参考电压(AVTT)与地电压(GND)之间的多个电流路径。具体地，多路选择电路305具有包括被耦接成接收第一输入数据d0和d0b的多个N沟道晶体管的第一多路选择器部分306和包括被耦接成接收第二输入数据d1和d1b的多个N沟道晶体管的第二多路选择器部分308。所述第一多路选择器部分306和所述第二多路选择器部分308的每一个被耦接到第一节点310和第二节点311。
所述第一多路选择器部分306包括第一晶体管，所述第一晶体管具有被耦接到时钟(CLK)信号的栅极312、被耦接到所述节点310的漏极313和被耦接到并联耦接的第一对晶体管的源极314。具体地，所述源极314被耦接到所述第一对晶体管的第一晶体管315的漏极316。所述第一对晶体管的第一晶体管315的栅极318被耦接成接收所述输入数据信号d0，并且源极320被耦接到节点321。所述第一对晶体管的第二晶体管的漏极322被耦接到所述源极314，栅极324被耦接到反相时钟信号，并且源极326被耦接到所述节点321。具有被耦接到节点321的源极的晶体管328使得节点321能够耦接到地。具体地，被耦接到栅极330的偏置控制信号(nbias)使得电流路径能够经由所述晶体管328而接地。所述nbias信号是高输入信号以保持晶体管328接通，并且允许电流通过被接通的多路选择级的电流路径而流动。
所述第一多路选择器部分306还包括第二晶体管，所述第二晶体管具有被耦接到所述节点311的漏极331、被耦接到所述时钟信号的栅极332和被耦接到并联耦接的第二对晶体管的源极334。具体地，所述源极334被耦接到所述第二对晶体管的第一晶体管337的漏极336。所述第二对晶体管的第一晶体管337的栅极338被耦接成接收所述反相输入数据信号d0b，并且源极340被耦接到节点321。所述第二对晶体管的第二晶体管的源极342被耦接到所述源极334，栅极344被耦接到反相时钟信号，并且源极346被耦接到所述节点321。因此，当时钟信号是高电平时，第一数据(即，差分数据d0和d0b)被提供到节点310和311，所述节点可以被直接耦接到驱动器级304的输入。例如，当d0是高电平(以及d0b是低电平)时，晶体管315被接通，拉动节点310到低电平。在栅极338处的低电平d0b信号切断晶体管337，使得节点311被拉到高电平。也就是，当时钟信号是高电平时，差分输入信号d0和d0b在节点310和311处生成，作为多路选择级302的输出，其中晶体管315和337作为开关运行，用于使得差分数字输入数据(d0，d0b)能够被生成为差分模拟输出数据(out，out_b)。因此，当第一多路选择器部分306被所述时钟信号开启时，到节点310的第一电流路径被晶体管315控制，以及到节点311的第二电流路径被晶体管337控制。当时钟信号是低电平(以及第一多路选择器部分306被禁止)时，反相时钟信号(CLK_b)被耦接到栅极324和344，以接通晶体管并且将漏极316和336拉到在节点321处的地电平。
与多路选择级302集成的增益电路349被耦接到第一多路选择器部分306，并且包括第一p沟道晶体管350，其具有被耦接到参考电压AVTT的源极、被耦接成接收在栅极318处的输入数据信号d0的栅极354、和被耦接到第一电流路径306中与第一对晶体管耦接的晶体管的漏极313的漏极356。被集成的增益级还包括第二p沟道晶体管358，其具有被耦接到参考电压AVTT的源极362、被耦接成接收在漏极388处的反相输入数据信号d0b的栅极364和被耦接到所述第二电流路径中与第二对晶体管耦接的晶体管的源极331的漏极366。电容器365被耦接在参考电压AVTT与在被并联耦接到节点310和311的一对电阻368与370处的节点367之间，其中电阻368被耦接到节点310以及电阻370被耦接到节点311。
第二多路选择器部分308是与所述第一多路选择器部分相同的，但是由反相时钟信号(Clk_b)启用，并且接收第二数据(即，差分数据d1和d1_b)。第二多路选择器部分308包括第一晶体管，其具有被耦接到反相时钟信号的栅极372、被耦接到节点310的漏极373和被耦接到并联耦接的第三对晶体管的源极374。具体地，所述源极374被耦接到所述第三对晶体管的第一晶体管的漏极376。所述第三对晶体管的第一晶体管的栅极378被耦接成接收输入数据信号d1，并且源极380被耦接到节点321。所述第三对晶体管的第二晶体管的漏极382被耦接到源极374，栅极384被耦接到时钟信号，并且源极386被耦接到节点321。
所述第二电流路径306还包括第二晶体管，其具有被耦接到反相时钟信号的栅极387、被耦接到节点311的漏极388和被耦接到并联耦接的第四对晶体管的源极389。具体地，所述源极389被耦接到所述第四对晶体管的第一晶体管的漏极390。所述第四对晶体管的第一晶体管的栅极391被耦接成接收反相输入数据信号d1b，并且源极392被耦接到节点321。所述第四对晶体管的第二晶体管的漏极393被耦接到所述源极389，栅极394被耦接到时钟信号，并且源极395被耦接到节点321。因为图3的增益电路349的配置，与增益级349相同的、分开的增益电路396被提供用于第二多路选择器部分308。然而，当插入带有正反馈的虚拟H单元时，单个增益电路349可被用于所述第一多路选择器部分306和第二多路选择器部分308二者，正如下面参照图4更详细地描述的。因此，当反相时钟信号是高电平时，第二多路选择器部分308能够生成第二输入数据(d1和d1b)作为输出数据。所以，通过使用时钟信号和反相时钟信号，所述第一输入数据和所述第二输入数据被串行化以及交替地被生成为输出数据。
驱动器级304，这里被显示为CML驱动器，包括具有被耦接在参考电压(AVTT)与电感406之间的第一电阻404的输出部分402，所述电感406在节点410处被耦接到电阻408。所述节点410被耦接到第一输出端412。所述输出部分还包括被耦接在参考电压与电感416之间的第二电阻414，所述电感416在节点420处被耦接到电阻418，其中所述节点420被耦接到第二输出端422。电阻408和418被串联耦接在节点410与420之间。
驱动器级304还包括输出晶体管423和424，所述输出晶体管被耦接到输出端处的节点410和420以及尾电流路径425。所述晶体管423的漏极426被耦接到节点410，栅极427被耦接到节点311，以及源极428被耦接到尾电流路径425。所述晶体管424的漏极432被耦接到节点420，栅极434被耦接到节点310，以及源极436被耦接到尾电流路径425。尾电流路径425包括串联耦接的多个晶体管，包括第一晶体管，所述第一晶体管具有被耦接到晶体管424的源极436的漏极438、被耦接到级联偏置(Casc Bias)信号的栅极440以及被耦接到第二晶体管的漏极444的源极442。第二晶体管还包括被耦接到第三晶体管的漏极448的源极446。抽头偏置(Tap Bias)信号被耦接到第二晶体管的栅极450和第三晶体管的栅极452。第三晶体管的源极454被耦接到地。级联偏置信号使得电流能够在尾电流部分中流动，并且抽头偏置被用来控制尾电流路径中的电流量，从而控制驱动器级304的输出。因此，增益电路349的晶体管350和358使得带有晶体管315和337的虚拟H单元能够工作，因此提供多路选择器的集成的增益电路，为驱动器级提供必要的增益，而在驱动器级之前不用使用分开的预驱动器级。
现在转到图4，显示在用于生成NRZ数据的集成电路的发射机中用于生成调制信号的电路的另一个框图。更具体地，图4的电路提供使得具有正反馈的虚拟H单元能够工作的增益级。按照图4的实施方案，集成的增益电路349的晶体管350和358被配置成具有交叉耦接的栅极，从而使用晶体管315和337来实施虚拟H单元。具体地，晶体管350的栅极354被耦接到晶体管358的漏极366，以及晶体管358的栅极364被耦接到晶体管350的漏极356。因此，增益电路349的晶体管350和358使得带有晶体管315和337的虚拟H单元能够工作，从而提供多路选择器的集成的增益电路，为驱动器级提供必要的增益，而在驱动器级之前不用使用预驱动器级。与图3的电路相比较，当被用于2:1多路选择器时，提供带有正反馈的虚拟H单元的图4的电路具有更陡峭的增益轮廓，对于时钟切换噪声给出更好的抑制。在零差分输入处，交叉耦接的P沟道晶体管具有实质上负的电阻值(1/gm)，这显著提高在输出处的交流(ac)增益。因此，对于这个电路，可以达到在最大差分输出处较低的增益，而在交叉点处(零差分输出)的增益仍高于传统CML级的增益。这是通过设计参数最佳化而达到的，诸如晶体管350和358、接收时钟信号的第一多路选择器部分306的第一部分的晶体管，接收反相时钟信号的第二多路选择器部分308的晶体管以及电阻368、370的gm和Rout。利用最大差分输出处的较低的增益，切换噪声被减小。更具体地，从节点310和311看到的总阻抗是R/(1-gmR)，其中R是电阻368和370的电阻值，gm是交叉耦接的晶体管350和358的跨导，以及Gm是负值，因为晶体管被交叉耦接。也就是，阻抗是R与1/gm的并联组合，其中gm在零交叉点处(即，当在两侧的电势相同时)达到标称值。当差分电压是非零时，gm是小的并且在电压达到其差分最大值(或最小值)时减小。这个负载使得能够在零交叉点时达到高增益，以及在最大值(最小值)差分电压时达到低增益，从而有助于抑制时钟切换噪声。
图5的时序图显示图4的电路的运行。针对Clk和Clkb信号，显示出对于输入数据Data0和Data1多路选择器在节点310和311处的差分输出处的输出信号(Mux Out)。如图5所示，对于约为1V的Clk和Clk_b信号，在节点310和311处Mux Out电压摆幅约为1V。应当看到，在节点310和311处电压摆幅约为在没有增益电路349时电路的电压摆幅的两倍。
所述电路和方法还获得对于具有多电平输出的电路的具体应用，诸如PAM4电路，其中两个输入信号被用来生成四个电平中的一个电平作为输出信号。图6的眼图显示与数据相关联的PAM4图案。虽然图3和图4的电路被应用到具有两个电平的NRZ信令，但应当理解，图3和图4的电路可以适用于PAM4信令方案，正如参照图7和图8描述的。如图6所示，数据信号按照PAM4协议被接收，其中接收的信号的电压可以具有-3h0,-h0,h0或3h0的值。按照PAM4协议，单个值可被用来生成两个比特的数据，其中例如，-3h0可以代表00，-h0可以代表01，h0可以代表10，3h0可以代表11。正如将参照图7和图8描述的，图3和图4的电路被复制成在输出处生成适当的电压。
为了确定参考电压的适当值以提供与实施PAM4协议时的检测值的比较，电平检测电路确定检测的电压落入4个可能的范围中的哪个范围，并且将检测值同与所述四个可能的范围之一相关联的预定值进行比较。具体地，如果输入信号的检测值被确定为大于+2h0，则+3h0电压值将被用作输入到误差检测器的参考值。如果输入信号的检测值被确定为在0与+2h0之间，则+h0电压值将被用作输入到误差检测器的参考值。如果输入信号的检测值被确定为在0与-2h0之间，则-h0电压值将被用作输入到误差检测器的参考值。最后，如果输入信号的检测值被确定为小于-2h0，则-3h0电压值将被用作输入到误差检测器的参考值。
现在转到图7，显示用于在集成电路的发射机中生成PAM4信号的电路的框图。图7的电路包括具有被配置成提供带有晶体管315和337的虚拟H单元的集成的增益级的图3的电路，它再次被实施为电路702，其中每个电路的附加电路702的输出节点410和412分别被耦接到输出端412和422。根据当时钟信号是高电平时的两个输入数据信号d0,d0b,d2,d2b(或当反相时钟信号是高电平时的第二对输入数据d1,d1b,d3,d3b)，差分模拟输出信号Out和Out_b以期望的电压电平被生成，以实施PAM4协议，如图6所示。在图8的实施方案中，具有被配置成实施带有正反馈的虚拟H单元的集成的增益级的图4的电路再次被实施为电路802，其中电路802的输出节点410和420分别被耦接到输出端412和422。因此，不同于实施多路选择器和预驱动器级作为两个分开的相继级，其关注于使用具有高带宽但低摆幅的多路选择且然后恢复高摆幅以提供用于驱动器的适当输入，图3、图4、图7和图8的电路提供具有改进性能的集成的增益级的多路选择器。通过消除预驱动器以及组合多路选择与预驱动功能，发射机功率被减小，并且提高了抖动性能。
现在转到图9，流程图显示在集成电路的发射机中生成调制信号的方法。具体地，在框902，多个输入信号被耦接到具有包括第一电流路径和第二电流路径的多路选择电路的多路选择级。所述第一电流路径和第二电流路径例如可以与所述第一和第二多路选择器部分306和308相关联。在框904，第一晶体管被耦接在参考电压与第一输出节点之间。在框906，第二晶体管被耦接在参考电压与第二输出节点之间。所述第一和第二晶体管例如可以是增益电路349的晶体管350和358，以及多路选择级可以按照图3或图4的电路被实施。
在框908，所述增益电路在多路选择级中被实施，以便增加在第一输出节点和第二输出节点处差分输出信号的摆幅。增益电路与多路选择器电路集成，并且可以被实施为如图3所示的虚拟H单元或如图4所示的带有正反馈的虚拟H单元。在框910，差分输出信号在第一电流路径的第一输出节点和第二电流路径的第二输出节点处被生成。在框912，差分输出信号的第一输出信号被耦接到驱动器级的第一输入节点，并且差分输出信号的第二输出信号被耦接到驱动器级的第二输入节点。虽然图9的方法涉及单个多路选择级，但所述方法也可以用两个多路选择级来实施，以便实施PAM4协议。
图9的方法的各个步骤可以通过使用图1-8的电路或使用某些其它适当的电路而被实施。虽然所述方法的具体步骤被描述，但应当理解，所述方法的另外的步骤，或与所述步骤相关联的另外的细节，可以按照图1-8的公开内容被实施。
因此，可以看到，已经描述了用于在集成电路中生成调制信号的新的电路和方法。本领域技术人员将会看到，存在有许多结合所公开发明的替换例和等价物。因此，本发明并不是由上述的实施例限制，而仅仅由所附的权利要求限制。

Claims (14)

1.一种用于在集成电路的发射机中生成调制信号的发射机电路，其特征在于，所述发射机电路包括：
具有多路选择电路的多路选择级，所述多路选择电路被配置成接收差分输入信号，并且在第一电流路径的第一输出节点和第二电流路径的第二输出节点处生成差分输出信号，所述多路选择级具有增益电路，所述增益电路被配置成增加在所述第一输出节点和所述第二输出节点处生成的差分输出信号的摆幅。
2.根据权利要求1所述的发射机电路，其特征在于，所述多路选择级的增益电路和多路选择电路用作虚拟H单元。
3.根据权利要求2所述的发射机电路，其特征在于，所述虚拟H单元包括：
被耦接在参考电压与所述第一输出节点之间的第一晶体管；
被耦接在所述第一输出节点与地节点之间的第二晶体管；
被耦接在所述参考电压与所述第二输出节点之间的第三晶体管；
被耦接在述第二输出节点与所述地节点之间的第四晶体管；
其中所述第一晶体管的栅极被耦接到所述第二晶体管的栅极，以及所述第三晶体管的栅极被耦接到所述第四晶体管的栅极。
4.根据权利要求3所述的发射机电路，其特征在于，还包括被耦接在所述第一晶体管与所述第二晶体管之间的第五晶体管以及被耦接在所述第三晶体管与所述第四晶体管之间的第六晶体管，其中所述第五晶体管的栅极和所述第六晶体管的栅极被配置成接收时钟信号。
5.根据权利要求1所述的发射机电路，其特征在于，所述多路选择级的增益电路和多路选择电路用作带有正反馈的虚拟H单元。
6.根据权利要求5所述的发射机电路，其特征在于，所述虚拟H单元包括：
被耦接在参考电压与所述第一输出节点之间的第一晶体管；
被耦接在所述第一输出节点与地节点之间的第二晶体管；
被耦接在所述参考电压与所述第二输出节点之间的第三晶体管；
被耦接在所述第二输出节点与所述地节点之间的第四晶体管；
其中所述第一晶体管的栅极被耦接到所述第三晶体管的漏极，以及所述第三晶体管的栅极被耦接到所述第一晶体管的漏极。
7.根据权利要求6所述的发射机电路，其特征在于，还包括：被耦接在所述第一晶体管与所述第二晶体管之间的第五晶体管以及被耦接在所述第三晶体管与所述第四晶体管之间的第六晶体管，其中所述第五晶体管的栅极和所述第六晶体管的栅极被配置成接收时钟信号。
8.根据权利要求1所述的发射机电路，其特征在于，还包括被耦接到所述第一电流路径和所述第二电流路径的晶体管，所述晶体管使得电流能够在所述第一电流路径和所述第二电流路径中流动。
9.根据权利要求1所述的发射机电路，其特征在于，还包括被串联耦接在节点处的第一电阻和第二电阻，所述发射机电路还包括被耦接在参考电压与节点之间的电容器。
10.根据权利要求1所述的发射机电路，其特征在于，所述多路选择电路包括具有第一多路选择器部分的差分多路选择电路，所述第一多路选择器部分被配置成接收所述差分输入信号和时钟信号，以及响应于时钟信号，在所述第一输出节点和所述第二输出节点处生成所述差分输出信号。
11.根据权利要求10所述的发射机电路，其特征在于，所述差分多路选择电路包括第二多路选择器部分，所述第二多路选择器部分被配置成接收差分多路选择级的第二差分输入信号和反相时钟信号，以及响应于反相时钟信号，在所述第一输出节点和所述第二输出节点处生成所述差分输出信号。
12.根据权利要求11所述的发射机电路，其特征在于，还包括第二增益电路，所述第二增益电路被配置成增加由所述第二多路选择器部分在所述第一输出节点和所述第二输出节点处生成的差分输出信号的摆幅。
13.根据权利要求12所述的发射机电路，其特征在于，所述第一多路选择器部分包括被配置成接收所述差分输入信号的第一晶体管和第二晶体管，与所述第一晶体管并联耦接的第三晶体管以及与所述第二晶体管并联耦接的第四晶体管，其中所述第二多路选择器部分包括被配置成接收所述第二差分输入信号的第五晶体管和第六晶体管，与所述第五晶体管并联耦接的第七晶体管以及与所述第六晶体管并联耦接的第八晶体管，以及其中反相时钟信号被耦接到所述第五晶体管、第六晶体管、第七晶体管、和第八晶体管中的每个晶体管的栅极。
14.根据权利要求1所述的发射机电路，其特征在于，还包括驱动器级，其中所述驱动器级的第一输入被直接连接到所述多路选择级的第一输出节点，以及所述驱动器级的第二输入被直接连接到所述多路选择级的第二输出节点。
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