KR20070073300A - 프리 엠퍼시스 장치 - Google Patents

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KR20070073300A
KR20070073300A KR1020060001043A KR20060001043A KR20070073300A KR 20070073300 A KR20070073300 A KR 20070073300A KR 1020060001043 A KR1020060001043 A KR 1020060001043A KR 20060001043 A KR20060001043 A KR 20060001043A KR 20070073300 A KR20070073300 A KR 20070073300A
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delay
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성명희
김진국
김정호
김종훈
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삼성전자주식회사
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Abstract

본 발명은 데이터 송수신 장치의 프리 엠퍼시스 장치에 관한 것이다. 본 발명에 따른 데이터 송수신 장치의 프리 엠퍼시스 장치는 수신될 데이터를 증폭하는 제 1 엠퍼시스 장치; 수신된 데이터를 증폭하는 제 2 엠퍼시스 장치; 및 상기 제 1 및 제 2 엠퍼시스 장치로부터 증폭된 데이터들을 더해주는 메인 드라이버를 포함한다. 발명에 따른 프리 엠퍼시스 장치는 수신될 데이터를 증폭하는 제 1 엠퍼시스 장치를 구비하여 고주파 동작에서도 데이터 채널 특성이 좋아지게 된다.
프리 엠퍼시스, 커런트 싱크

Description

프리 엠퍼시스 장치{Pre Emphasis Device}
도 1은 일반적인 데이터 송수신 장치를 도시하고 있다.
도 2a는 종래의 프리 엠퍼시스 장치를 포함한 2Gbps 데이터 송수신 장치의 채널 특성을 도시하고 있다.
도 2b는 종래의 프리 엠퍼시스 장치를 포함한 3Gbps 데이터 송수신 장치의 채널 특성을 도시하고 있다.
도 3은 본 발명에 따른 프리 엠퍼시스 장치를 도시하고 있다.
도 4는 본 발명에 따른 프리 엠퍼시스 장치에 대한 실시예이다.
도 5는 본 발명에 따른 프리 엠퍼시스 장치의 전달함수 H(f)의 위상을 도시하고 있다.
도 6a는 본 발명에 따른 프리 엠퍼시스 장치를 포함한 2Gbps 데이터 송수신 장치의 채널 특성을 도시하고 있다.
도 6b는 본 발명에 따른 프리 엠퍼시스 장치를 포함한 2Gbps 데이터 송수신 장치의 채널 특성을 도시하고 있다.
*도면의 주요부분에 대한 부호의 설명*
20,40: 전송선로
32: 등화기
36: 프리 엠퍼시스
100: 제 1 엠퍼시스 장치, 200: 제 2 엠퍼시스 장치
300: 메인 드라이버
N,BN1,BN2,BN3,Nb,BN1b,BN2b,BN3b,AN1,AN2,AN3,AN1b,AN2b,AN3b: 엔모스 트랜지스터
A0+B0,A1,A2,A3,B1,B2,B3: 커런트 싱크
122,142,162,222,242,262: 딜레이 셀
본 발명은 데이터 송수신 장치에 관한 것으로, 좀 더 구체적으로 데이터 송수신 장치의 프리 엠퍼시스 장치에 관한 것이다.
기존의 메모리 채널에서는 슬롯간의 간섭이나 패키지 기생성분, 소켓의 기생성분, 온칩 커패시턴스 등의 여러 가지 요소에 의한 전체 채널 특성이 동작 주파수가 증가함에 따라 신호 특성에 더 많은 영향을 끼치고 있다. 이전의 방법처럼 온-다이 터미네이션(On-Die Termination)이 없다거나 프리 엠퍼시스(Nre-emNhasis)방안을 이용하지 않고서는 고속화에 필요한 좋은 신호 무결성(Signal Integrity)를 가지는 신호를 얻기 어렵다. 유선 디지털 통신 분야에서 일반적으로 사용되고 있는 이진 데이터 신호처럼 고주파 성분과 저주파 성분이 모두 포함된 구형파 형태의 전송 신호는, 전송 선로를 지나는 과정에서 고주파 성분이 저주파 성분 보다 많이 감 쇄되어 신호의 왜곡이 발생하게 된다. 이로 인해 수신단에서 입력 데이터를 오류없이 인식하는데 필요한 전압 마진 및 타이밍 마진이 줄어들게 된다.
이와 같은 문제점을 해결하기 위해 사용되는 방법으로는 수신단에서 왜곡된 데이터 신호의 파형을 복원하는 등화 방법, 또는 송신단에서 전송 선로의 신호 감쇄 특성을 고려하여 데이터 신호의 파형을 미리 왜곡시켜 출력함으로써 출력된 데이터 신호가 전송 선로를 거쳐서 목적지에 도달했을 때 이상적인 파형을 유지하도록 하는 프리 엠퍼시스 방법이 있다.
도 1은 일반적인 데이터 송수신 장치를 도시하고 있다. 도 1을 참조하면, 데이터 송수신 장치(30)는 등화기(Equalizer;32)가 구비된 데이터 수신부, 및 컨버터(Converter;34) 및 프리 엠퍼시스(Pre Emphasis)장치(36)가 구비된 데이터 송신부를 포함한다.
등화기(32)는 전송 선로(20)의 다른 한 편에 배치된 임의의 송신기(Transmitter;10)로부터 전송 선로(20)를 통해 데이터 신호를 입력받아, 전송 선로(20)의 전기적 특성을 실시간으로 측정한다. 그리고, 전송 선로(20)의 전기적 특성에 대응되는 등화 파라미터(EQ)를 이용하여 왜곡된 입력 데이터 신호의 파형을 복원함과 동시에 복원에 사용된 등화 파라미터(EQ)를 출력한다.
컨버터(34)는 등화기(32)와 프리 엠퍼시스 장치(36) 사이에 연결되어, 등화기(32)로부터 출력되는 등화 파라미터를 입력받아, 등화 파라미터에 대응되는 프리 엠퍼시스 파라미터를 생성한다.
그리고, 프리 엠퍼시스 장치(36)는 컨버터(32)로부터 프리 엠퍼시스 파라미 터를 입력받아 출력 데이터 신호의 파형을 미리 왜곡하여 전송한다. 이로써 출력 데이터 신호가 전송 선로(40)를 통과하여 임의의 수신기(Receiver;50)에 입력될 때 최적의 신호 파형을 유지할 수 있도록 한다.
도 2a 및 도 2b는 종래의 프리 엠퍼시스 장치를 포함한 데이터 전송 장치에 대한 채널 특성을 도시하고 있다. 채널 특성은 아이 패턴(Eye Pattern)을 살펴 보았다. 도 2a 및 도 2b를 참조하면 데이터 전송 속도가 2Gbps에서 3Gbps 증가함에 따라 채널 특성이 상당히 안좋아졌다. 이는 반도체 메모리 장치의 채널에서 슬롯간의 간섭이나 패키지 기생성분, 소켓의 기생성분, 온칩 커패시턴스 등의 여러 가지 요소 때문이다. 종래 기술에 따른 프리 엠퍼시스 장치는 고주파에서 동작할수록 채널 특성을 완벽하게 보상해 주지 못하고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 고주파 동작에서 보다 좋은 채널 특성을 가지는 프리 엠퍼시스 장치를 제공하는데 있다.
본 발명에 따른 데이터 송수신 장치의 프리 엠퍼시스 장치는: 수신될 데이터를 증폭하는 제 1 엠퍼시스 장치; 수신된 데이터를 증폭하는 제 2 엠퍼시스 장치; 및 상기 제 1 및 제 2 엠퍼시스 장치로부터 증폭된 데이터들을 더해주는 메인 드라이버를 포함한다.
이 실시예에 있어서, 상기 제 1 엠퍼시스 장치는 수신될 데이터를 증폭하기 위해서 음의 지연을 가지는 딜레이 셀들을 이용하며, 상기 제 2 엠퍼시스 장치는 수신된 데이터를 증폭하기 위해서 양의 지연을 가지는 딜레이 셀들을 이용하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 엠퍼시스 장치는, 병렬연결되어 있으며 음의 지연을 가지는 복수의 제 1 딜레이 셀들; 및 상기 제 1 딜레이 셀들을 통과한 데이터에 응답하여 동작하는 커런트 싱크들을 포함하고, 상기 제 2 프리 엠퍼시스 장치는, 병렬연결되어 있으며 양의 지연을 가지는 제 2 딜레이 셀들; 및 상기 제 2 딜레이 셀들을 통과한 데이터에 응답하여 동작하는 커런트 싱크들을 포함한다.
이 실시예에 있어서, 상기 복수의 제 1 및 제 2 딜레이 셀들은 각각의 지연량이 일정한 배율로 증가하거나 혹은 감소하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 커런트 싱크들은 각각 전류량을 선택할 수 있는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 3은 본 발명에 따른 프리 엠퍼시스 장치를 도시하고 있다. 도 2를 참조하면, 프리 엠퍼시스 장치는 제 1 엠퍼시스 장치(100), 제 2 엠퍼시스 장치(200) 및 메인 드라이버(300)을 포함한다.
제 1 엠퍼시스 장치(100)는 수신될 데이터를 증폭하는 장치이다. 제 1 엠퍼시스 장치(100)는 지연시간(Td)의 음의 배수로 증가하는 딜레이 셀들(-Td,- 2Td,...,-NTd)을 포함하고 있다. 딜레이 셀들(-Td,-2Td,...,-NTd)은 각각 병렬 연결되어 있다. 입력된 데이터는 딜레이 셀들의 지연 시간만큼 지연 시킨다. 딜레이 셀들에 의해 지연된 데이터는 가중치(B0,B1,B2,...Bn)가 곱해져 메인 드라이버(300)에 전달된다. 제 2 엠퍼시스 장치(200)가 메인 드라이버(300)에 전달한 지연된 데이터에 대한 전달함수는 다음과 같다.
Figure 112006000588359-PAT00001
제 2 엠퍼시스 장치(200)는 수신된 데이터를 증폭하는 장치이다. 제 2 엠퍼시스 장치(200)는 지연시간(Td)의 양의 배수로 증가하는 딜레이 셀들(Td,2Td,...,NTd)을 포함하고 있다. 딜레이 셀들(Td,2Td,...,NTd)은 각각 병렬 연결되어 있다. 입력된 데이터(I1)는 딜레이 셀들의 지연 시간만큼 지연 시킨다. 딜레이 셀들에 의해 지연된 데이터는 가중치(A0,A1,A2,...An)가 곱해져 메인 드라이버(300)에 전달된다. 제 2 엠퍼시스 장치(200)가 메인 드라이버(300)에 전달한 지연된 데이터에 대한 전달함수는 다음과 같다.
Figure 112006000588359-PAT00002
따라서 프리 엠퍼시스 장치의 전달 함수는 다음과 같다.
Figure 112006000588359-PAT00003
Figure 112006000588359-PAT00004
도 4는 본 발명에 따른 프리 엠퍼시스 장치에 대한 실시예이다. 여기서 설명의 편의를 위하여 딜레이 셀들을 각각 3개로 한정하였다. 도 3를 참조하면, 프리 엠퍼시스 장치는 커런트 싱크들(A0~A3,B0~B3) 및 딜레이 셀들을 포함하고 있다.
제 1 엠퍼시스 장치(100)는 제 1 음의 딜레이 장치(120), 제 2 음의 딜레이 장치(140) 및 제 3 음의 딜레이 장치(160)를 포함하고 있다.
제 1 음의 딜레이 장치(120)는 엔모스 트랜지스터들(BN1,BN1b), 커런트 싱크(B1) 및 딜레이 셀(122)를 포함하고 있다. 엔모스 트랜지스터(BN1)는 드레인단이 프리 엠퍼시스 장치의 출력노드(OUT)에 연결되고, 소스단이 커런트 싱크(B1)에 연결되어 있다. 엔모스 트랜지스터(BN1b)는 드레인단이 프리 엠퍼시스 장치의 상보 출력노드(/OUT)에 연결되고, 소스단이 커런트 싱크(B1)에 연결되어 있다.
제 2 음의 딜레이 장치(140)는 엔모스 트랜지스터들(BN2,BN2b), 커런트 싱크(B2) 및 딜레이 셀(142)를 포함하고 있다. 트랜지스터(BN2)는 드레인단이 프리 엠퍼시스 장치의 출력노드(OUT)에 연결되고, 소스단이 커런트 싱크(B1)에 연결되어 있다. 엔모스 트랜지스터(BN2b)는 드레인단이 프리 엠퍼시스 장치의 상보 출력노드 (/OUT)에 연결되고, 소스단이 커런트 싱크(B2)에 연결되어 있다.
제 3 음의 딜레이 장치(160)는 엔모스 트랜지스터들(BN3,BN3b), 커런트 싱크(B3) 및 딜레이 셀(162)를 포함하고 있다. 엔모스 트랜지스터(BN3)는 드레인단이 프리 엠퍼시스 장치의 출력노드(OUT)에 연결되고, 소스단이 커런트 싱크(B3)에 연결되어 있다. 트랜지스터(BN3b)는 드레인단이 프리 엠퍼시스 장치의 상보 출력노드(/OUT)에 연결되고, 소스단이 커런트 싱크(B3)에 연결되어 있다.
제 2 엠퍼시스 장치(200)는 제 1 양의 딜레이 장치(220), 제 2 양의 딜레이 장치(240) 및 제 3 양의 딜레이 장치(260)를 포함하고 있다.
제 1양의 딜레이 장치(220)는 엔모스 트랜지스터들(AN1,AN1b), 커런트 싱크(A1) 및 딜레이 셀(222)을 포함하고 있다. 엔모스 트랜지스터(AN1)는 드레인단이 프리 엠퍼시스 장치의 출력노드(OUT)에 연결되고, 소스단이 커런트 싱크(A1)에 연결되어 있다. 엔모스 트랜지스터(AN1b)는 드레인단이 프리 엠퍼시스 장치의 상보 출력노드(/OUT)에 연결되고, 소스단이 커런트 싱크(A1)에 연결되어 있다.
제 2 양의 딜레이 장치(240)는 엔모스 트랜지스터들(AN2,AN2b), 커런트 싱크(A2) 및 딜레이 셀(242)을 포함하고 있다. 트랜지스터(AN2)는 드레인단이 프리 엠퍼시스 장치의 출력노드(OUT)에 연결되고, 소스단이 커런트 싱크(A2)에 연결되어 있다. 엔모스 트랜지스터(AN2b)는 드레인단이 프리 엠퍼시스 장치의 상보 출력노드(/OUT)에 연결되고, 소스단이 커런트 싱크(A2)에 연결되어 있다.
제 3 양의 딜레이 장치(260)는 엔모스 트랜지스터들(AN3,AN3b), 커런트 싱크(A3) 및 딜레이 셀(262)을 포함하고 있다. 엔모스 트랜지스터(AN3)는 드레인단이 프리 엠퍼시스 장치의 출력노드(OUT)에 연결되고, 소스단이 커런트 싱크(A3)에 연결되어 있다. 트랜지스터(AN3b)는 드레인단이 프리 엠퍼시스 장치의 상보 출력노드(/OUT)에 연결되고, 소스단이 커런트 싱크(A3)에 연결되어 있다.
메인 드라이버(300)는 엔모스 트랜지스터들(N,Nb), 커런트 싱크(A0+B0) 및 저항들(R1,R2)을 포함하고 있다. 엔모스 트랜지스터(N)는 드레인단이 프리 엠퍼시스 장치의 출력노드(OUT)에 연결되고, 소스단이 커런트 싱크(A0+B0)에 연결되어 있다. 엔모스 트랜지스터(Nb)는 드레인단이 프리 엠퍼시스 장치의 상보 출력노드(/OUT)에 연결되고, 소스단이 커런트 싱크(A0+B0)에 연결되어 있다. 제 1 저항(R1)은 전원전압(Vdd)와 프리 엠퍼시스 장치의 출력노드(OUT)에 연결되어 있다. 제 2 저항(R)은 전원전압(Vdd)와 프리 엠퍼시스 장치의 상보 출력노드(/OUT)에 연결되어 있다. 전달함수 H(f)는 입력전류(In,/In)에 대한 출력노드(OUT,/OUT)의 전류에 대한 비율이다.
프리 엠퍼시스 장치의 입력(In)은 엔모스 트랜지스터(BN3)의 게이트단에 입력된다. 프리 엠퍼시스 장치의 상보 입력(/In)는 엔모스 트랜지스터(BN3b)의 게이트단에 입력된다.
입력신호들(In,/In)은 딜레이 셀(162)에 의해 지연되어 제 1 지연 입력신호들을 생성한다. 제 1 지연 입력신호는 엔모스 트랜지스터(BN2)의 게이트단에 입력된다. 상보 제 1 지연 입력신호는 엔모스 트랜지스터(BN2b)의 게이트단에 입력된다. 제 1 지연 입력신호들은 딜레이 셀 (142)에 의해 지연되어 제 2 지연 입력신호를 생성한다. 제 2 지연 입력신호는 엔모스 트랜지스터(BN1)의 게이트단에 입력된 다. 상보 제 2 지연 입력신호는 엔모스 트랜지스터(BN1b)의 게이트단에 입력된다. 제 2 지연 입력신호들은 딜레이 셀(122)에 의해 지연되어 제 3 지연 입력신호들을 생성한다. 제 3 지연 입력신호는 엔모스 트랜지스터(N)의 게이트단에 연결된다. 상보 제 3 지연 입력신호는 엔모스 트랜지스터(Nb)의 게이트단에 연결된다. 제 3 지연 입력신호들은 딜레이 셀(222)에 의해 지연되어 제 4 지연 입력신호들을 생성한다. 제 4 지연 입력신호는 엔모스 트랜지스터(AN1)의 게이트단에 입력된다. 상보 제 4 지연 입력신호는 엔모스 트랜지스터(AN1b)의 게이트단에 입력된다. 제 4 지연 입력신호들은 딜레이 셀 (242)에 의해 지연되어 제 5 지연 입력신호들을 생성한다. 제 5 지연 입력신호는 엔모스 트랜지스터(AN2)의 게이트단에 입력된다. 상보 제 5 지연 입력신호는 엔모스 트랜지스터(AN2b)의 게이트단에 입력된다. 제 5 지연 입력신호들은 딜레이 셀(262)에 의해 지연되어 제 6 지연 입력신호들을 생성한다. 제 6 지연 입력신호는 엔모스 트랜지스터(AN3)의 게이트단에 연결된다. 상보 제 6 지연 입력신호는 엔모스 트랜지스터(AN3b)의 게이트단에 연결된다.
여기서 각각의 딜레이 셀들(122,142,162,222,242,262)은 지연량이 모두 일정한 값(Td)을 가진다. 따라서 딜레이 셀(122)와 딜레이 셀(222) 사이에 신호를 대한 프리 엠퍼시스 장치의 출력은, 수신된 데이터를 지연시킨 것과 수신될 데이터를 지연시킨 것의 조합으로 이루어짐을 알 수 있다. 따라서 본 발명에 따른 프리 엠퍼시스 장치는 수신된 데이터를 증폭할 뿐 아니라 수신될 데이터도 증폭하게 된다.
도 5는 본 발명에 따른 프리 엠퍼시스 장치에서 전달함수 H(f)의 위상을 도시하고 있다. 도 5를 참조하면 전달함수 H(f)의 위상은 선형적인 특성을 보이고 있 다.
도 6a는 본 발명에 따른 프리 엠퍼시스 장치를 포함한 2Gbps 데이터 송수신 장치의 채널 특성을 도시하고 있다. 도 2a 및 도 6a를 참조하면, 본 발명에 따른 프리 엠퍼시스 장치를 포함한 2Gbps 데이터 송수신 장치가 아이 패턴이 선명한 것을 볼 수 있다. 도 6b는 본 발명에 따른 프리 엠퍼시스 장치를 포함한 2Gbps 데이터 송수신 장치의 채널 특성을 도시하고 있다. 도 2b 및 도 6b를 참조하면, 본 발명에 따른 프리 엠퍼시스 장치를 포함한 3Gbps 데이터 송수신 장치가 아이 패턴이 선명한 것을 볼 수 있다. 이는 본 발명에 따른 프리 엠퍼시스 장치를 포함한 데이터 송수신 장치가 채널 특성을 현저하게 좋게 하고 있음을 보여 주고 있다. 즉, 즉 발명에 따를 프리 엠퍼시스 장치는 고주파에서 동작하는 데이터 송수신 장치의 채널 특성이 좋아지게 한다. 또한 채널에서 발생하는 감쇄 뿐만 아니라 채널에서 발생하는 공진 현상까지도 반대 채널 특성을 구현하여 보상이 가능하다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 프리 엠퍼시스 장치는 수신될 데이터를 증폭하는 제 1 엠퍼시스 장치를 구비하여 고주파 동작에서도 데이터 채널 특성이 좋 아지게 된다. 추가로 채널에서 발생하는 공진 현상도 반대 채널 특성으로 보상이 가능하다.

Claims (5)

  1. 데이터 송수신 장치의 프리 엠퍼시스 장치에 있어서:
    수신될 데이터를 증폭하는 제 1 엠퍼시스 장치;
    수신된 데이터를 증폭하는 제 2 엠퍼시스 장치; 및
    상기 제 1 및 제 2 엠퍼시스 장치로부터 증폭된 데이터들을 더해주는 메인 드라이버를 포함하는 프리 엠퍼시스 장치.
  2. 상기 제 1 엠퍼시스 장치는 수신될 데이터를 증폭하기 위해서 음의 지연을 가지는 딜레이 셀들을 이용하며, 상기 제 2 엠퍼시스 장치는 수신된 데이터를 증폭하기 위해서 양의 지연을 가지는 딜레이 셀들을 이용하는 것을 특징으로 하는 프리 엠퍼시스 장치.
  3. 제 2 항에 있어서,
    상기 제 1 엠퍼시스 장치는,
    병렬연결되어 있으며 음의 지연을 가지는 복수의 제 1 딜레이 셀들; 및
    상기 제 1 딜레이 셀들을 통과한 데이터에 응답하여 동작하는 커런트 싱크들을 포함하고,
    상기 제 2 프리 엠퍼시스 장치는,
    병렬연결되어 있으며 양의 지연을 가지는 제 2 딜레이 셀들; 및
    상기 제 2 딜레이 셀들을 통과한 데이터에 응답하여 동작하는 커런트 싱크들을 포함하는 프리 엠퍼시스 장치.
  4. 제 3 항에 있어서,
    상기 복수의 제 1 및 제 2 딜레이 셀들은 각각의 지연량이 일정한 배율로 증가하거나 혹은 감소하는 것을 특징으로 하는 프리 엠퍼시스 장치.
  5. 제 3 항에 있어서,
    상기 커런트 싱크들은 각각 전류량을 선택할 수 있는 것을 특징으로 하는 프리 엠퍼시스 장치.
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* Cited by examiner, † Cited by third party
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KR100862233B1 (ko) * 2007-01-04 2008-10-09 한국과학기술원 지연 시간을 가변할 수 있는 탭 지연선을 구비하는 프리엠퍼시스 출력 회로
KR101315852B1 (ko) * 2011-12-14 2013-10-08 고려대학교 산학협력단 데이터 통신용 송신기

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