KR20090101013A - 지연고정루프회로 - Google Patents

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Abstract

본 발명은 내부클럭의 주기가 기설정된 구간 이상인 경우 인에이블되는 감지신호를 생성하는 클럭감지부; 및 상기 감지신호에 응답하여 지연구간이 조절되는 적어도 하나의 단위지연부를 포함하는 지연라인을 포함하는 지연고정루프회로를 제공한다.
지연고정루프회로, 클럭주기, 지연라인

Description

지연고정루프회로{Delay Locked Loop Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 긴 클럭주기(long tCK)에서 동작시 지연고정루프회로에 포함된 지연라인의 지연구간을 증가시켜 동작구간을 증가시킨 지연고정루프회로에 관한 것이다.
통상적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 기준 신호로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 DQ 데이터나 DQ 스트로브가 외부 클럭과 동일한 위상을 갖도록 내부클럭의 위상을 적정 수준으로 조절하기 위하여 위상고정루프(phase locked loop, PLL)회로, 지연고정루프(delay locked loop, DLL)회로 등이 사용되고 있다.
기존에는 위상고정루프회로가 널리 사용되어 왔으나, 위상고정루프회로에 비해 잡음(noise)의 영향을 덜 받는 지연고정루프회로의 장점 때문에 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서는 지연고정루프회로가 널리 사용되고 있다.
도 1은 종래 기술에 의한 지연고정 루프회로의 구성을 도시한 블럭도이다.
도시된 바와 같이, 종래 기술에 의한 지연고정 루프회로는 제어신호(CTR)를 생성하는 제어신호 생성부(10)와, 제어신호(CTR)에 의해 구동되어 외부클럭(CLK)을 버퍼링하여 내부클럭(ICLK)을 생성하는 입력버퍼(10)와, 제어신호(CTR)에 의해 구동되어 다수의 단위지연부(120-123)를 구비하여 내부클럭(ICLK)을 소정구간 지연시키는 지연라인(12)과, 지연라인(12)이 출력클럭의 듀티를 보정하는 듀티보정부(13)와, 지연라인(12)의 지연구간 및 듀티보정부(13)의 동작을 제어하는 제어부(14) 및 듀티보정부(13)의 출력클럭을 버퍼링하여 DLL 클럭(DLL_CLK)을 출력하는 출력버퍼(15)로 구성된다.
이와 같은 구성의 지연고정 루프회로의 동작 구간은 입력버퍼(11)의 지연구간과 지연라인(12)에 포함된 다수의 단위지연부(120-123)의 지연구간 합 및 출력버퍼(15)의 지연구간의 합으로 결정된다.
일반적으로 반도체 메모리 장치에서 올바른 동작 유무를 판단하고, 동작 특성을 판단하기 위하여 테스트 장비가 사용된다. 테스트 장비에 따라 긴 클럭주기(long tCK)에서의 동작이 필요한 경우가 있으므로 반도체 메모리 장치에 포함된 회로는 긴 클럭주기(long tCK)에서도 동작되어야 한다.
종래의 지연고정 루프회로가 긴 클럭주기(long tCK)에서 동작하도록 하기 위해 입력버퍼(11) 및 출력버퍼(15)의 지연구간을 증가시키는 방법과 지연라인(12)에 포함된 단위지연부의 수를 증가시키는 방법이 사용된다. 그러나, 입력버퍼(11) 및 출력버퍼(15)의 지연구간을 증가시키면 응답속도가 저하되어 비효율적인 설계가 되며, 지연라인(12)에 포함된 단위지연부의 수를 증가시키면 짧은 클럭주기(short tCK)에서 지연고정 루프회로가 제대로 동작하지 못하는 문제가 발생할 수 있다.
따라서, 본 발명은 지연고정 루프회로가 긴 클럭주기(long tCK)에서 동작하는 경우 단위지연부에 포함된 저항소자에 의해 단위지연부의 지연구간을 증가시켜 동작구간을 증가시킬 수 있는 지연고정루프를 개시한다.
이를 위해 본 발명은 내부클럭의 주기가 기설정된 구간 이상인 경우 인에이블되는 감지신호를 생성하는 클럭감지부; 및 상기 감지신호에 응답하여 지연구간이 조절되는 적어도 하나의 단위지연부를 포함하는 지연라인을 포함하는 지연고정루프회로를 제공한다.
본 발명에서, 상기 단위지연부는 상기 감지신호에 응답하여 상기 내부클럭을 제1 지연구간만큼 지연시켜 출력하는 제1 지연부; 및 상기 감지신호에 응답하여 상기 내부클럭을 제2 지연구간만큼 지연시켜 출력하는 제2 지연부를 포함한다.
본 발명에서, 제어신호에 응답하여 상기 내부클럭을 입력받는 입력부를 더 포함한다.
본 발명에서, 상기 입력부는 상기 제어신호와 상기 내부클럭을 입력받아 논리연산을 수행하는 논리소자를 포함한다.
본 발명에서, 상기 입력부는 상기 제어신호와 상기 내부클럭을 입력받아 논리연산을 수행하는 논리소자; 및 상기 논리소자의 출력신호를 버퍼링하는 버퍼를 포함한다.
본 발명에서, 상기 제1 지연부는 상기 입력부의 출력신호와 상기 감지신호의 반전신호를 입력받아 논리연산을 수행하는 논리소자를 포함한다.
본 발명에서, 상기 제2 지연부는 상기 입력부의 출력신호와 상기 감지신호를 입력받아 논리연산을 수행하는 논리소자; 및 상기 논리소자의 출력단에 연결된 저항소자를 포함한다.
본 발명에서, 상기 제1 지연부는 상기 감지신호에 응답하여 상기 입력부의 출력신호를 전달하는 전달게이트를 포함한다.
본 발명에서, 상기 제2 지연부는 상기 입력부의 출력단에 연결된 저항소자; 및 상기 감지신호에 응답하여 상기 저항소자의 출력신호를 전달하는 전달게이트를 포함한다.
또한, 본 발명은 제어신호를 생성하는 제어신호 생성부; 상기 제어신호에 응답하여 구동되어, 외부클럭을 버퍼링하여 내부클럭을 생성하는 입력버퍼; 상기 내 부클럭의 주기가 기설정된 구간 이상인 경우 인에이블되는 감지신호를 생성하는 클럭감지부; 및 상기 제어신호에 응답하여 구동되어, 상기 감지신호에 응답하여 지연구간이 조절되는 적어도 하나의 단위지연부를 포함하는 지연라인을 포함하는 지연고정루프회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 지연고정 루프회로의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 지연고정 루프회로는 제어신호 생성부(20), 입력버퍼(21), 클럭감지부(22), 지연라인(23), 제어부(24), 듀티보정부(25) 및 출력버퍼(26)로 구성된다.
제어신호 생성부(20)는 입력버퍼(21)와 지연라인(23)을 구동시키기 위한 제어신호(CTR)를 생성한다. 제어신호 생성부(20)는 MRS(Mode Register Set) 신호, 파워다운모드(Power Down Mode) 신호 및 셀프리프레시 신호 등에 응답하여 하이레벨(실시예에 따라서는 로우레벨)로 인에이블되는 제어신호(CTR)를 생성하는데, 제어신호 생성부(20)는 공지의 구성이므로 구체적인 회로 구성에 관한 설명은 생략한다.
입력버퍼(21)는 제어신호(CTR)에 의해 구동되어 외부클럭(CLK)을 버퍼링하여 내부클럭(ICLK)을 생성한다.
클럭감지부(22)는 내부클럭(ICLK)의 주기를 감지하여, 내부클럭(ICLK)의 주기가 긴 클럭주기(long tCK)를 갖는 경우 하이레벨(실시예에 따라서는 로우레벨)로 인에이블되는 감지신호(Ltck)를 생성한다.
지연라인(23)은 제어신호(CTR)에 의해 구동되어 내부클럭(ICLK)을 소정 구간 지연시킨다. 지연라인(23)은 제1 내지 제N 단위지연부(23(1)~23(N))를 포함하여 내부클럭(ICLK)을 지연시킨다. 제1 내지 제N 단위지연부(23(1)~23(N)) 각각은 동일한 구성을 가지며, 제1 내지 제N 단위지연부(23(1)~23(N)) 각각의 구성은 도 3 및 도 4에 도시되어 있다.
도 3에 도시된 제1 실시예에 의할 때 제1 내지 제N 단위지연부(23(1)~23(N)) 각각은 제1 입력부(230), 제1 지연부(232) 및 제2 지연부(234)로 구성된다. 제1 입력부(230)는 제어신호(CTR)와 내부클럭(ICLK)을 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND20)로 구성된다. 제1 지연부(232)는 낸드게이트(ND20)의 출력신호와 감지신호(Ltck)의 반전신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND21)로 구성된다. 제2 지연부(234)는 낸드게이트(ND20)의 출력신호와 감지신호(Ltck)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND22) 및 저항소자(R20)로 구성된다.
도 4에 도시된 제2 실시예에 의할 때 제1 내지 제N 단위지연부(23(1)~23(N)) 각각은 제2 입력부(235), 제3 지연부(237) 및 제4 지연부(239)로 구성된다. 제2 입 력부(235)는 제어신호(CTR)와 내부클럭(ICLK)을 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND23) 및 낸드게이트(ND23)의 출력신호를 버퍼링하여 출력하는 낸드게이트(ND24)로 구성된다. 제3 지연부(237)는 감지신호(Ltck)에 응답하여 낸드게이트(ND24)의 출력신호를 전달하는 전달게이트(T20)로 구성된다. 제4 지연부(239)는 저항소자(R22)와 감지신호(Ltck)에 응답하여 저항소자(R22)의 출력신호를 전달하는 전달게이트(T21)로 구성된다.
제어부(24)는 기준클럭(reference clock)과 피드백클럭(feedback clock)의 위상을 비교하여 생성되는 제어신호에 의해 지연라인(23)의 지연구간 및 듀티보정부(25)의 동작을 제어하고, 출력버퍼(26)는 듀티보정부(25)에 의해 듀티(duty)가 보정된 클럭신호를 버퍼링하여 DLL 클럭(DLL_CLK)으로 출력한다.
이와 같이 구성된, 지연고정 루프회로의 동작을 살펴보되, 입력되는 외부클럭(CLK)의 주기가 긴 클럭주기(long tCK)와 짧은 클럭주기(long tCK)를 갖는 경우를 나누어 설명하면 다음과 같다.
짧은 클럭주기(short tCK)의 외부클럭(CLK)이 입력되는 경우 클럭감지부(22)는 내부클럭(ICLK)을 감지하여 로우레벨의 감지신호(Ltck)를 생성한다. 이에 앞서, 제어신호 생성부(20)는 하이레벨의 제어신호(CTR)을 생성하여 입력버퍼(21)를 구동시키고, 입력버퍼(21)는 외부클럭(CLK)을 버퍼링하여 내부클럭(ICLK)을 생성한다.
하이레벨의 제어신호(CTR)의 제어신호를 입력받은 지연라인(23)은 내부클럭(ICLK)을 제1 내지 제N 단위지연부(23(1)~23(N))를 통해 지연시켜 출력한다. 이때, 제1 내지 제N 단위지연부(23(1)~23(N))의 지연구간은 로우레벨의 감지신 호(Ltck)에 의해 조절되는 데, 이를 제1 내지 제N 단위지연부(23(1)~23(N))의 각각의 구성에 관한 제1 및 제2 실시예를 도시한 도 3 및 도 4를 참고하여 설명하면 다음과 같다.
우선, 제1 내지 제N 단위지연부(23(1)~23(N))의 각각의 구성이 도 3에 도시된 바와 같을 때, 하이레벨의 제어신호(CTR) 및 로우레벨의 감지신호(Ltck)에 의해 내부클럭(ICLK)은 낸드게이트(ND20, ND21)을 통해 출력된다. 따라서, 제1 내지 제N 단위지연부(23(1)~23(N)) 각각의 지연구간은 낸드게이트(ND20, ND21)를 통과하는 데 걸리는 시간으로 결정된다.
다음으로, 제1 내지 제N 단위지연부(23(1)~23(N))의 각각의 구성이 도 4에 도시된 바와 같을 때, 하이레벨의 제어신호(CTR) 및 로우레벨의 감지신호(Ltck)에 의해 내부클럭(ICLK)은 낸드게이트(ND23, ND24) 및 전달게이트(T20)를 통해 출력된다. 따라서, 제1 내지 제N 단위지연부(23(1)~23(N)) 각각의 지연구간은 낸드게이트(ND23, ND24) 및 전달게이트(T20)를 통과하는 데 걸리는 시간으로 결정된다.
한편, 긴 클럭주기(long tCK)의 외부클럭(CLK)이 입력되는 경우 클럭감지부(22)는 내부클럭(ICLK)을 감지하여 하이레벨의 감지신호(Ltck)를 생성한다. 이에 앞서, 제어신호 생성부(20)는 하이레벨의 제어신호(CTR)을 생성하여 입력버퍼(21)를 구동시키고, 입력버퍼(21)는 외부클럭(CLK)을 버퍼링하여 내부클럭(ICLK)을 생성한다.
하이레벨의 제어신호(CTR)의 제어신호를 입력받은 지연라인(23)은 내부클 럭(ICLK)을 제1 내지 제N 단위지연부(23(1)~23(N))를 통해 지연시켜 출력한다. 이때, 제1 내지 제N 단위지연부(23(1)~23(N))의 지연구간은 하이레벨의 감지신호(Ltck)에 의해 조절되는 데, 이를 제1 내지 제N 단위지연부(23(1)~23(N))의 각각의 구성에 관한 제1 및 제2 실시예를 도시한 도 3 및 도 4를 참고하여 설명하면 다음과 같다.
우선, 제1 내지 제N 단위지연부(23(1)~23(N))의 각각의 구성이 도 3에 도시된 바와 같을 때, 하이레벨의 제어신호(CTR) 및 하이레벨의 감지신호(Ltck)에 의해 내부클럭(ICLK)은 낸드게이트(ND20, ND22) 및 저항소자(R20)를 통해 출력된다. 따라서, 제1 내지 제N 단위지연부(23(1)~23(N)) 각각의 지연구간은 낸드게이트(ND20, ND22), 저항소자(R20) 및 전달게이트(T21)를 통과하는 데 걸리는 시간으로 결정된다.
다음으로, 제1 내지 제N 단위지연부(23(1)~23(N))의 각각의 구성이 도 4에 도시된 바와 같을 때, 하이레벨의 제어신호(CTR) 및 하이레벨의 감지신호(Ltck)에 의해 내부클럭(ICLK)은 낸드게이트(ND23, ND24), 저항소자(R22) 및 전달게이트(T21)를 통해 출력된다. 따라서, 제1 내지 제N 단위지연부(23(1)~23(N)) 각각의 지연구간은 낸드게이트(ND23, ND24), 저항소자(R22) 및 전달게이트(T21)를 통과하는 데 걸리는 시간으로 결정된다.
이상을 정리하면, 본 실시예의 지연고정 루프회로의 지연라인(23)에 포함된 제1 내지 제N 단위지연부(23(1)~23(N)) 각각의 지연구간은 외부클럭(CLK)이 짧은 클럭주기(short tCK)인 경우에 비해 긴 클럭주기(long tCK)일 때 증가된다. 즉, 제 1 내지 제N 단위지연부(23(1)~23(N)) 각각의 지연구간은 도 3의 실시예의 경우 저항소자(R20)에 의한 지연구간만큼 증가되고, 도 4의 실시예의 경우 저항소자(R22)에 의한 지연구간만큼 증가된다. 저항소자(R20) 또는 저항소자(R22)의 경우 레이아웃 상 제1 내지 제N 단위지연부(23(1)~23(N))의 남는 부분에 추가시키면 되므로 면적 증가의 요인으로 작용하지도 않는다.
이와 같이, 본 실시예의 지연고정 루프회로는 제1 내지 제N 단위지연부(23(1)~23(N)) 각각의 지연구간을 외부클럭(CLK)의 클럭주기(tCK)에 따라 조절함으로써, 짧은 클럭주기(short tCK)에서는 지연고정 루프회로의 내부동작을 세밀하게 조절할 수 있고, 긴 클럭주기(long tCK)에서는 지연고정 루프회로의 동작 구간을 충분히 확보할 수 있다.
도 1은 종래 기술에 의한 지연고정 루프회로의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일실시예에 따른 지연고정 루프회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 지연고정 루프회로에 포함된 단위지연부의 제1 실시예이다.
도 4는 도 2에 도시된 지연고정 루프회로에 포함된 단위지연부의 제2실시예이다.
<도면의 주요부분에 대한 부호의 설명>
20: 제어신호 생성부 21: 입력버퍼
22: 클럭감지부 23: 지연라인
23(1), 23(2), .... , 23(N): 제1 내지 제N 단위지연부
24: 제어부 25: 듀티보정부
26: 출력버퍼

Claims (18)

  1. 내부클럭의 주기가 기설정된 구간 이상인 경우 인에이블되는 감지신호를 생성하는 클럭감지부; 및
    상기 감지신호에 응답하여 지연구간이 조절되는 적어도 하나의 단위지연부를 포함하는 지연라인을 포함하는 지연고정루프회로.
  2. 제 1 항에 있어서, 상기 단위지연부는
    상기 감지신호에 응답하여 상기 내부클럭을 제1 지연구간만큼 지연시켜 출력하는 제1 지연부; 및
    상기 감지신호에 응답하여 상기 내부클럭을 제2 지연구간만큼 지연시켜 출력하는 제2 지연부를 포함하는 지연고정루프회로.
  3. 제 2 항에 있어서, 제어신호에 응답하여 상기 내부클럭을 입력받는 입력부를 더 포함하는 지연고정루프회로.
  4. 제 3 항에 있어서, 상기 입력부는 상기 제어신호와 상기 내부클럭을 입력받 아 논리연산을 수행하는 논리소자를 포함하는 지연고정루프회로.
  5. 제 3 항에 있어서, 상기 입력부는
    상기 제어신호와 상기 내부클럭을 입력받아 논리연산을 수행하는 논리소자; 및
    상기 논리소자의 출력신호를 버퍼링하는 버퍼를 포함하는 지연고정루프회로.
  6. 제 3 항에 있어서, 상기 제1 지연부는 상기 입력부의 출력신호와 상기 감지신호의 반전신호를 입력받아 논리연산을 수행하는 논리소자를 포함하는 지연고정루프회로.
  7. 제 3 항에 있어서, 상기 제2 지연부는
    상기 입력부의 출력신호와 상기 감지신호를 입력받아 논리연산을 수행하는 논리소자; 및
    상기 논리소자의 출력단에 연결된 저항소자를 포함하는 지연고정루프회로.
  8. 제 3 항에 있어서, 상기 제1 지연부는 상기 감지신호에 응답하여 상기 입력부의 출력신호를 전달하는 전달게이트를 포함하는 지연고정루프회로.
  9. 제 3 항에 있어서, 상기 제2 지연부는
    상기 입력부의 출력단에 연결된 저항소자; 및
    상기 감지신호에 응답하여 상기 저항소자의 출력신호를 전달하는 전달게이트를 포함하는 지연고정루프회로.
  10. 제어신호를 생성하는 제어신호 생성부;
    상기 제어신호에 응답하여 구동되어, 외부클럭을 버퍼링하여 내부클럭을 생성하는 입력버퍼;
    상기 내부클럭의 주기가 기설정된 구간 이상인 경우 인에이블되는 감지신호를 생성하는 클럭감지부; 및
    상기 제어신호에 응답하여 구동되어, 상기 감지신호에 응답하여 지연구간이 조절되는 적어도 하나의 단위지연부를 포함하는 지연라인을 포함하는 지연고정루프회로.
  11. 제 10 항에 있어서, 상기 단위지연부는
    상기 감지신호에 응답하여 상기 내부클럭을 제1 지연구간만큼 지연시켜 출력하는 제1 지연부; 및
    상기 감지신호에 응답하여 상기 내부클럭을 제2 지연구간만큼 지연시켜 출력하는 제2 지연부를 포함하는 지연고정루프회로.
  12. 제 11 항에 있어서, 상기 제어신호에 응답하여 상기 내부클럭을 입력받는 입력부를 더 포함하는 지연고정루프회로.
  13. 제 12 항에 있어서, 상기 입력부는 상기 제어신호와 상기 내부클럭을 입력받아 논리연산을 수행하는 논리소자를 포함하는 지연고정루프회로.
  14. 제 13 항에 있어서, 상기 입력부는
    상기 제어신호와 상기 내부클럭을 입력받아 논리연산을 수행하는 논리소자; 및
    상기 논리소자의 출력신호를 버퍼링하는 버퍼를 포함하는 지연고정루프회로.
  15. 제 12 항에 있어서, 상기 제1 지연부는 상기 입력부의 출력신호와 상기 감지신호의 반전신호를 입력받아 논리연산을 수행하는 논리소자를 포함하는 지연고정루프회로.
  16. 제 12 항에 있어서, 상기 제2 지연부는
    상기 입력부의 출력신호와 상기 감지신호를 입력받아 논리연산을 수행하는 논리소자; 및
    상기 논리소자의 출력단에 연결된 저항소자를 포함하는 지연고정루프회로.
  17. 제 12 항에 있어서, 상기 제1 지연부는 상기 감지신호에 응답하여 상기 입력부의 출력신호를 전달하는 전달게이트를 포함하는 지연고정루프회로.
  18. 제 12 항에 있어서, 상기 제2 지연부는
    상기 입력부의 출력단에 연결된 저항소자; 및
    상기 감지신호에 응답하여 상기 저항소자의 출력신호를 전달하는 전달게이트를 포함하는 지연고정루프회로.
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