CN1996490A - 同步型半导体装置 - Google Patents

Abstract

一种在高频动作中也能确保防止前周期的信息误取入的余量或内部时钟信号的脉冲宽度变窄的余量，实现稳定动作的同步型半导体装置。它具备：根据对由输入缓冲器输入了的时钟信号(PCLK)进行分频而相位不相同的第1、第2分频时钟信号，产生给定的相位差的第1、第2内部时钟信号的时钟生成电路(100，102，103)；输入芯片选择信号，使其与所述时钟信号同步而将其取入的第1输入电路控制部(104)；使第1输入电路控制部的输出与所述第1、第2内部时钟信号CLK－0、CLK－180同步而将其取入的第2、第3输入电路控制部(105，106)；以及把第1及第2输入电路控制部的输出的逻辑运算结果和所述第1及第3输入电路控制部的输出的逻辑运算结果作为输入使能信号来分别接受，基于输入使能信号的使能指示，使其与所述第1、第2内部时钟信号同步而取入来自外部的输入信号的第1及第2输入电路(111，112)。

Description

同步型半导体装置

技术领域

本发明涉及导体装置，特别是涉及降低输入电路的消耗功率的同步型半导体装置。

背景技术

作为低消耗功率的技术，在利用芯片选择信号/CS(信号名CS前面的记号/表示以LOW电平激活)的电位电平状态，CSB(CS的反相信号)的电位电平为HIGH电平的场合，进行

·使指令/地址/数据输入系中输入的2相化内部时钟停止，或者，

·使同步型输入缓冲器停止，或者，

·在非同步型输入缓冲器的场合，使使用触发器电路等的锁存电路部停止(锁存电路的输出信号不改变)等控制。

特别是，在同步DRAM中，如上所述，只在芯片选择信号/CS为LOW电平时，需要芯片指令、地址，在芯片选择信号/CS为HIGH电平时，不需要指令、地址。而且，1次有效的指令(芯片选择信号/CS为LOW电平的周期)进来的话，在到该指令结束为止的期间(通常为数时钟间)，不接受后面的指令。这样，因为有效指令进来是在很多很多周期中才有1次的频度，所以每个周期都让不需要的指令、地址信号的输入电路(大致20输入的程度)动作的话，可以说越是高速，越是耗费无用的消耗功率。为了抑制这样的不必要的消耗功率，只在芯片选择信号/CS为LOW电平时使指令、地址信号的输入电路动作，这是公知的手法。在这种半导体装置中，特别是作为表示与高速化对应而按分频时钟动作的手法的例子，可以参照专利文献1等的记载。

图1是表示专利文献1中记载的构成的图，表示同步DRAM的输入部(参照专利文献1的图8)。图2表示用于说明图1的电路的动作的信号的定时波形。为确保内部定时余量的目的，使用把外部时钟信号(CLK)进行分频而2相化了的内部时钟信号(相位相差180度的反相的内部CLK-0和内部CLK-180)来控制芯片选择信号。图1中，由外部端子30、32、34把时钟信号CLK、断电信号PD、芯片选择信号/CS各信号向时钟产生电路36、断电电路38、芯片选择电路40分别供给，由外部端子42把指令、地址、数据等N比特的信号向输入电路44供给。时钟产生电路36具备非同步型输入缓冲器50、接受从输入缓冲器50输出的时钟信号而将其分频的分频器52和接受从分频器52输出的互不相同的分频时钟的定时调整部53而构成。输入缓冲器50在从断电电路38供给的断电控制信号为LOW电平时成为非激活状态，为HIGH电平时成为激活状态。定时调整部53例如由DLL(DelayLockedLoop)电路等构成。向各电路供给由时钟产生电路36在输入缓冲器50动作时基于外部时钟信号CLK而生成的2相化了的内部时钟信号CLK-0、CLK-180。

断电电路38具备同步型输入缓冲器54、55、非同步型输入缓冲器56、断电控制部59和反相器60而构成。向外部端子32供给的断电信号PD以LOW电平指示断电时，由反相器60把断电控制部59的HIGH电平输出反相，受此供给的消耗功率小的非同步型输入缓冲器56被置于激活状态，消耗功率大的同步型输入缓冲器54、55根据断电控制部59的HIGH电平输出(断电控制信号)而被置于非激活状态。在这里，断电信号PD成为HIGH电平而指示通电的话，根据输入缓冲器56的输出，断电控制部59的输出就成为LOW电平，消耗功率小的非同步型输入缓冲器56成为非激活状态，消耗功率大的同步型输入缓冲器54、55成为激活状态。此断电控制部59的输出作为断电控制信号而被供给各电路。

芯片选择电路40具有非同步型输入缓冲器62和输入电路控制部64、65而构成。被供给芯片选择信号/CS的输入缓冲器62被预先供给来自断电电路38的断电控制信号，输入电路控制部64、65在通电时按照来自输入缓冲器62的芯片选择信号/CS在内部时钟信号CLK-0、CLK-180的下降沿上升沿之间切换而生成以高电平指示使能的输入使能信号，向输入电路44供给。

输入电路44由N对同步型输入缓冲器45、46构成。这些输入缓冲器45、46被供给来自断电电路38的断电控制信号和来自芯片选择电路40的输入使能信号。在通常动作下断电控制信号为LOW电平，因而按每时钟周期由输入电路控制部64、65来检查芯片选择信号/CS的状态，只在芯片选择信号/CS为LOW电平时，输入使能信号-0、输入使能信号-180中的某一个成为使能指示(激活状态)，使由外部端子42供给的信号与内部时钟信号CLK-0、CLK-180同步，对其进行取样，将其输出，向后续的内部电路(未图示)供给各自的输出信号A-0、A-180。

专利文献1：特许第3549751号公报(图8)

发明内容

发明打算解决的课题

然而，图1所示的构成在高频动作中有使动作余量降低的可能性。输入电路控制部64、65至少以逻辑级数2级以上构成，比较从定时调整部53的输出到输入缓冲器45、46的逻辑级数和从输入电路控制部64、65的输出到输入缓冲器45、46的逻辑级数可以看出，后者(从输入电路控制部64、65的输出到输入缓冲器45、46的逻辑级数)一方多，这是其原因。

在时钟频率高的产品(例如时钟周期时间tCK≤1.5ns)中适用了图1所示的构成的输入部的场合，假定设定为建立时间(tIS)规格200ps以下的话，有时tIS就小了，由从输入电路控制部64、65的输出到输入缓冲器45、46的路径来决定对输入缓冲器45、46的状态进行激活的锁存定时。

即，输入缓冲器45、46是分别按内部CLK-0、内部CLK-180对信号(图1地址信号A)进行取样，而作为对内部时钟CLK-0、内部CLK-180的使能进行控制的信号(也称为「时钟使能信号」)的输入使能信号-0、输入使能信号-180分别由内部CLK-0、内部CLK-180来决定。因而输入缓冲器45、46输出信号的时刻(定时)要由比内部CLK-0、内部CLK-180慢的输入使能信号-0、输入使能信号-180来决定。结果，输入缓冲器45、46的输出就会落后，脉冲宽度也比正规场合短，动作余量就会减小。

这样，在参照图1及图2说明了的现有半导体装置(同步DRAM)中，在时钟周期tCK≤1.5ns等高频动作中，防止前周期的信息的误取入的余量或内部时钟信号的脉冲宽度变窄余量的确保就变得困难了。

从而，本发明的主要的目的在于提供一种在高频动作中，确保防止前周期的信息误取入的余量或内部时钟信号的脉冲宽度变窄的余量，实现稳定动作的同步型半导体装置。

用于解决课题的方案

本申请所披露的发明，为了解决上述课题，大致构成如下。

本发明的1个方面(侧面)所涉及的同步型半导体装置，具备：根据输入时钟信号而产生给定的相位差的第1及第2内部时钟信号的时钟生成电路；使输入了的芯片选择信号与上述输入时钟信号同步而将其取入的第1电路；共同接受上述第1电路的输出信号，使其分别与上述第1及第2内部时钟信号同步而将其取入的第2及第3电路；以及把上述第1电路的输出信号和上述第2电路的输出信号的逻辑运算结果及上述第1电路的输出信号和上述第3电路的输出信号的逻辑运算结果分别作为第1及第2输入使能信号来分别接受，基于上述第1及第2输入使能信号的使能指示，使共同的输入信号与上述第1及第2内部时钟信号同步而分别将其取入的第1及第2输入缓冲器。

本发明的另一方面(侧面)所涉及的同步型半导体装置，具备：根据用分频器对输入时钟信号进行分频而成的相位不相同的第1及第2分频时钟信号而产生给定的相位差的第1及第2内部时钟信号的时钟生成电路；在上述第2分频时钟信号为激活状态时，使输入了的芯片选择信号与上述输入时钟信号同步而将其取入的第1电路；在上述第1分频时钟信号为激活状态时，使上述输入了的芯片选择信号与上述输入时钟信号同步而将其取入的第2电路；使上述第1电路的输出信号与上述第1内部时钟信号同步而将其取入的第3电路；使上述第2电路的输出信号与上述第2内部时钟信号同步而将其取入的第4电路；以及把上述第1电路的输出信号和上述第3电路的输出信号的逻辑运算结果及上述第2电路的输出信号和上述第4电路的输出信号的逻辑运算结果作为第1及第2输入使能信号来分别接受，基于上述第1及第2输入使能信号的使能指示，使共同的输入信号与上述第1及第2内部时钟信号同步而将其取入的第1及第2输入缓冲器。

本发明所涉及的同步型半导体装置，具备：输入时钟信号的第1输入缓冲器；接受从上述第1输入缓冲器输出的时钟信号，对其进行分频而输出分频时钟信号的分频器；接受从上述分频器输出的分频时钟信号而生成具有给定的相位差的第1及第2内部时钟信号的定时调整部；输入芯片选择信号的第2输入缓冲器；接受上述第2输入缓冲器的输出信号和上述第1输入缓冲器的输出信号，使上述第2输入缓冲器的输出信号与上述第1输入缓冲器的输出信号同步而将其取入、输出的第1输入电路控制部；接受上述第1输入电路控制部的输出信号和来自上述定时调整部的上述第1内部时钟信号，使上述第1输入电路控制部的输出信号与上述第1内部时钟信号同步而将其取入、输出的第2输入电路控制部；接受上述第1输入电路控制部的输出信号和来自上述定时调整部的上述第2内部时钟信号，使上述第1输入电路控制部的输出信号与上述第2内部时钟信号同步而将其取入、输出的第3输入电路控制部；接受上述第1输入电路控制部的输出信号和上述第2输入电路控制部的输出信号，输出2个上述输出信号的逻辑运算结果的第1逻辑电路；以及接受上述第1输入电路控制部的输出信号和上述第3输入电路控制部的输出信号，输出2个上述输出信号的逻辑运算结果的第2逻辑电路。

在本发明中，可以构成为具备：把上述第1逻辑电路的输出信号作为第1输入控制信号来输入，在上述第1输入控制信号为激活状态的场合，使向输入端子供给的地址信号与上述第1内部时钟信号同步而将其锁存输出的第3输入缓冲器；以及把上述第2逻辑电路的输出作为第2输入控制信号来输入，在上述第2输入控制信号为激活状态的场合，使上述地址信号与上述第2内部时钟信号同步而将其锁存输出的第4输入缓冲器。

在本发明中，可以构成为，上述第1输入电路控制部包含基于上述第1输入缓冲器的输出信号来锁存、输出上述第2输入缓冲器的输出信号的锁存电路；上述第2输入电路控制部包含基于上述第1内部时钟信号来锁存、输出上述第1输入电路控制部的输出信号的锁存电路；上述第3输入电路控制部包含基于上述第2内部时钟信号来锁存、输出上述第1输入电路控制部的输出信号的锁存电路。

本发明所涉及的同步型半导体装置，具备：输入时钟信号的第1输入缓冲器；接受从上述第1输入缓冲器输出的时钟信号，将其分频而输出相位互不相同的第1及第2分频时钟信号的分频器；接受来自上述分频器的上述第1及第2分频时钟信号，生成与上述第1及与第2分频时钟信号对应而具有给定的相位差的第1及第2内部时钟信号的定时调整部；输入芯片选择信号的第2输入缓冲器；接受上述第2输入缓冲器的输出信号和上述第1输入缓冲器的输出信号，把上述第2分频时钟信号作为输入控制信号来接受，在上述第2分频时钟信号为激活状态时，使上述第2输入缓冲器的输出信号与上述第1输入缓冲器的输出信号同步而将其取入、输出的第1输入电路控制部；接受上述第2输入缓冲器的输出信号和上述第1输入缓冲器的输出信号，把上述第1分频时钟信号作为输入控制信号来接受，在上述第1分频时钟信号为激活状态时，使上述第2输入缓冲器的输出信号与上述第1输入缓冲器的输出信号同步而将其取入、输出的第2输入电路控制部；接受上述第1输入电路控制部的输出信号和来自上述定时调整部的上述第1内部时钟信号，使上述第1输入电路控制部的输出信号与上述第1内部时钟信号同步而将其取入、输出的第3输入电路控制部；接受上述第2输入电路控制部的输出信号和来自上述定时调整部的上述第2内部时钟信号，使上述第2输入电路控制部的输出信号与上述第2内部时钟信号同步而将其取入、输出的第4输入电路控制部；接受上述第1输入电路控制部的输出信号和上述第3输入电路控制部的输出信号，输出2个上述输出信号的逻辑运算结果的第1逻辑电路；以及接受上述第2输入电路控制部的输出信号和上述第4输入电路控制部的输出信号，输出2个上述输出信号的逻辑运算结果的第2逻辑电路。

在本发明中，可以构成为具备：把上述第1逻辑电路的输出信号作为第1输入控制信号来输入，在上述第1输入控制信号为激活状态的场合，使向输入端子供给的地址信号与上述第1内部时钟信号同步而将其锁存输出的第3输入缓冲器；以及把上述第2逻辑电路的输出作为第2输入控制信号来输入，在上述第2输入控制信号为激活状态的场合，使上述地址信号与上述第2内部时钟信号同步而将其锁存输出的第4输入缓冲器。

在本发明中，可以构成为，上述第1输入电路控制部包含在上述第2分频时钟信号为激活状态时，基于上述第1输入缓冲器的输出信号来锁存、输出上述第2输入缓冲器的输出信号的锁存电路；上述第2输入电路控制部包含在上述第1分频时钟信号为激活状态时，基于上述第1输入缓冲器的输出信号来锁存、输出上述第2输入缓冲器的输出信号的锁存电路。

在本发明中可以构成为，上述第3输入电路控制部基于上述第1内部时钟信号来锁存、输出上述第1输入电路控制部的输出信号，上述第3输入电路控制部基于上述第2内部时钟信号来锁存、输出上述第2输入电路控制部的输出信号。

在本发明中，上述第1及第2逻辑电路由OR电路构成。

发明效果

根据本发明，在高频动作中也能确保防止前周期的信息误取入的余量或内部时钟信号的脉冲宽度变窄的余量，实现稳定动作。

附图说明

图1是表示现有同步型半导体存储装置的构成的图。

图2是用于说明图1的动作的时序图。

图3是表示本发明的一实施例的构成的图。

图4是用于说明本发明的一实施例的动作的时序图。

图5是表示本发明的另一实施例的构成的图。

标号说明

30、32、34外部端子

36时钟产生电路

38断电电路

40芯片选择电路

42外部端子

44输入电路

45、46输入缓冲器(同步型)

50输入缓冲器(非同步型)

52分频器

53定时调整部

54、55输入缓冲器(同步型)

56输入缓冲器(非同步型)

59断电控制部

60反相器

62输入缓冲器(非同步型)

64、65输入电路控制部

100、101输入缓冲器

102分频器

103定时调整部

104、105、106、109、110输入电路控制部

107、108  OR电路

111、112输入缓冲器(同步型)

具体实施方式

上述本发明的特征在于，在按分频后的内部时钟对输入进行锁存时，使其使能信号在分频时钟之前处于使能，充分大地取其使能宽度。特别是，把芯片选择信号/CS按分频前的时钟信号和分频后的时钟信号分别进行锁存，取两锁存信号的使能状态的或，从而以分频前的时钟来确保使能信号的前沿，以分频时钟来确保后沿。为了更详细地述说，参照附图进行说明。本发明的同步型半导体装置，具备：输入从外部端子外部供给了的时钟信号CK的输入缓冲器(100)；接受从输入缓冲器(100)输出的时钟信号(PCLK)，将其分频而输出的分频器(102)；输入来自分频器(102)的分频时钟信号，生成2相化了的内部时钟信号(相差180度相位的内部时钟信号CLK-0、CLK-180)的定时调整部(103)；输入芯片选择信号/CS的输入缓冲器(101)；使从输入缓冲器(101)输出了的芯片选择信号与来自输入缓冲器(100)的输入时钟信号(PCLK)同步而将其取入的输入电路控制部(104)；使从电路控制部(104)输出的信号与内部时钟信号(CLK0)同步而将其取入的输入电路控制部(105)；使从输入电路控制部(104)输出的信号与内部时钟信号(CLK-180)同步而将其取入的输入电路控制部(106)；输入输入电路控制部(104)的输出信号和输入电路控制部(105)的输出信号，取这些信号的或(OR)的OR电路(107)；以及输入输入电路控制部(104)的输出信号和输入电路控制部(106)的输出信号，取这些信号的OR的OR电路(108)，具备：把从OR电路(107，108)分别输出的信号(CLKEN1，CLKEN2)分别作为第1、第2输入使能信号来接受，把内部时钟信号(CLK-0，CLK-180)分别作为输入来接受，输入向输入端子供给了的信号(地址A)，将其向内部电路输出的同步型输入缓冲器(111，112)。在本发明中，按照向芯片选择信号端子/CS输入了的状态，基于输入使能信号(CLKEN1，CLKEN2)，使地址等的同步型输入缓冲器(111，112)激活·非激活。

本发明，在另外的实施的形态中，时钟生成电路具备输入缓冲器(100)、分频器(102)、定时调整电路(103)，根据由分频器(102)对从输入缓冲器(100)输入了的输入时钟信号(PCLK)进行分频而成的相位不相同的分频时钟信号(DIVCLK1，DIVCLK2)，产生给定的相位差的第1、第2内部时钟信号(CLK-0，CLK-180)。具备：输入来自电路控制部(104)的芯片选择信号/CS，在分频时钟信号(DIVCLK2)为激活状态时，使其与输入时钟信号(PLCK)同步而将其取入的输入电路控制部(109)；输入来自输入缓冲器(101)的芯片选择信号/CS，在分频时钟信号(DIVCLK1)为激活状态时，使其与输入时钟信号(PLCK)同步而将其取入的输入电路控制部(110)；使输入电路控制部(109)的输出信号与第1内部时钟信号(CLK-0)同步而将其取入的输入电路控制部(105)；使输入电路控制部(110)的输出信号与第2内部时钟信号(CLK-180)同步而将其取入的输入电路控制部(106)；输出输入电路控制部(109)的输出信号和输入电路控制部(105)的输出信号的或的OR电路(107)；输出输入电路控制部(110)的输出信号和输入电路控制部(106)的输出信号的或的OR电路(108)；把OR电路(107，108的)的输出信号作为输入使能信号(CLKEN1，CLKEN2)来分别接受，基于输入使能信号的使能指示，分别使其与第1、第2内部时钟信号(CLK-0，CLK-180)同步，取入来自外部的输入信号(A)，将其向内部电路输出的第1及第2输入缓冲器(111，112)。以下就实施例进行说明。

实施例

图3是表示本发明的同步型半导体装置的第1实施例的构成的图，与图1的构成(同步DRAM的输入部)对应。输入缓冲器100、分频器102、定时调整部103构成了时钟生成电路。定时调整部103由延迟电路等构成。输入缓冲器100输入外部时钟信号CK。分频器102对输入缓冲器100的输出进行分频。定时调整部103输入分频器102的输出，生成2相化了的内部时钟信号CLK-0、CLK-180。

输入缓冲器101输入芯片选择信号/CS。输入缓冲器101、输入电路控制部104、105、106、OR电路107、108构成了芯片选择电路。

输入电路控制部104基于从输入缓冲器100输出了的信号PCLK来锁存输出从输入缓冲器101输出了的芯片选择信号。

输入电路控制部105使从输入电路控制部104输出的信号与内部时钟信号CLK-0同步而将其锁存输出。

输入电路控制部106使从输入电路控制部104输出的信号与内部时钟信号CLK-180同步而将其锁存输出。

OR电路107输入输入电路控制部104的输出信号和输入电路控制部105的输出信号，把这些信号的OR运算结果作为第1输入使能信号(也称为「时钟使能信号」)CLKEN1来输出。

OR电路108输入输入电路控制部104的输出信号和输入电路控制部106的输出信号，把这些信号的OR运算结果作为第2输入使能信号(也称为「时钟使能信号」)CLKEN2来输出。

同步型输入缓冲器111输入第1输入使能信号CLKEN1和内部时钟信号CLK-0，在第1输入使能信号CLKEN1指示使能时(激活状态时)，使地址端子A上输入了的地址比特与内部时钟信号CLK-0同步，将其锁存，作为信号A0而输出。

同步型输入缓冲器112输入第2输入使能信号CLKEN2和CLK-180，在第2输入使能信号CLKEN2指示使能时(激活状态时)，使地址端子A上输入了的地址比特与内部时钟信号CLK-180同步，将其锁存，作为信号A180而输出。

图4是用于说明本发明的一实施例的动作的定时图。首先，芯片选择信号/CS的电平从HIGH电平变为LOW电平的话，经输入电路控制部104，作为OR电路108的输出的CLKEN2就使输入缓冲器112的状态变为可把来自外部的信号取入到半导体装置内部的内部电路(未图示)中的状态，即激活状态。

在输入电路控制部104中，按输入缓冲器100的输出PCLK(与外部时钟信号CK的周期具有相同周期的时钟)进行取样，在PCLK的电位电平为HIGH电平的期间，芯片选择信号/CS的电平成为了LOW电平，保持这一情况，在输入电路控制部106中，按内部时钟信号CLK-180来锁存输入电路控制部104的输出信号，保持内部时钟信号CLK-180为HIGH电平的期间，因而作为OR电路108的输出信号的CLKEN2使输入缓冲器112维持在激活状态(可把外部信息取入到内部电路中的状态)。

并且，内部时钟信号CLK-180从HIGH电平变为LOW电平的话，来自OR电路108的输出信号CLKEN2就进行控制，使输入缓冲器112变为非激活化状态。还有，输入来自OR电路107的输出CLKEN1的输入缓冲器111因CLKEN1为LOW电平而保持非激活。

在本实施例中，生成对输入缓冲器111和输入缓冲器112的激活、非激活进行控制的输入使能信号CLKEN1、CLKEN2所需要的逻辑级数，与生成2相化了的内部时钟信号CLK-0或CLK-180所需要的逻辑级数比较，可以相同或更少些。因此，在高频动作中，能确保防止前周期的信息误取入的余量、内部时钟信号的脉冲宽度变窄的余量。

相比之下，在图1构成中，在取为通过增加到生成2相化了的内部时钟信号CLK-0或CLK-180为止的逻辑级数来确保前头的余量的构成的场合，由于内部时钟延迟，因而高频动作余量就会降低。

其次，对于本发明的其他实施例进行说明。图5是表示本发明的同步型半导体装置的第2实施例的整体构成的图。

本实施例具备：输入外部时钟信号CK的输入缓冲器100；对从输入缓冲器100输出的时钟信号(PCLK)进行分频，输出相位不相同的第1、第2分频时钟信号DIVCLK1、DIVCLK2的分频器102；接受来自分频器102的第1、第2分频时钟信号DIVCLK1、DIVCLK2，产生2相化了的内部时钟信号CLK-0、CLK-180(相位相差180度的内部时钟)的定时调整部103；输入芯片选择信号/CS的输入缓冲器101；输入来自输入缓冲器100的输出信号PCLK，把来自分频器102的分频时钟信号DIVCLK2作为控制信号(把PCLK输入作为使能的控制信号)来输入，基于从输入缓冲器100输出的时钟信号PCLK，对来自输入缓冲器101的信号进行锁存的输入电路控制部109；输入从输入缓冲器100输出的时钟信号PCLK，把来自分频器102的分频时钟信号DIVCLK1作为控制信号(把PCLK输入作为使能的控制信号)来输入，基于来自输入缓冲器100的时钟信号PCLK，对来自输入缓冲器101的信号进行锁存的输入电路控制部110；对从输入电路控制部109输出的信号，基于内部时钟信号CLK-0进行锁存的输入电路控制部105；对从输入电路控制部110输出的信号，基于内部时钟信号CLK-180进行锁存的输入电路控制部106；输入输入电路控制部109的输出信号和输入电路控制部105的输出信号的OR电路107；以及输入输入电路控制部110的输出信号和输入电路控制部106的输出信号的OR电路108，输入缓冲器111把OR电路107的输出信号CLKEN1作为输入使能信号来接受，基于内部时钟信号CLK-0，对在输入端子上输入了的地址信号进行锁存、输出(输出A0)，输入缓冲器112把OR电路108的输出信号CLKEN2作为输入使能信号来接受，基于内部时钟信号CLK-180，对在输入端子上输入了的上述地址信号进行锁存、输出(输出A180)。差动地向未图示的内部电路供给反相的输出信号A0、A180。

本实施例与上述第1实施例不同，对于2相化了的内部时钟信号CLK-0和内部时钟信号CLK-180，分别具备专用输入电路控制部109、110，输入电路控制部109、110把从分频器102生成了的分频时钟信号DIVCLK2、DIVCLK1分别作为控制信号而预先输入，能辨别芯片选择信号/CS的指令是对于2相化了的内部时钟信号CLK-0、CLK-180中的哪个时钟发出的。

在上述第1实施例中，如图4所示，在芯片选择信号/CS为LOW电平(芯片选择激活状态)期间，把地址等的输入缓冲器111、112(2相化了的内部时钟信号CLK-0用、内部时钟信号CLK-180用的两方)置于激活状态。在该场合，本来只把一个输入缓冲器的状态置于激活状态就行了，却都成为激活状态，因而产生多余消耗电流。或者是不必要的信号(本来仅CLKEN1进行动作就行了，但CLKEN2)也进行动作而产生多余消耗电流。

相比之下，根据本实施例，输入电路控制部109、110中分别预先输入来自分频器102的分频时钟信号DIVCLK2、DIVCLK1(相位相差180度，与内部时钟CLK-180、CLK-0对应)，能辨别芯片选择信号/CS的指令是对于内部时钟信号CLK-0、CLK-180中的哪个时钟信号发出的，能根据对输入缓冲器111、112的输入使能信号CLKEN1、CLKEN2，仅使必要的输入缓冲器电路进行动作。通过在输入电路控制部109、110的时钟输入和将其置于使能的信号DIVCLK1/DIVCLK2之间进行定时调整，就能彻底进行控制部的锁存。结果就降低了消耗电流。

另外，在上述各实施例中，以同步型输入缓冲器111、112说明了地址等的输入缓冲器，不过，本发明不限于这种构成。当然，例如在把地址等的输入缓冲器111、112设为非同步型，由触发器电路等对从非同步型输入缓冲器输出了的信号进行锁存的构成中也能适用本发明。

本发明适用于具有芯片选择信号/CS，与时钟同步的半导体装置，例如SDR(Single Date Rate)、DDR(Double Date Rate)等，特别是对于对高速化对应的时钟进行分频而取入指令、地址的装置，通过扩展该分频时钟所涉及的指令、地址的锁存的使能信号的前沿、后沿来谋求更高速化、低消耗功率化的同步型半导体装置等。

以上就上述实施例说明了本发明，不过，本发明不仅限于上述实施例的构成，当然还包括在本发明的范围内本领域技术人员能做的各种变形、修正。

Claims (11)

1.一种同步型半导体装置，其特征在于具备：

根据输入时钟信号而产生给定的相位差的第1及第2内部时钟信号的时钟生成电路；

使输入了的芯片选择信号与所述输入时钟信号同步而将其取入的第1电路；

共同接受所述第1电路的输出信号，使其分别与所述第1及第2内部时钟信号同步而将其取入的第2及第3电路；以及

把所述第1电路的输出信号和所述第2电路的输出信号的逻辑运算结果及所述第1电路的输出信号和所述第3电路的输出信号的逻辑运算结果分别作为第1及第2输入使能信号来分别接受，基于所述第1及第2输入使能信号的使能指示，使共同的输入信号与所述第1及第2内部时钟信号同步而分别将其取入的第1及第2输入缓冲器。

2.一种同步型半导体装置，其特征在于具备：

根据用分频器对输入时钟信号进行分频而成的相位不相同的第1及第2分频时钟信号而产生给定的相位差的第1及第2内部时钟信号的时钟生成电路；

在所述第2分频时钟信号为激活状态时，使输入了的芯片选择信号与所述输入时钟信号同步而将其取入的第1电路；

在所述第1分频时钟信号为激活状态时，使所述输入了的芯片选择信号与所述输入时钟信号同步而将其取入的第2电路；

使所述第1电路的输出信号与所述第1内部时钟信号同步而将其取入的第3电路；

使所述第2电路的输出信号与所述第2内部时钟信号同步而将其取入的第4电路；以及

把所述第1电路的输出信号和所述第3电路的输出信号的逻辑运算结果及所述第2电路的输出信号和所述第4电路的输出信号的逻辑运算结果作为第1及第2输入使能信号来分别接受，基于所述第1及第2输入使能信号的使能指示，使共同的输入信号与所述第1及第2内部时钟信号同步而将其取入的第1及第2输入缓冲器。

3.根据权利要求1所述的同步型半导体装置，其特征在于，具备：

输入时钟信号的第3输入缓冲器；以及

输入芯片选择信号的第4输入缓冲器，

所述时钟生成电路具备：

接受从所述第1输入缓冲器输出的时钟信号，对其进行分频而输出分频时钟信号的分频器；以及

接受从所述分频器输出的分频时钟信号而生成具有给定的相位差的第1及第2内部时钟信号的定时调整部，

所述第1电路具备：

接受所述第4输入缓冲器的输出信号和所述第3输入缓冲器的输出信号，使所述第4输入缓冲器的输出信号与所述第3输入缓冲器的输出信号同步而将其取入、输出的第1输入电路控制部，

所述第2电路具备：

接受所述第1输入电路控制部的输出信号和来自所述定时调整部的所述第1内部时钟信号，使所述第1输入电路控制部的输出信号与所述第1内部时钟信号同步而将其取入、输出的第2输入电路控制部；

所述第3电路具备：

接受所述第1输入电路控制部的输出信号和来自所述定时调整部的所述第2内部时钟信号，使所述第1输入电路控制部的输出信号与所述第2内部时钟信号同步而将其取入、输出的第3输入电路控制部，

所述同步型半导体装置具备：

接受所述第1输入电路控制部的输出信号和所述第2输入电路控制部的输出信号，输出2个所述输出信号的逻辑运算结果的第1逻辑电路；以及

接受所述第1输入电路控制部的输出信号和所述第3输入电路控制部的输出信号，输出2个所述输出信号的逻辑运算结果的第2逻辑电路。

4.根据权利要求3所述的同步型半导体装置，其特征在于，

所述第1输入缓冲器把所述第1逻辑电路的输出信号作为第1输入控制信号来输入，在所述第1输入控制信号为激活状态的场合，使向输入端子供给的地址信号与所述第1内部时钟信号同步而将其锁存输出，

所述第2输入缓冲器把所述第2逻辑电路的输出作为第2输入控制信号来输入，在所述第2输入控制信号为激活状态的场合，使所述地址信号与所述第2内部时钟信号同步而将其锁存输出。

5.根据权利要求3所述的同步型半导体装置，其特征在于，

所述第1输入电路控制部包含基于所述第1输入缓冲器的输出信号来锁存、输出所述第2输入缓冲器的输出信号的锁存电路；

所述第2输入电路控制部包含基于所述第1内部时钟信号来锁存、输出所述第1输入电路控制部的输出信号的锁存电路；

所述第3输入电路控制部包含基于所述第2内部时钟信号来锁存、输出所述第1输入电路控制部的输出信号的锁存电路。

6.一种同步型半导体装置，其特征在于具备：

输入时钟信号的第1输入缓冲器；

接受从所述第1输入缓冲器输出的时钟信号，将其分频而输出相位互不相同的第1及第2分频时钟信号的分频器；

接受来自所述分频器的所述第1及第2分频时钟信号，生成与所述第1及与第2分频时钟信号对应而具有给定的相位差的第1及第2内部时钟信号的定时调整部；

输入芯片选择信号的第2输入缓冲器；

接受所述第2输入缓冲器的输出信号和所述第1输入缓冲器的输出信号，把所述第2分频时钟信号作为输入控制信号来接受，在所述第2分频时钟信号为激活状态时，使所述第2输入缓冲器的输出信号与所述第1输入缓冲器的输出信号同步而将其取入、输出的第1输入电路控制部；

接受所述第2输入缓冲器的输出信号和所述第1输入缓冲器的输出信号，把所述第1分频时钟信号作为输入控制信号来接受，在所述第1分频时钟信号为激活状态时，使所述第2输入缓冲器的输出信号与所述第1输入缓冲器的输出信号同步而将其取入、输出的第2输入电路控制部；

接受所述第1输入电路控制部的输出信号和来自所述定时调整部的所述第1内部时钟信号，使所述第1输入电路控制部的输出信号与所述第1内部时钟信号同步而将其取入、输出的第3输入电路控制部；

接受所述第2输入电路控制部的输出信号和来自所述定时调整部的所述第2内部时钟信号，使所述第2输入电路控制部的输出信号与所述第2内部时钟信号同步而将其取入、输出的第4输入电路控制部；

接受所述第1输入电路控制部的输出信号和所述第3输入电路控制部的输出信号，输出2个所述输出信号的逻辑运算结果的第1逻辑电路；以及

接受所述第2输入电路控制部的输出信号和所述第4输入电路控制部的输出信号，输出2个所述输出信号的逻辑运算结果的第2逻辑电路。

7.根据权利要求6所述的同步型半导体装置，其特征在于具备：

把所述第1逻辑电路的输出信号作为第1输入控制信号来输入，在所述第1输入控制信号为激活状态的场合，使向输入端子供给的地址信号与所述第1内部时钟信号同步而将其锁存输出的第3输入缓冲器；以及

把所述第2逻辑电路的输出作为第2输入控制信号来输入，在所述第2输入控制信号为激活状态的场合，使所述地址信号与所述第2内部时钟信号同步而将其锁存输出的第4输入缓冲器。

8.根据权利要求6所述的同步型半导体装置，其特征在于，

所述第1输入电路控制部包含在所述第2分频时钟信号为激活状态时，基于所述第1输入缓冲器的输出信号来锁存、输出所述第2输入缓冲器的输出信号的锁存电路；

所述第2输入电路控制部包含在所述第1分频时钟信号为激活状态时，基于所述第1输入缓冲器的输出信号来锁存、输出所述第2输入缓冲器的输出信号的锁存电路。

9.根据权利要求6所述的同步型半导体装置，其特征在于，

所述第3输入电路控制部包含基于所述第1内部时钟信号来锁存、输出所述第1输入电路控制部的输出信号的锁存电路，

所述第3输入电路控制部包含基于所述第2内部时钟信号来锁存、输出所述第2输入电路控制部的输出信号的锁存电路。

10.根据权利要求3所述的同步型半导体装置，其特征在于，所述第1及第2逻辑电路都由或电路构成。

11.根据权利要求6所述的同步型半导体装置，其特征在于，所述第1及第2逻辑电路都由或电路构成。

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