JP2006115130A - 情報処理装置，及び、半導体集積回路 - Google Patents

Abstract

【課題】同一のクロック信号を複数の半導体集積回路に分配する場合において、基板のアートワークの自由度を高めつつパワーオンリセット機能を安価に実現できる情報処理装置と、このような情報処理装置に組み込まれる半導体集積回路とを、提供する。
【解決手段】情報処理装置１０に組み込まれるＡＳＩＣ１４の内部のリセット回路モジュール１４ｂは、定電圧電源ユニット１１からの電気の電圧を監視するとともに、電圧がリセット電圧を超過した後、ＣＰＵ１３及び他ＩＣ１５内のＰＬＬ回路モジュールのロックアップ時間以上の一定時間だけ待機してからＣＰＵ１３及び他ＩＣ１５並びに内部回路モジュール１４ａへメインリセット信号を出力する。
【選択図】図１

Description

本発明は、パワーオンリセット機能を有する情報処理装置と、このような情報処理装置に組み込まれる半導体集積回路とに、関する。

周知のように、コンピュータやプリンタ等の情報処理装置に内蔵される半導体集積回路は、電源電圧が不安定な状態（動作電圧下限値を往復する状態）では、暴走する。このため、情報処理装置は、主電源を投入してから内蔵の半導体集積回路が安定に動作できるようになった後で一旦各内蔵回路を初期状態に戻すため、リセットＩＣを備えている。

図３は、一般的な情報処理装置２０の簡単な内部構成図である。情報処理装置２０は、主要な構成として、定電圧電源ユニット２１，クロックドライバ２２，ＣＰＵ２３，ＡＳＩＣ２４，他ＩＣ２５，及び、リセットＩＣ２６を、備えている。

定電圧電源ユニット２１は、クロックドライバ２２，ＣＰＵ２３，ＡＳＩＣ２４，他ＩＣ２５，及び、リセットＩＣ２６の各半導体集積回路に定電圧の電気を供給するユニットである。クロックドライバ２２は、図示せぬ源振から出力される基準信号と本質的に同じ信号を、クロック信号としてＣＰＵ２３，ＡＳＩＣ２４，及び、他ＩＣ２５の各半導体集積回路にそれぞれ出力する半導体集積回路である。

ＣＰＵ２３，ＡＳＩＣ２４，及び、他ＩＣ２５の各半導体集積回路は、その内部で利用する独自の周波数のクロック信号（内部クロック信号）のタイミングを、クロックドライバ２２から入力されるクロック信号のタイミングに同期させるため、ＰＬＬ回路モジュールを搭載している。ＰＬＬ回路モジュールは、内部発振器の出力信号の周波数をフィードバック制御しながらその出力信号の位相を変化させることにより、入力されるクロック信号と内部発振器の出力信号との位相差を一定にする発振回路モジュールである。なお、ＰＬＬ回路モジュールが内部クロック信号のタイミングを入力クロック信号のタイミングにロックするまでの時間は、ロックアップ時間と称されており、通常、１００μｓｅｃから１００ｍｓｅｃの長さとなっている。

リセットＩＣ２６は、主電源投入後に定電圧電源ユニット２１から出力される電気の電圧が安定して一定時間経過したときに、内部レジスタ等を初期状態に戻すよう指示するリセット信号を、ＣＰＵ２３，ＡＳＩＣ２４，及び、他ＩＣ２５の各半導体集積回路へ出力する半導体集積回路である。なお、上記一定時間は、前述したロックアップ時間よりも長い時間に設定される。
特公平０３−１６６４７号公報

前述したように、ＣＰＵ２３，及び、ＡＳＩＣ２４，他ＩＣ２５の各半導体集積回路に対して同一のクロック信号を出力するタイプの情報処理装置２０では、各半導体集積回路２３〜２５は、主電源投入後、電源電圧が安定するとともにＰＬＬ出力が安定してから、リセット信号によって初期状態に戻されて、安定動作を開始する。なお、このような機能は、パワーオンリセット機能と称されている。

ところが、従来の情報処理装置２０においてパワーオンリセット機能を実現しているリセットＩＣ２６は、高価なものであることから、製造者からは、そのパワーオンリセット機能をできるだけ安価な構成にて実現したいとの要望があった。また、リセットＩＣ２６から各半導体集積回路２３〜２５へリセット信号を送るための配線が、各半導体集積回路２３〜２５が取り付けられる基板のアートワークの自由度を低下させていた。

本発明は、前述した従来の事情に鑑みてなされたものであり、その課題は、複数の半導体集積回路に同一のクロック信号を出力する情報処理装置において、取付基板のアートワークの自由度を高めつつパワーオンリセット機能を安価な構成にて実現できるようにすることにある。

上記の課題を解決するために発明された情報処理装置は、電源ユニットから供給される定電圧の電気にて動作する複数の半導体集積回路からなるものであって、そのうちの何れかの半導体集積回路が、源振から入力される基準信号をクロック信号として内部の回路モジュールと他の半導体集積回路とへ出力するクロック信号出力部，及び、前記電源ユニットから出力される電気の電圧が所定の限界電圧値を超えたことを検出すると、前記クロック信号の示すタイミングにて所定数カウントした後で、内部の回路モジュールと他の半導体集積回路とへリセット信号を出力するリセット信号出力部を備えることを、特徴としている。

このように構成されると、一つの半導体集積回路が、電源ユニットからの電気の電圧を監視するとともに、電圧安定後一定時間待機してから内部の回路モジュールと他の半導体集積回路とへリセット信号を出力するので、前述したリセットＩＣを用いずにパワーオンリセット機能が実現できることなる。また、リセットＩＣから各半導体集積回路へリセット信号用の配線を引き回さなくて済むことになる。

さらに、パワーオンリセット機能を持つこの半導体集積回路の内部回路モジュールは、源振から入力される基準信号をそのままクロック信号として利用するため、この半導体集積回路はＰＬＬ回路モジュールを搭載する必要がなくなる。さらに、この半導体集積回路がクロック信号を他の半導体集積回路へ出力するため、前述したクロックドライバが不要となる。

また、上記の課題を解決するために発明された半導体集積回路は、電源ユニットから定電圧の電気が供給されるように情報処理装置に組み込まれるものであって、源振から入力される基準信号をクロック信号として内部の回路モジュールと前記情報処理装置内の他の半導体集積回路とへ出力するクロック信号出力部，及び、前記電源ユニットから出力される電気の電圧が所定の限界電圧値を超えたことを検出すると、前記クロック信号の示すタイミングにて所定数カウントした後で、内部の回路モジュールと前記情報処理装置内の他の半導体集積回路とへリセット信号を出力するリセット信号出力部を備えることを、特徴としている。

従って、この半導体集積回路は、前述した本発明の情報処理装置においてパワーオンリセット機能を実現する半導体集積回路と同等に機能することとなる。

このように、本発明によれば、複数の半導体集積回路に同一のクロック信号を出力する情報処理装置において、取付基板のアートワークの自由度を高め、然も、パワーオンリセット機能を安価な構成にて実現できるようになる。

以下、添付図面に基づいて、本発明を実施するための一つの形態について説明する。

図１は、本発明の一つの実施形態である情報処理装置１０の簡単な内部構成図である。情報処理装置１０は、コンピュータやプリンタ等の機器であり、主要な構成として、定電圧電源ユニット１１，源振１２，ＣＰＵ１３，ＡＳＩＣ１４，他ＩＣ１５，及び、ＣＲ回路１６を、内蔵している。

定電圧電源ユニット１１は、ＣＰＵ１３，ＡＳＩＣ１４，及び、他ＩＣ１５の各半導体集積回路に、定電圧の電気を供給するユニットである。源振１２は、基準信号をＡＳＩＣ１４へ出力する発振器である。ＣＰＵ１３は、情報処理装置１０全体を統合的に制御するユニットである。ＡＳＩＣ１４及び他ＩＣ１５は、ＣＰＵ１３と連係して各種の処理を行う半導体集積回路である。ＣＲ回路１６は、定電圧電源ユニット１１とＡＳＩＣ１４との間に配置された回路であるが、その作用については後述する。

これらハードウエア１１〜１６のうち、ＣＰＵ１３と他ＩＣ１５は、ＡＳＩＣ１４から同一のクロック信号が入力されるものとなっており、その内部で利用する独自の周波数のクロック信号（内部クロック信号）のタイミングを、外部から入力されるクロック信号のタイミングに同期させるため、ＰＬＬ回路モジュールを搭載している。

そのＰＬＬ回路モジュールは、内部発振器の出力信号の周波数をフィードバック制御しながらその出力信号の位相を変化させることにより、入力されるクロック信号と内部発振器の出力信号との位相差を一定にする発振回路モジュールである。なお、ＰＬＬ回路モジュールが内部クロック信号のタイミングを入力クロック信号のタイミングにロックするまでの時間（ロックアップ時間）は、１００μｓｅｃから１００ｍｓｅｃの長さとなっている。

また、ＣＰＵ１３と他ＩＣ１５は、ＡＳＩＣ１４からメインリセット信号が入力されるものとなっており、このメインリセット信号が入力されると、内部レジスタ等を初期状態に戻す処理を行うようになっている。

次に、ＡＳＩＣ１４について詳しく説明する。

まず、ＡＳＩＣ１４は、源振１２から入力された基準信号を、クロック信号として、ＣＰＵ１３及び他ＩＣ１５内のＰＬＬ回路モジュールへ出力するようになっている。ＣＰＵ１３及び他ＩＣ１５は、このＡＳＩＣ１４から同一のクロック信号を受け取り、ＰＬＬ回路モジュールの機能によってこのクロック信号に同期した内部クロック信号に従って、各種の処理を進行することとなる。

また、ＡＳＩＣ１４は、内部回路モジュール１４ａ及びリセット回路モジュール１４ｂを含んでいる。このうち、内部回路モジュール１４ａは、ＣＰＵ１３と連係して各種の処理を行うモジュールであり、源振１２から入力された基準信号をクロック信号として利用する。すなわち、内部回路モジュール１４ａは、このクロック信号に従って各種の処理を進行させるようになっている。また、この内部回路モジュール１４ａは、リセット回路モジュール１４ｂからメインリセット信号が入力されるものとなっており、このメインリセット信号が入力されると、内部レジスタ等を初期状態に戻す処理を行うようになっている。

一方、リセット回路モジュール１４ｂは、パワーオンリセット機能を実現するためのモジュールである。図２は、このリセット回路モジュール１４ｂの構成図である。リセット回路モジュール１４ｂは、カウンタ１４１及びＡＮＤ回路１４２から構成されている。

カウンタ１４２は、６個のＤフリップフロップからなっている。６個のＤフリップフロップは、Ｄ入力端子とＱ出力端子とが電気的に接続されることによって直列に接続されており、最も入力側のＤフリップフロップのＤ入力端子には、「０」と「１」のうちの「１」を示す電圧の信号が常時入力されている。

また、各ＤフリップフロップのＣＫ入力端子には、源振１２から出力される基準信号がクロック信号として入力されており、各Ｄフリップフロップは、ＣＫ入力端子においてパルスが立ち上がった時に、Ｄ入力端子の電圧が「０」であった場合には、Ｑ出力端子の電圧を「０」にし、Ｄ入力端子の電圧が「１」であった場合には、Ｑ出力端子の電圧を「１」にする。

さらに、各ＤフリップフロップのＲ入力端子は、ＣＲ回路１６を介して定電圧電源ユニット１１に接続されており、各Ｄフリップフロップは、Ｒ入力端子の電圧が所定の限界電圧値（動作電圧下限値よりも大きい値）に到達していないときには、Ｑ出力端子の電圧を「０」にしておき（サブリセット状態）、Ｒ入力端子の電圧がその所定の限界電圧値を超過すると、Ｑ出力端子の電圧を可変にする。

ＡＮＤ回路１４２の各入力端子は、何れも、６個のＤフリップフロップのＱ出力端子に接続されており、各ＤフリップフロップのＱ出力端子のうち、何れか１つのＱ出力端子の電圧が「０」であるときには、出力端子からは何も出力せず、各ＤフリップフロップのＱ出力端子の電圧が全て「１」になったときには、出力端子からメインリセット信号を出力する。

リセット回路モジュール１４ｂがこのように構成されているため、定電圧電源ユニット１１から出力される電気の電圧が、電源投入時から除々に増加して、上記の限界電圧値に到達すると、カウンタ１４１内の６個のＤフリップフロップのサブリセット状態が解除され、これらＤフリップフロップによってクロック信号に同期したカウントアップが開始される。すなわち、ＤフリップフロップのＲ入力端子にパルスが入力されるたびに、入力側のＤフリップフロップのＱ出力端子から出力側のＤフリップフロップのＱ出力端子に向かって順に、電圧が「１」になっていく。

そのカウントアップの結果、６個のＤフリップフロップのうち最も出力側にあるＤフリップフロップのＱ入力端子の電圧が「１」に切り替わると、ＡＮＤ回路１４２が、全てのＤフリップフロップのＱ出力端子の電圧が「１」になったと判断し、メインリセット信号を内部回路モジュール１４ａ，ＣＰＵ１３，及び、他ＩＣ１５へ出力する。このメインリセット信号を受けて、ＡＳＩＣ１４の内部回路モジュール１４ａ，ＣＰＵ１３，及び、他ＩＣ１５は、内部レジスタ等を初期状態に一旦戻した後、安定動作を開始する。

ところで、定電圧電源ユニット１１とリセット回路モジュール１４ｂとの間には、ＣＲ回路１６が配置されていると説明したが、このＣＲ回路１６は、定電圧電源ユニット１１とリセット回路モジュール１４ｂとの間に介在する抵抗と、その抵抗の後端とグランドとの間に介在するコンデンサとからなっており、実際に電源電圧が限界電圧値に到達する時間よりも、サブリセット状態を解除するタイミングを若干遅延させるための回路となっている。

なお、カウンタ１４１の各Ｄフリップフロップのサブリセット解除時間は、数μｓｅｃで十分であるので、数μｓｅｃよりも若干長くなるように設定されていることが望ましい。そのサブリセット解除時間は、ＣＲ回路１６の時定数を変更することによって、簡単に調整することができる。

以上のように構成された本実施形態の情報処理装置１０によれば、ＡＳＩＣ１４が、定電圧電源ユニット１１からの電気の電圧を監視するとともに、電圧安定後一定時間待機してからＣＰＵ１３及び他ＩＣ１５並びに内部回路モジュール１４ａへメインリセット信号を出力するので、リセットＩＣを用いずにパワーオンリセット機能が実現されることとなる。また、リセットＩＣが不要であることから、リセットＩＣからＣＰＵ１３及び他ＩＣ１５へメインリセット信号用の配線を引き回さなくて済むことになる。

また、ＡＳＩＣ１４の内部回路モジュール１４ａは、源振１２から入力される基準信号をそのままクロック信号として利用するため、ＡＳＩＣ１４はＰＬＬ回路モジュールを搭載する必要がない。さらに、このＡＳＩＣ１４がクロック信号をＣＰＵ１３及び他ＩＣ１４へ出力するため、クロックドライバが不要となる。

然も、ＡＳＩＣ１４は、特定の用途のために設計されて製造されるＩＣであるので、クロック信号出力機能とリセット回路モジュール１４ｂとをＡＳＩＣ１４に組み込むことが容易に行える。そのうえ、このようなクロック信号出力機能とリセット回路モジュール１４１をＡＳＩＣ１４へ組み込んだ時の設計コストや製造コストは、従来のリセットＩＣを用意することに比べて、格段に低廉となっている。

ところで、前述した本実施形態においては、リセット回路モジュール１４ｂのカウンタ１４１は、６個のＤフリップフロップからなるとして説明したが、これに限定されるものではない。Ｄフリップフロップの個数は、必要に応じて６個以上であっても良いし、６個未満であっても良い。

また、前述した本実施形態においては、ＣＰＵ１３及びＡＳＩＣ１４以外の半導体集積回路を、他ＩＣ１５として、一纏めにしたが、実際の情報処理装置１０には、複数の他ＩＣ１５が組み込まれていても良い。他ＩＣ１５の個数が何個であっても、情報処理装置１０内に組み込まれる半導体集積回路のうちの一つが、クロック信号出力機能とリセット回路モジュール１４ｂとを備えていれば、その情報処理装置１０は、本実施形態の効果と同じ効果を得られることになる。

本発明の一つの実施形態である情報処理装置の簡単な内部構成図 リセット回路モジュールの構成図 一般的な情報処理装置の簡単な内部構成図

符号の説明

１０ 情報処理装置
１１ 定電圧電源ユニット
１２ 源振
１３ ＣＰＵ
１４ ＡＳＩＣ
１４ａ 内部回路モジュール
１４ｂ リセット回路モジュール
１４１ カウンタ
１４２ ＡＮＤ回路
１５ 他ＩＣ
１６ ＣＲ回路

Claims (4)

1. 電源ユニットから供給される定電圧の電気にて動作する複数の半導体集積回路からなる情報処理装置であって、
   何れかの半導体集積回路が、
   源振から入力される基準信号をクロック信号として内部の回路モジュールと他の半導体集積回路とへ出力するクロック信号出力部，及び、
   前記電源ユニットから出力される電気の電圧が所定の限界電圧値を超えたことを検出すると、前記クロック信号の示すタイミングにて所定数カウントした後で、内部の回路モジュールと他の半導体集積回路とへリセット信号を出力するリセット信号出力部
   を備えることを特徴とする情報処理装置。
2. 前記リセット信号出力部は、前記電源ユニットから出力される電気がＲ入力端子に入力されるとともに前記クロック信号出力部から出力されるクロック信号がＣＫ入力端子に入力される複数のＤフリップフロップを、直列に接続してなるカウンタである
   ことを特徴とする請求項１記載の情報処理装置。
3. 前記電源ユニットから出力される電気の電圧がゼロから前記限界電圧値に達するまでの到達時間を決定するＣＲ回路を、前記電源ユニットと前記各ＤフリップフロップのＲ入力端子との間に、更に備える
   ことを特徴とする請求項２記載の情報処理装置。
4. 電源ユニットから定電圧の電気が供給されるように情報処理装置に組み込まれる半導体集積回路であって、
   源振から入力される基準信号をクロック信号として内部の回路モジュールと前記情報処理装置内の他の半導体集積回路とへ出力するクロック信号出力部，及び、
   前記電源ユニットから出力される電気の電圧が所定の限界電圧値を超えたことを検出すると、前記クロック信号の示すタイミングにて所定数カウントした後で、内部の回路モジュールと前記情報処理装置の他の半導体集積回路とへリセット信号を出力するリセット信号出力部
   を備えることを特徴とする半導体集積回路。