JPH10340140A - 過電圧防止回路およびこれを用いたプロセッサ電源制御 方式 - Google Patents
過電圧防止回路およびこれを用いたプロセッサ電源制御 方式Info
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- JPH10340140A JPH10340140A JP9149242A JP14924297A JPH10340140A JP H10340140 A JPH10340140 A JP H10340140A JP 9149242 A JP9149242 A JP 9149242A JP 14924297 A JP14924297 A JP 14924297A JP H10340140 A JPH10340140 A JP H10340140A
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Abstract
(57)【要約】
【課題】 可変出力電圧電源モジュールを使用した過電
圧防止回路において、パワーオンおよびリセット時に発
生する電圧上昇によるプロセッサの破壊を防ぐ。 【解決手段】 コンピュータシステム１の過電圧防止回
路は、パワーオンおよびリセット時に供給電源の出力電
圧を低下させるものであり、マイクロプロセッサ１２
と、マイクロプロセッサ１２に電源を供給するための外
部より可変出力電圧電源モジュール１３と、システムリ
セット信号ｂを監視し、プロセッサリセット信号ｄ、電
圧制御信号ｅを生成する制御回路部１４を有する。この
過電圧防止回路は、各ＣＰＵ単位に備えて動作可能であ
り、電源モジュールと制御回路部は各ＣＰＵ単位に提供
できる。
圧防止回路において、パワーオンおよびリセット時に発
生する電圧上昇によるプロセッサの破壊を防ぐ。 【解決手段】 コンピュータシステム１の過電圧防止回
路は、パワーオンおよびリセット時に供給電源の出力電
圧を低下させるものであり、マイクロプロセッサ１２
と、マイクロプロセッサ１２に電源を供給するための外
部より可変出力電圧電源モジュール１３と、システムリ
セット信号ｂを監視し、プロセッサリセット信号ｄ、電
圧制御信号ｅを生成する制御回路部１４を有する。この
過電圧防止回路は、各ＣＰＵ単位に備えて動作可能であ
り、電源モジュールと制御回路部は各ＣＰＵ単位に提供
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、過電圧防止回路に
関し、特に、コンピュータ装置のマイクロプロセッサに
用いられる過電圧防止回路に関する。
関し、特に、コンピュータ装置のマイクロプロセッサに
用いられる過電圧防止回路に関する。
【０００２】
【従来の技術】従来、この種のは、コンピュータ装置の
マイクロプロセッサやそのＩ／Ｆ（インターフェイス）
回路の破壊防止を目的として用いられている。また、こ
のような過電圧防止回路の一例として、例えば、特開平
６−１４９６１０号公報には、ターゲット電源の電圧を
常時監視し、ターゲット動作電圧に合わせた電圧を得る
ことができる可変型電圧レギュレータ回路に関する技術
が開示されている。
マイクロプロセッサやそのＩ／Ｆ（インターフェイス）
回路の破壊防止を目的として用いられている。また、こ
のような過電圧防止回路の一例として、例えば、特開平
６−１４９６１０号公報には、ターゲット電源の電圧を
常時監視し、ターゲット動作電圧に合わせた電圧を得る
ことができる可変型電圧レギュレータ回路に関する技術
が開示されている。
【０００３】
【発明が解決しようとする課題】上述した従来の過電圧
防止回路では、パワーオン時の突入電流の上昇に伴う電
圧上昇や、リセット動作により高周波数動作から低周波
数動作への切り替えによる電流変化に起因する電圧上昇
が生じることがあり、この電圧上昇がマイクロプロセッ
サの最大定格電圧を超える場合には、回路構成素子が破
壊するという危険性があった。
防止回路では、パワーオン時の突入電流の上昇に伴う電
圧上昇や、リセット動作により高周波数動作から低周波
数動作への切り替えによる電流変化に起因する電圧上昇
が生じることがあり、この電圧上昇がマイクロプロセッ
サの最大定格電圧を超える場合には、回路構成素子が破
壊するという危険性があった。
【０００４】また、このような過電圧防止回路を備えた
マイクロプロセッサを複数個搭載するコンピュータシス
テムでは、マイクロプロセッサの実装数が増加するに従
って、パワーオン／リセット時の電圧上昇が高くなるた
め、マイクロプロセッサを破壊する危険性がより高くな
る。
マイクロプロセッサを複数個搭載するコンピュータシス
テムでは、マイクロプロセッサの実装数が増加するに従
って、パワーオン／リセット時の電圧上昇が高くなるた
め、マイクロプロセッサを破壊する危険性がより高くな
る。
【０００５】本発明の目的は、回路規模を小さくして電
圧上昇を抑制し、マイクロプロセッサの破壊を防ぐとと
もに、マイクロプロセッサの増設時において電圧調整を
不要とする過電圧防止回路およびこれを用いたプロセッ
サ電源制御方式を提供することにある。
圧上昇を抑制し、マイクロプロセッサの破壊を防ぐとと
もに、マイクロプロセッサの増設時において電圧調整を
不要とする過電圧防止回路およびこれを用いたプロセッ
サ電源制御方式を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、マイクロプロ
セッサに用いる過電圧防止回路であって、外部信号によ
り出力電圧が可変可能な出力電圧可変手段を備えること
を特徴とする。
セッサに用いる過電圧防止回路であって、外部信号によ
り出力電圧が可変可能な出力電圧可変手段を備えること
を特徴とする。
【０００７】また、コンピュータシステムのＣＰＵ内
に、前記過電圧防止回路を内蔵する電源モジュールと、
この電源モジュールから給電を受けるマイクロプロセッ
サと、コンピュータシステムからの命令を基に前記マイ
クロプロセッサの初期化および前記電源モジュールに対
する電圧制御を行う制御回路部とを備え、パワーオンお
よびリセット時における電源出力電圧を可変可能にする
ことを特徴とするそして、制御回路部は、コンピュータ
システムから電圧確定信号とシステムリセット信号とを
入力し、マイクロプロセッサに対しプロセッサ初期化信
号およびプロセッサリセットを出力し、かつ前記電圧電
源モジュールに電圧制御信号を出力することを特徴と
し、また、常時システムリセット信号を監視し、パワー
オン時またはプロセッサリセット時は、マイクロプロセ
ッサへの給電電圧を通常よりも低くするを特徴とする。
に、前記過電圧防止回路を内蔵する電源モジュールと、
この電源モジュールから給電を受けるマイクロプロセッ
サと、コンピュータシステムからの命令を基に前記マイ
クロプロセッサの初期化および前記電源モジュールに対
する電圧制御を行う制御回路部とを備え、パワーオンお
よびリセット時における電源出力電圧を可変可能にする
ことを特徴とするそして、制御回路部は、コンピュータ
システムから電圧確定信号とシステムリセット信号とを
入力し、マイクロプロセッサに対しプロセッサ初期化信
号およびプロセッサリセットを出力し、かつ前記電圧電
源モジュールに電圧制御信号を出力することを特徴と
し、また、常時システムリセット信号を監視し、パワー
オン時またはプロセッサリセット時は、マイクロプロセ
ッサへの給電電圧を通常よりも低くするを特徴とする。
【０００８】さらに、これらの電源モジュールおよび制
御回路部を、各ＣＰＵ単位に備えることを特徴とする。
御回路部を、各ＣＰＵ単位に備えることを特徴とする。
【０００９】本発明は、常時、システムリセット信号を
監視し、パワーオン時またはプロセッサリセット時はマ
イクロプロセッサへの給電電圧を通常と比較して低くす
ることで過電圧によるプロセッサ破壊を防止する。ま
た、本発明では、このような作用をＣＰＵ単位で実現で
きるため、ＣＰＵの数に関係なく過電圧防止が可能であ
る。
監視し、パワーオン時またはプロセッサリセット時はマ
イクロプロセッサへの給電電圧を通常と比較して低くす
ることで過電圧によるプロセッサ破壊を防止する。ま
た、本発明では、このような作用をＣＰＵ単位で実現で
きるため、ＣＰＵの数に関係なく過電圧防止が可能であ
る。
【００１０】
【発明の実施の形態】次に、本発明ついて図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１１】図１は、本発明の一実施の形態を示すブロ
ック図である。図１を参照すると、本発明の過電圧防止
回路は、コンピュータシステム１のＣＰＵ１１内に、マ
イクロプロセッサ１２と、このマイクロプロセッサ１２
へ給電するための可変出力電圧電源モジュール１３と、
コンピュータシステム１とＣＰＵ１１間のインタフェー
ス制御を行う制御回路部１４とを備えている。制御回路
部１４は、コンピュータシステム１から電圧確定信号a
とシステムリセット信号ｂとを入力し、マイクロプロセ
ッサ１２にプロセッサ初期化信号ｃとプロセッサリセッ
ト信号ｄとを出力し、可変出力電圧電源モジュール１３
に電圧制御信号ｅを出力する。
ック図である。図１を参照すると、本発明の過電圧防止
回路は、コンピュータシステム１のＣＰＵ１１内に、マ
イクロプロセッサ１２と、このマイクロプロセッサ１２
へ給電するための可変出力電圧電源モジュール１３と、
コンピュータシステム１とＣＰＵ１１間のインタフェー
ス制御を行う制御回路部１４とを備えている。制御回路
部１４は、コンピュータシステム１から電圧確定信号a
とシステムリセット信号ｂとを入力し、マイクロプロセ
ッサ１２にプロセッサ初期化信号ｃとプロセッサリセッ
ト信号ｄとを出力し、可変出力電圧電源モジュール１３
に電圧制御信号ｅを出力する。
【００１２】図２は、図１の制御回路部１４の詳細を示
すブロック図である。図２を参照すると、制御回路部１
４は、３つのＡＮＤ回路１０１，１０６，１０７と、２
つのカウンタ回路１０２ ，１０４と、２つのフリップ
フロップ（Ｆ／Ｆ回路）１０３，１０５とから構成され
る。
すブロック図である。図２を参照すると、制御回路部１
４は、３つのＡＮＤ回路１０１，１０６，１０７と、２
つのカウンタ回路１０２ ，１０４と、２つのフリップ
フロップ（Ｆ／Ｆ回路）１０３，１０５とから構成され
る。
【００１３】次に、制御回路部１４の動作について説明
すると、コンピュータシステム１から入力した電圧確定
信号aとシステムリセット信号ｂは、ＡＮＤ回路１０１
にて論理積されＡＮＤ回路１０６とカウンタ回路１０２
，１０４とに出力される。また、プロセッサ初期化信
号ｃとプロセッサリセット信号ｄは、それぞれカウンタ
回路１０２ ，１０４にて所定の時間をカウントした
後、Ｆ／Ｆ回路１０３ ，１０５をセットすることで出
力される。
すると、コンピュータシステム１から入力した電圧確定
信号aとシステムリセット信号ｂは、ＡＮＤ回路１０１
にて論理積されＡＮＤ回路１０６とカウンタ回路１０２
，１０４とに出力される。また、プロセッサ初期化信
号ｃとプロセッサリセット信号ｄは、それぞれカウンタ
回路１０２ ，１０４にて所定の時間をカウントした
後、Ｆ／Ｆ回路１０３ ，１０５をセットすることで出
力される。
【００１４】カウンタ回路１０２，１０４のカウンタ値
は、あらかじめカウンタ回路１０２のカウンタ値＜カウ
ンタ回路１０４のカウンタ値となるように設定されてお
り、プロセッサリセット信号ｄは、ＡＮＤ回路１０７に
よりプロセッサ初期化信号ｃが“０”のとき“０”であ
る。また、電圧制御信号ｅは、 ＡＮＤ回路１０６によ
りＡＮＤ回路１０１の出力とプロセッサ初期化信号ｃの
出力との論理積が出力される。
は、あらかじめカウンタ回路１０２のカウンタ値＜カウ
ンタ回路１０４のカウンタ値となるように設定されてお
り、プロセッサリセット信号ｄは、ＡＮＤ回路１０７に
よりプロセッサ初期化信号ｃが“０”のとき“０”であ
る。また、電圧制御信号ｅは、 ＡＮＤ回路１０６によ
りＡＮＤ回路１０１の出力とプロセッサ初期化信号ｃの
出力との論理積が出力される。
【００１５】ここで、プロセッサ初期化信号ｃは、マイ
クロプロセッサ１２の内部設定用の信号であって、これ
により、プロセッサ１２の動作周波数が設定される。そ
して、“０”から“１”のときが内部設定の読み込みで
あり、“１”から“０”のときが内部設定の解除であ
る。また、プロセッサリセット信号ｄは、プロセッサ１
２が通常動作開始指示であって、“０”のときはリセッ
ト中であり、“１”のときは通常動作中である。
クロプロセッサ１２の内部設定用の信号であって、これ
により、プロセッサ１２の動作周波数が設定される。そ
して、“０”から“１”のときが内部設定の読み込みで
あり、“１”から“０”のときが内部設定の解除であ
る。また、プロセッサリセット信号ｄは、プロセッサ１
２が通常動作開始指示であって、“０”のときはリセッ
ト中であり、“１”のときは通常動作中である。
【００１６】次に、本実施例の動作について、図１ ，
図２および図３に示す本実施例の動作を説明するタイミ
ングチャートを参照して詳細に説明する。
図２および図３に示す本実施例の動作を説明するタイミ
ングチャートを参照して詳細に説明する。
【００１７】通常、ＣＰＵ１１内のマイクロプロセッサ
１２は、プロセッサ初期化信号ｃの“０”から“１”の
変化時にマイクロプロセッサ１２内部の設定を行い、こ
のときに動作周波数を設定する。それ以前の動作周波数
は、通常の動作周波数よりも大幅に低い周波数にて動作
している。そして、パワーオン時に、コンピュータシス
テム１はシステムＤＣ電源電圧が安定すると、電圧確定
信号aを“０”から“１”に変化させるとともに、シス
テムリセット信号ｂを“０”から“１”に変化させる。
１２は、プロセッサ初期化信号ｃの“０”から“１”の
変化時にマイクロプロセッサ１２内部の設定を行い、こ
のときに動作周波数を設定する。それ以前の動作周波数
は、通常の動作周波数よりも大幅に低い周波数にて動作
している。そして、パワーオン時に、コンピュータシス
テム１はシステムＤＣ電源電圧が安定すると、電圧確定
信号aを“０”から“１”に変化させるとともに、シス
テムリセット信号ｂを“０”から“１”に変化させる。
【００１８】これにより、ＡＮＤ回路１０１の出力は
“１”となり、カウンタ回路１０２およびカウンタ回路
１０４がセットされる。また、このときカウンタ回路１
０２のカウンタ値は３００ｍｓ、カウンタ回路１０４の
カウンタ値は５００ｍｓに設定されているため、Ｆ／Ｆ
回路１０３が先にセットされ、プロセッサ初期化信号ｃ
が出力される。そして、ＡＮＤ回路１０１出力の信号
は、ＡＮＤ回路１０６にてプロセッサ初期化信号ｃとの
論理積がとられ、電圧制御信号ｅを“０”電圧ＬＯＷか
ら“１”電圧Ｎｏｒｍａｌに変化させる。
“１”となり、カウンタ回路１０２およびカウンタ回路
１０４がセットされる。また、このときカウンタ回路１
０２のカウンタ値は３００ｍｓ、カウンタ回路１０４の
カウンタ値は５００ｍｓに設定されているため、Ｆ／Ｆ
回路１０３が先にセットされ、プロセッサ初期化信号ｃ
が出力される。そして、ＡＮＤ回路１０１出力の信号
は、ＡＮＤ回路１０６にてプロセッサ初期化信号ｃとの
論理積がとられ、電圧制御信号ｅを“０”電圧ＬＯＷか
ら“１”電圧Ｎｏｒｍａｌに変化させる。
【００１９】可変出力電圧電源モジュール１３は、電圧
制御信号ｅ“１”電圧Ｎｏｒｍａｌを受け、Ｎｏｒｍａ
ｌ出力電圧をマイクロプロセッサ１２に対し出力する。
そして、マイクロプロセッサ１２の内部クロック、およ
び可変出力電圧電源モジュール１３の出力電圧が安定す
るために、電圧制御信号ｅおよびプロセッサ初期化信号
ｃを出力してから２００ｍｓ後にプロセッサリセット信
号ｄをマイクロプロセッサ１２に対して出力する。
制御信号ｅ“１”電圧Ｎｏｒｍａｌを受け、Ｎｏｒｍａ
ｌ出力電圧をマイクロプロセッサ１２に対し出力する。
そして、マイクロプロセッサ１２の内部クロック、およ
び可変出力電圧電源モジュール１３の出力電圧が安定す
るために、電圧制御信号ｅおよびプロセッサ初期化信号
ｃを出力してから２００ｍｓ後にプロセッサリセット信
号ｄをマイクロプロセッサ１２に対して出力する。
【００２０】次に、リセット時、コンピュータシステム
１は、システムリセット信号ｂを“１”から“０”とす
る。そうすると、制御回路部１４は、ＡＮＤ回路１０１
出力が“０”となり、ＡＮＤ回路１０６出力である電圧
制御信号ｅが“０”電圧ＬＯＷを出力する。そして、電
圧ＬＯＷの指示を受けた可変出力電圧電源モジュール１
３は、マイクロプロセッサ１２に対して出力電圧ＬＯＷ
の電圧供給を行う。
１は、システムリセット信号ｂを“１”から“０”とす
る。そうすると、制御回路部１４は、ＡＮＤ回路１０１
出力が“０”となり、ＡＮＤ回路１０６出力である電圧
制御信号ｅが“０”電圧ＬＯＷを出力する。そして、電
圧ＬＯＷの指示を受けた可変出力電圧電源モジュール１
３は、マイクロプロセッサ１２に対して出力電圧ＬＯＷ
の電圧供給を行う。
【００２１】また、カウンタ回路１０２は、ＡＮＤ回路
１０１の出力が“０”になってから可変出力電圧電源モ
ジュール１３の出力電圧が安定する３００ｍｓ後に出力
を“０”とし、Ｆ／Ｆ回路１０３の出力であるプロセッ
サ初期化信号ｃ、およびＡＮＤ回路１０７の出力である
プロセッサリセット信号ｃを“０”とする。リセット解
除時はパワーオン時と同様の動作を行う。
１０１の出力が“０”になってから可変出力電圧電源モ
ジュール１３の出力電圧が安定する３００ｍｓ後に出力
を“０”とし、Ｆ／Ｆ回路１０３の出力であるプロセッ
サ初期化信号ｃ、およびＡＮＤ回路１０７の出力である
プロセッサリセット信号ｃを“０”とする。リセット解
除時はパワーオン時と同様の動作を行う。
【００２２】次に、別の実施の形態（変形例）について
説明する。
説明する。
【００２３】図４は、別の実施の形態を示すブロック図
である。図４を参照すると、複数のＣＰＵ（ＣＰＵ１１
〜ＣＰＵｎ１）が存在するコンピュータシステム２の場
合は、各ＣＰＵ（ＣＰＵ１１〜ＣＰＵｎ１）上のマイク
ロプロセッサ（マイクロプロセッサ１２〜マイクロプロ
セッサｎ２）への給電電源として、可変出力電圧電源モ
ジュール（可変出力電圧電源モジュール１３〜可変出力
電圧電源モジュールｎ３）と、それらの制御に制御回路
部（制御回路部１４〜制御回路部ｎ４）とをそれぞれ備
える。これにより、各ＣＰＵ（ＣＰＵ１１〜ＣＰＵｎ
１）ごとにパワーオンおよびリセット時の電圧制御を行
うことができる。
である。図４を参照すると、複数のＣＰＵ（ＣＰＵ１１
〜ＣＰＵｎ１）が存在するコンピュータシステム２の場
合は、各ＣＰＵ（ＣＰＵ１１〜ＣＰＵｎ１）上のマイク
ロプロセッサ（マイクロプロセッサ１２〜マイクロプロ
セッサｎ２）への給電電源として、可変出力電圧電源モ
ジュール（可変出力電圧電源モジュール１３〜可変出力
電圧電源モジュールｎ３）と、それらの制御に制御回路
部（制御回路部１４〜制御回路部ｎ４）とをそれぞれ備
える。これにより、各ＣＰＵ（ＣＰＵ１１〜ＣＰＵｎ
１）ごとにパワーオンおよびリセット時の電圧制御を行
うことができる。
【００２４】
【発明の効果】以上説明したように、本発明の過電圧防
止回路およびこれを用いたプロセッサ電源制御方式で
は、既存の可変出力電圧電源モジュールを使用し、その
電圧制御用信号を可変出力電圧電源モジュールの外部で
生成しているため、比較的小さい規模の回路であり、サ
ーバ等の小型コンピュータにも適用できる。
止回路およびこれを用いたプロセッサ電源制御方式で
は、既存の可変出力電圧電源モジュールを使用し、その
電圧制御用信号を可変出力電圧電源モジュールの外部で
生成しているため、比較的小さい規模の回路であり、サ
ーバ等の小型コンピュータにも適用できる。
【００２５】また、プロセッサ動作周波数の変化するパ
ワーオンやリセット時に電圧調整を行うため、マイクロ
プロセッサの破壊を招く電圧上昇を軽減するとともに、
ＣＰＵごとに可変出力電圧電源モジュールを使用して制
御を行うため、ＣＰＵの増設時に電圧調整が不要になる
という効果がある。
ワーオンやリセット時に電圧調整を行うため、マイクロ
プロセッサの破壊を招く電圧上昇を軽減するとともに、
ＣＰＵごとに可変出力電圧電源モジュールを使用して制
御を行うため、ＣＰＵの増設時に電圧調整が不要になる
という効果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１の制御回路部の詳細を示すブロック図であ
る。
る。
【図３】本実施例の動作を説明するタイミングチャート
である。
である。
【図４】別の実施の形態を示すブロック図である。
１，２ コンピュータシステム １１，ｎ１ ＣＰＵ １２，ｎ２ マイクロプロセッサ １３，ｎ３ 可変出力電圧電源モジュール １４，ｎ４ 制御回路部 １０１，１０６，１０７ ＡＮＤ回路 １０２，１０４ カウンタ回路 ａ 電圧確定信号 ｂ システムリセット信号 ｃ プロセッサ初期化信号 ｄ プロセッサリセット信号 ｅ 電圧制御信号
Claims (5)
- 【請求項１】 マイクロプロセッサに用いる過電圧防止
回路であって、外部信号により出力電圧が可変可能な出
力電圧可変手段を備えることを特徴とする過電圧防止回
路。 - 【請求項２】 コンピュータシステムのＣＰＵ内に、請
求項１記載の過電圧防止回路を内蔵する電源モジュール
と、この電源モジュールから給電を受けるマイクロプロ
セッサと、コンピュータシステムからの命令を基に前記
マイクロプロセッサの初期化および前記電源モジュール
に対する電圧制御を行う制御回路部とを備え、パワーオ
ンおよびリセット時における電源出力電圧を可変可能に
することを特徴とするプロセッサ電源制御方式。 - 【請求項３】 制御回路部は、コンピュータシステムか
ら電圧確定信号とシステムリセット信号とを入力し、マ
イクロプロセッサに対しプロセッサ初期化信号およびプ
ロセッサリセットを出力し、かつ前記電圧電源モジュー
ルに電圧制御信号を出力することを特徴とする請求項２
記載のプロセッサ電源制御方式。 - 【請求項４】 制御回路部は、常時システムリセット信
号を監視し、パワーオン時またはプロセッサリセット時
は、マイクロプロセッサへの給電電圧を通常よりも低く
するを特徴とする請求項３記載のプロセッサ電源制御方
式。 - 【請求項５】 電源モジュールおよび制御回路部を、各
ＣＰＵ単位に備えることを特徴とする請求項２から４の
いずれか１項記載のプロセッサ電源制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149242A JP3012556B2 (ja) | 1997-06-06 | 1997-06-06 | プロセッサ電源制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9149242A JP3012556B2 (ja) | 1997-06-06 | 1997-06-06 | プロセッサ電源制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340140A true JPH10340140A (ja) | 1998-12-22 |
| JP3012556B2 JP3012556B2 (ja) | 2000-02-21 |
Family
ID=15470996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9149242A Expired - Fee Related JP3012556B2 (ja) | 1997-06-06 | 1997-06-06 | プロセッサ電源制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3012556B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507809A (ja) * | 2000-07-24 | 2004-03-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電圧レベルがプロセッサにより制御されるシステムにおいて決定論的電源投入電圧を与える方法および装置 |
| JP2011129100A (ja) * | 2009-12-18 | 2011-06-30 | Intel Corp | 時間インタリーブされた電圧変調を利用した電力プロフィール形成方法および装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102476304B1 (ko) * | 2020-09-11 | 2022-12-09 | 김명순 | 조립식 다단 화환대 |
-
1997
- 1997-06-06 JP JP9149242A patent/JP3012556B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507809A (ja) * | 2000-07-24 | 2004-03-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電圧レベルがプロセッサにより制御されるシステムにおいて決定論的電源投入電圧を与える方法および装置 |
| JP4716642B2 (ja) * | 2000-07-24 | 2011-07-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 電圧レベルがプロセッサにより制御されるシステムにおいて決定論的電源投入電圧を与える方法および装置 |
| JP2011129100A (ja) * | 2009-12-18 | 2011-06-30 | Intel Corp | 時間インタリーブされた電圧変調を利用した電力プロフィール形成方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3012556B2 (ja) | 2000-02-21 |
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