JPH10502754A - 改良された可変電圧のｃｐｕ電圧調整装置 - Google Patents

Abstract

(57)【要約】 集積されたＣＰＵは、制御するためのフィードバック基準係数を記憶するための電子的にアクセス可能な電気的に消去可能なプログラム可能な読取り専用メモリを備えたスイッチング電圧調整装置を具備している。別の実施形態では出力電圧は固体抵抗ラダーと共同して電子的にアクセス可能な値を記憶する第２のＥＥＰＲＯＭを介して同調される。他の実施形態ではＣＰＵに対する中断ラインの信号は監視されて極端に増加する電流を必要とするＣＰＵにより予測される活性度の早期警戒を行う。さらに別の実施形態では、ＣＰＵへの入力電流サージを処理するために使用されるキャパシタを減少または除去するための半導体回路が設けられる。

Description

【発明の詳細な説明】 改良された可変電圧のＣＰＵ電圧調整装置 ［発明の技術分野］ 本発明は、デスクトップコンピュータおよびポータブルコンピュータのような 汎用コンピュータの分野に関し、特に中央処理装置（ＣＰＵ）および他のコンピ ュータ素子に対する調整された電力の供給に関する。 ［発明の技術的背景］ コンピュータシステムに対する電源および電力管理の発展において、多くの技 術と同様に、新しい概念および製品が新しい問題を生じ、時には旧い問題が悪化 している。コンピュータマザーボード上のＣＰＵへの電力供給もそのような場合 の１つである。 ＣＰＵはより高速でより強力になっているため、それらの負荷要求および全体 の消費電力が増加している。さらに、使用中のマイクロプロセッサおよびＣＰＵ に対して必要とされる電圧を減少させる努力が為されている。幾つかの市販のマ イクロプロセッサでは従来の５ボルトに代って３．３ボルトのような低い電圧が 要求されており、電圧調整の問題の重要度が増加している。 高い電力、したがって高い電流および新型のコンピュータ中で行われる処理速 度によって新しいマイクロプロセッサにおける電圧調整はさらに重要なものとな っている。高電力のマイクロプロセッサが直接処理活性により突然付勢されると 、時間に関して比較的高い電流変化速度が生じて、過渡現象を避け、または管理 するための適切な処置が採られなければ供給された電圧に深刻な影響が生じる。 現在の技術では可変電圧のＣＰＵ電圧調整装置には３つの基本的な構造が存在 する。すなわち、 １．電源における調整装置。この構造は正確ではなく、その交差調整は良好では なく、ラインの損失は過大である。 ２．マザーボード上のライン調整装置。これはコストの効率はよいが、効率は低 く反応速度は貧弱である。 ３．マザーボード上のスイッチング調整装置。これは効率は改善されるが、コス トは高く、反応速度は低いままである。 図１は、現在の技術における電圧調整装置および二重電圧ＣＰＵを示している 。電源（電源装置、以下ＰＳＵという）は１２ボルトおよび５ボルトの出力を供 給する。５ボルトのＣＰＵはＰＳＵからの電力は直接使用する。３．３ボルトの ＣＰＵは電圧調整装置によって変換する必要がある。 現在の技術では、手動調整なしに得られる最良の正確度は３％以上である。正 確度を３％より小さくなるように改善しようとするとコストは許容できないよう な高価なものとなり、連続的な手動調整が必要となり、それはパーソナルコンピ ュータでは許容できない要求である。 図３は現在の技術において使用されている抵抗または電位差計を有するスイッ チング電圧調整装置チップの詳細を示している。 したがって、調整を改善し、制御ライン損失を制御し、応答時間を短くし、ま た効率を改善するためにＣＰＵに対する電圧調整のための改良された装置および 方法を提供することが必要とされている。 ［発明の要約］ 本発明の好ましい実施形態においては、スイッチング電圧調整装置はフィード バックループ電圧調整装置のための係数を記憶するための電気的に消去可能なプ ログラム可能な読取り専用メモリ（ＥＥＰＲＯＭ、すなわちＥ²）を備えている 。この係数はフィードバック係数に対する所望の値が得られるまでレジスタ中に 直列データ流をクロックすることにより調整され、その後入力ラインによりＥＥ ＰＲＯＭ中にその値が記憶される。 別の実施形態においては、従来の技術で使用されていた調整電位差計は出力電 圧を調節するために外部ＥＥＰＲＯＭおよび抵抗ラダーにより置換される。 種々の実施形態において、本発明による調整装置はマザーボード上、マルチチ ップＣＰＵパッケージ中に構成され、また単一チップＣＰＵ中に集積される。ま た、電流サージを処理し、通常必要とされるキャパシタを減少または不要にする いくつかの構成も存在する。さらに、別の実施形態では電圧調整装置は本発明に よる目覚まし機構に基づいた早期警戒信号を受信する。 本発明は、現在の技術において知られているものに比較して効率が著しくに改 善され、急速に変化する環境における故障の確率を減少させることができる。 ［図面の簡単な説明］ 図１は現在の技術におけるＣＰＵ電圧調整装置のブロック図である。 図２は本発明の１実施形態によるＣＰＵ電圧調整装置のブロック図である。 図３は現在の技術で使用されている抵抗または電位差計を備えたスイッチング 電圧調整装置の概略図である。 図４は、外部ＥＥＰＲＯＭおよび抵抗ラダーにより図３の電圧調整装置の抵抗 または電位差計を置換したＣＰＵ電圧調整装置の概略図である。 図５は、目覚まし機構に基づいた早期警戒システムを示す本発明の改善された 実施形態のブロック図である。 図６は、同期デジタルバック変換器を使用する実施形態を示す。 図７は、ＣＰＵの立上り時間に整合するための電圧調整装置およびインダクタ の立上り時間を遅らせるためのＥＥＰＲＯＭによって制御される一連のダミーキ ャパシタを有する実施形態を示す。 ［発明の実施の形態］ 図２はフィードバックループ電圧調整のための係数を保持している消去可能な ＥＰＲＯＭ（ＥＥＰＲＯＭすなわちＥ²）を有するスイッチング電圧調整装置を 示す。電圧調整装置の出力値を調整するために直列データ流は所望の値が得られ るまでレジスタ中にクロックされる。この点でその値は図示されていないライン によってＥＥＰＲＯＭ中に記憶されることができる。記憶された値は永久的に読 取り可能であり、必要ならば手動調整なしに再び容易に変更可能である。 図４では出力電圧を調整する電位差計が外部ＥＥＰＲＯＭおよびＲラダーによ り置換されている。データおよびクロック値はシステムの初期化において入力さ れる。回路はＣＰＵに対して任意の電圧に対して同調可能であり、ＥＥＰＲＯＭ はプログラムされる。 この回路はマザーボード上またはマルチチップＣＰＵパッケージ中に構成され ることができ、あるいは単一チップＣＰＵ中に集積されることができる。ＣＰＵ がアイドル状態（典型的にミリアンペアの範囲内）から活性状態（典型的にアン ペアの範囲内）へ約１００ｎｓで変化するとき生じる電流サージを処理するため に必要なキャパシタを減少または除去する幾つかの異なった向上手段がある。 図５は第１の向上手段を示している。電圧調整装置は目覚まし機構に基づいた 早期警戒信号を受信する。すなわち、ＣＰＵへの中断ライン（ＮＭＩ．ＩＮＴ， ＳＭＩ）上の信号が感知され、いくつかの論理（例えばＰＡＬ）により結合され る。結果的なラインは極度に増加した電流の要求によりＣＰＵによる差し迫った 活性についての早期警戒信号を送信する。したがって電圧調整装置は、ＣＰＵの 活性を見込んで対策をとることができる。 第２および第３の向上手段は第１の向上手段が適切なときに使用されることが できる。図６においては向上手段として分割されたＣＰＵクロックで動作する同 期デジタルバック変換装置が使用される。早期警戒装置の適切な動作を可能にす るために、分割装置は同様に同期されなければならない。 第３の向上手段（図７参照）はＣＰＵ立上がり時間に整合するようにスイッチ ング調整装置およびインダクタの立上がり時間を遅らせるためにＥＥＰＲＯＭに より制御される一連のダミーキャパシタを使用する。 本発明の技術的範囲から逸脱することなく多数の変形が存在することは当業者 には明白であろう。例えば、本質的に同じ結果を生じるように回路素子が配置さ れることのできる多数の方法が存在し、また同様にＩＣ素子が配置されることの できる多数の方法が存在する。

Claims (1)

1. 【特許請求の範囲】 １．ＣＰＵ部分と、 前記ＣＰＵ部に接続され、フィードバックループを有するスイッチング電圧調 整部分と、 前記電圧調整部分に接続され、電子論理装置により調整可能なようにフィード バック基準係数を記憶する電気的に消去可能な読取り専用メモリとを具備してい ることを特徴とする汎用コンピュータ用の電圧調整された単一チップマイクロプ ロセッサベースのＣＰＵ装置。