JPH04350711A

JPH04350711A - 上位プロセッサ盤挿抜時の下位プロセッサ盤誤動作防止方式

Info

Publication number: JPH04350711A
Application number: JP3124111A
Authority: JP
Inventors: Yoshitaka Oike; 尾池　義孝
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-05-29
Filing date: 1991-05-29
Publication date: 1992-12-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は上位プロセッサ盤よりク
ロック信号を供給されて動作する下位プロセッサ盤の誤
動作防止方式に関する。例えば、マイクロプロセッサを
使用した、通信装置、電子装置において、装置内の監視
、制御を行うために、監視システムを複数のプロセッサ
盤より構成し、そのプロセッサ盤に階層をもたせて、装
置、シェルフ、プリント板ユニット単位で管理する監視
システムが広く採用されるようになってきている。

【０００２】しかし、このような監視用のプロセッサ盤
は、装置としての主機能（データプロセッシング、また
はデータ伝送）を実行してはいないため、装置運用中に
プロセッサ盤を挿抜することがある。

【０００３】このような、下位プロセッサ盤が上位プロ
セッサ盤からクロック信号の供給を受けているシステム
構成では、上位プロセッサ盤を挿抜したときにクロック
信号の乱れが生じ下位プロセッサ盤の誤動作を引き起こ
す場合がある。

【０００４】かかるシステム構成において、上位プロセ
ッサ盤を挿抜しても下位プロセッサ盤が誤動作を起こす
ことのない誤動作防止方式が要求されている。

【０００５】

【従来の技術】図５は従来例を説明する図を示す。図中
の１００Ａは上位プロセッサ盤、１１は処理装置（以下
ＣＰＵと称する）、１１Ａはバッファ、１２はクロック
発生器、１３はクロック用のドライバである。

【０００６】また、２０ｉＡ（ｉ＝１〜ｎ）は下位プロ
セッサ盤、２１はＣＰＵ、２１Ａはバッファ、２１Ｂ、
２１Ｃは下位プロセッサ盤２０１Ａに接続される端末（
図示省略）とのデータを送受信するためのレジスタ（図
中ＲＥＧとして示す）およびバッファ、２２は上位プロ
セッサ盤１００Ａから送られてくるクロック信号の受信
用のレシーバである。

【０００７】上述の構成においては、上位プロセッサ盤
１００Ａより、アドレス、データ、制御信号（図中、Ａ
、Ｄ、Ｃとして示す）を下位プロセッサ盤２０ｉＡに渡
すとともに、ドライバ１３、レシーバ２２をとおしてク
ロック信号（図中ＣＫとして示す）も渡している。

【０００８】

【発明が解決しようとする課題】図５に示す構成におい
て、上位プロセッサ盤１００Ａを保守作業のために挿抜
を行うと、クロック信号線上にノイズが発生し、誤動作
を起こすことがあり、このような場合には下位プロセッ
サ盤２０ｉＡが複数並列に接続されているために、異常
が多発する可能性がある。

【０００９】本発明は上位プロセッサ盤を挿抜したとき
には、正常動作可能となるまで、下位プロセッサ盤に対
して、クロック信号の送出を停止し誤動作を防止するこ
とのできる上位プロセッサ盤挿抜時の下位プロセッサ盤
誤動作防止方式を実現しようとする。

【００１０】

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１００は上位プロセッ
サ盤であり、上位プロセッサ盤１００中の１１はデータ
処理を実行する処理装置であり、１２はクロック信号を
発生するクロック発生器であり、１３は下位プロセッサ
盤２００にクロック信号を送出するクロック用のドライ
バである。

【００１１】また、２００は下位プロセッサ盤であり、
下位プロセッサ盤２００中の２１はデータ処理を実行す
る処理装置であり、２２は上位プロセッサ盤２００より
送られてくるクロック信号を受信するクロック用のレシ
ーバであり、１４は上位プロセッサ盤１００に設ける、
プロセッサ盤１００に供給されている電源電圧が所定の
値以上となった後、所定の時間経過してからドライバ１
３を「オン」とする制御手段であり、上位プロセッサ盤
１００を挿入時には、制御手段１４により、電源電圧が
所定の値に達した後、所定の時間経過してから、ドライ
バ１３を「オン」とし、クロック信号を送出して、下位
プロセッサ盤２００を動作可能状態とし、上位プロセッ
サ盤１００を抜去時には、制御手段１４により、電源電
圧が所定の値に以下になったことを検出した時点でドラ
イバ１３を「オフ」とし、クロック信号の送出を停止し
て、下位プロセッサ盤２００を不動作状態とする。

【００１２】

【作用】下位プロセッサ盤２００は上位プロセッサ盤１
００からクロック信号の供給を受けて動作している。こ
の状態で上位プロセッサ盤１００を挿入するときには、
上位プロセッサ盤１００に供給されている電源電圧を制
御手段１４で監視し、電源電圧が所定の電圧に達した後
、所定の時間経過してから制御手段１４でドライバ１３
を「オン」として下位プロセッサ盤２００にクロック信
号を送出し、下位プロセッサ盤２００では、このクロッ
ク信号をレシーバ２２にて受信し、処理装置２１に送出
することにより動作開始を開始させる。

【００１３】この動作により、上位プロセッサ盤１００
の挿入時の電圧が立ち上がり途中で発生するクロックが
不安定な状態、あるいは、挿入時のノイズが発生するよ
うな状態ではクロック信号は送出されず、下位プロセッ
サ盤２００が動作することはないので、エラーを発生す
ることはない。

【００１４】逆に、上位プロセッサ盤１００を抜去する
ときには、上位プロセッサ盤１００に供給されている電
源電圧を制御手段１４で監視し、電源電圧が所定の電圧
以下になったことを制御手段１４が検出したときに、ド
ライバ１３を「オフ」として下位プロセッサ盤２００に
対するクロック信号の送出を停止し、下位プロセッサ盤
２００を不動作状態として誤動作を起こさないようにす
る。

【００１５】

【実施例】図２は本発明の実施例を説明する図である。図中の上位プロセッサ盤１００の中のＣＰＵ１１、バッ
ファ１１Ａ、クロック発生器１２、クロック用のドライ
バ１３、下位プロセッサ盤２０ｉ（ｉ＝１〜ｎ）の中の
ＣＰＵ２１、バッファ２１Ａ、レジスタ（図中ＲＥＧと
して示す）２１Ｂ、バッファ２１Ｃ、レシーバ２２は従
来例で説明したのと同一のものである。

【００１６】本実施例においては、図１の原理図で説明
した制御手段１４として、電圧監視回路１４Ａを用いて
おり、さらに動作を確実とするために下位プロセッサ盤
２０ｉのレシーバ２２の制御用のレジスタ１３Ａを設け
たものである。

【００１７】図３は本発明の実施例のタイムチャートで
あり、図２の各点における信号波形を示している。図３
のタイムチャートにより、図２の動作を説明する。 ■　　電圧監視回路１４Ａに入力する電源電圧を示す。

【００１８】■　　電圧監視回路１４Ａの出力を示し、
挿入時には、例えば、電源電圧を５Ｖとし、電圧が４Ｖ
に達したことを検出した後、５００ｍＳ経過してから「
オン」となる。

【００１９】抜去時には電源電圧が４Ｖ以下になった時
点で、直ちに「オフ」となる。 ■　　クロック発生器１２の発生するクロック信号であ
り、挿入時には、電源電圧の上昇に伴って、出力が増加
してゆき、電源電圧が５Ｖとなった後は正常のクロック
信号を発生する。

【００２０】■　　■の電圧監視回路１４Ａの出力が「
オン」となったときにドライバ１３はクロック発生器１
２の発生するクロック信号を送出する。 ■　　ＣＰＵ１１がデータの送受信を開始できる状態な
ったことを示す信号を取り込むレジスタ１３Ａの出力で
ある。この出力は「ロウ」レベルで動作可能状態を示す
。

【００２１】■　　下位プロセッサ盤２０ｉのレシーバ
２２の出力するクロック信号を示す。レシーバ２２はド
ライバ１３がクロック信号を送出し、かつレジスタ１３
Ａが「ロウ」レベルとなったときにクロック信号を出力
する。

【００２２】上位プロセッサ盤１００の抜去時には、電
源電圧監視回路１４Ａが４Ｖ以下になったことを検出し
た時点で、ただちに「オフ」となり、下位プロセッサ盤
２０ｉへのクロック信号の送出を停止する。

【００２３】図４は本発明のその他の実施例を説明する
図である。図４においては、上位プロセッサ盤１００の
実装状態を下位プロセッサ盤２０ｉに通知する手段とし
て、アース線を１本追加し、下位プロセッサ盤２０ｉに
はレシーバ２２制御用の論理和回路（以下ＯＲ回路と称
する）２２Ａを追加したものである。

【００２４】この構成により、ドライバ１３がクロック
信号の送出を開始したのち、レジスタ１３Ａが「ロウ」
レベルで、且つ、上位プロセッサ盤１００からのアース
線が「ロウ」レベルとなったときに、レシーバ２２がク
ロック信号を送出することにより、より確実に、下位プ
ロセッサ盤２０ｉの動作開始、停止を制御することが可
能となる。

【００２５】

【発明の効果】本発明によれば、上位プロセッサ盤の挿
抜時に、電源電圧が所定の値に達した後、所定の時間経
過してから下位プロセッサ盤にクロック信号を供給する
ことにより、上位プロセッサ盤を活線挿抜しても下位プ
ロセッサ盤が誤動作を起こすことのない上位プロセッサ
盤挿抜時の下位プロセッサ盤誤動作防止方式を実現する
ことができる。

【図面の簡単な説明】

【図１】　　本発明の原理を説明するブロック図

【図２
】　　本発明の実施例を説明する図

【図３】　　本発明
の実施例のタイムチャート

【図４】　　本発明のその他
の実施例を説明する図

【図５】　　従来例を説明する図

【符号の説明】

１１、２１　　ＣＰＵ　　　　　　　　　　　　　　　
　１１Ａ、２１Ａ、２１Ｃ　　バッファ１２　　クロック発生器１３　　ドライバ　　　　　　　　　　　　　　　　　
　　　１３Ａ、２１Ｂ　　レジスタ１４　　制御手段　　　　　　　　　　　　　　　　　
　　　１４Ａ　　電圧監視回路

Claims

【特許請求の範囲】

【請求項１】　　上位プロセッサ盤（１００）よりクロ
ック信号を供給されて動作する下位プロセッサ盤（２０
０）の誤動作防止方式であって、前記上位プロセッサ盤
（１００）は、データ処理を実行する処理装置（１１）
と、クロック信号を発生するクロック発生器（１２）と
、前記下位プロセッサ盤（２００）にクロック信号を送
出するクロック用のドライバ（１３）を備え、前記下位
プロセッサ盤（２００）は、データ処理を実行する処理
装置（２１）と、前記上位プロセッサ盤（２００）より
送られてきたクロック信号を受信するクロック用のレシ
ーバ（２２）を備え、前記上位プロセッサ盤（１００）
に、供給されている電源電圧が所定の値以上となった後
、所定の時間経過してから前記ドライバ（１３）を「オ
ン」とする制御手段（１４）を設け、前記上位プロセッ
サ盤（１００）の挿入時には、前記制御手段（１４）に
より、電源電圧が所定の値に達した後、所定の時間経過
してから、前記ドライバ（１３）を「オン」とし、クロ
ック信号を送出して、前記下位プロセッサ盤（２００）
を動作可能状態とし、前記上位プロセッサ盤（１００）
の抜去時には、前記制御手段（１４）により、電源電圧
が所定の値に以下になったことを検出した時点で前記ド
ライバ（１３）を「オフ」として、クロック信号の送出
を停止して、下位プロセッサ盤（２００）を不動作状態
とすることを特徴とする上位プロセッサ盤挿抜時の下位
プロセッサ盤誤動作防止方式。