JP2013110144A - Ｌｄ駆動回路 - Google Patents

Abstract

【課題】ＬＤのバイアス電流を低減した際に発生する過渡電圧による内部回路の損傷を防止する。
【解決手段】バイアス電流供給回路１３の出力段に、高耐圧のＮＭＯＳトランジスタＭを設けて、ＬＤをオフ状態とするためにバイアス電流ＩＢＩＡＳを低減した際に、負荷回路ＣＢＩＡＳすなわちバイアス端子ＢＩＡＳと接地電位ＧＮＤとの間に一時的に過渡電圧ΔＶが発生しても、これをＮＭＯＳトランジスタＭのソース−ドレイン間で吸収する。
【選択図】 図１

Description

本発明は、ＬＤ（Laser Diode：レーザダイオード）を駆動するためのＬＤ駆動技術に関する。

光通信システムで使用される光送信器では、送信すべき変調信号に基づいてＬＤを駆動するためのＬＤ駆動回路が用いられる。
図８は、従来のＬＤ駆動回路の構成を示す回路図である。従来のＬＤ駆動回路５０は、図８に示すように、増幅回路５１、ドライバ回路５２、およびバイアス電流供給回路５３から構成されている（例えば、非特許文献１など参照）。

このＬＤ駆動回路５０では、外部に接続されたＬＤを駆動する際、図８に示すように、ドライバ回路５２の出力端子ＯＵＴから、負荷抵抗ＲＭを介してＬＤを駆動する。
具体的には、外部からＬＤ駆動回路５０に入力された変調信号ＩＮ／ＩＮＢ（差動信号）は、増幅回路５１で増幅された後、ドライバ回路５２へ入力され、出力端子ＯＵＴ（ＯＵＴＢ）から出力される。

一方、ＬＤのアノード端子は、電源電位ＶＤが接続されており、ＬＤのカソード端子は、負荷抵抗ＲＭを介してＬＤ駆動回路５０の出力端子ＯＵＴに接続されている。これにより、ＬＤに流れる変調電流ＩＭＯＤが、変調信号ＩＮ／ＩＮＢに応じて変化する。
また、ＬＤのカソード端子は、インダクタＬＢＩＡＳを介してＬＤ駆動回路５０のバイアス端子ＢＩＡＳに接続されており、バイアス電流供給回路５３から、ＬＤのバイアス電流ＩＢＩＡＳが供給される。

「10Gbps LDドライバ／KGA4185データシート」、http://www.oki.com/jp/OCC/datasheet/ODHKGA4185-03.pdf、OKIセミコンダクタ株式会社、November 20, 2008

このようなＬＤ駆動回路５０では、ＬＤでの消費電力を削減するための手法として、スタンバイ時にＬＤのバイアス電流ＩＢＩＡＳをシャットダウンする、いわゆるシャットダウン制御を適用する場合がある。
バイアス電流供給回路５３には、定電流源Ｊとバイアス端子ＢＩＡＳとの間にＮＰＮトランジスタＱが設けられている。このＮＰＮトランジスタＱは、バイアス制御信号ＶＢＩＮに応じてバイアス電流ＩＢＩＡＳの大きさを制御することにより、ＬＤのオンオフ状態を制御する機能を有している。

しかしながら、前述した従来技術によれば、バイアス電流供給回路５３により、ＬＤのバイアス電流ＩＢＩＡＳを完全に遮断したり、ＬＤがオフ状態になるように低電圧に切り替えたりすると、バイアス電流供給回路５３に対して一時的に高い過渡電圧が印加されて、バイアス電流供給回路５３のＮＰＮトランジスタＱなどの内部回路が損傷する恐れがあるという問題点があった。

図９は、シャットダウン制御時に発生する過渡電圧を示す信号波形図である。シャットダウン制御のため、例えばＬＤがオフ状態になるように、バイアス制御信号ＶＢＩＮを、駆動時電圧ＶＢＩＮ＿ＯＮからオフ時電圧ＶＢＩＮ＿ＯＦＦへ低下させた場合、バイアス端子ＢＩＡＳにおける端子電位ＶＢＩＡＳが過渡電圧ΔＶ（例えば２〜３Ｖ程度）分だけ上昇する。これは、バイアス電流供給回路５３のオフに応じたバイアス電流ＩＢＩＡＳの変化により、インダクタＬＢＩＡＳに過渡的な電圧が発生するためである。

この端子電位ＶＢＩＡＳの上昇を見越して、バイアス電流供給回路５３で過渡電圧ΔＶ分を含む耐圧を持つトランジスタをＮＰＮトランジスタＱとして使用しておけば損傷する恐れはない。一方、ＬＤ駆動回路５０をより高速に動作させるには、トランジスタの微細化が最も有効な手段である。しかし、微細プロセスのトランジスタを用いた場合、その耐圧特性が低下するため、バイアス電流ＩＢＩＡＳをシャットダウンした際、図９に示したように、ＮＰＮトランジスタＱに耐圧以上の過渡電圧ΔＶが印加されて損傷する恐れが発生する。

本発明はこのような課題を解決するためのものであり、ＬＤのバイアス電流を低減した際に発生する過渡電圧による内部回路の損傷を防止するＬＤ駆動技術を提供することを目的としている。

このような目的を達成するために、本発明にかかるＬＤ駆動回路は、入力された変調信号に応じた変調電流を生成し、電源電位がアノード端子から供給されているＬＤのカソード端子へ、負荷抵抗を介して供給するドライバ回路と、定電流源により生成した定電流をＬＤに流れるバイアス電流としてＬＤのカソード端子へ供給するバイアス電流供給回路とを備え、バイアス電流供給回路は、エミッタ端子またはソース端子が定電流源の入力端子と接続され、ベース端子またはゲート端子がＬＤのオンオフ状態を制御するためのバイアス制御信号と接続されたトランジスタと、ソース端子がトランジスタのコレクタ端子またはドレイン端子と接続され、ゲート端子が一定の基準電圧と接続され、ドレイン端子が負荷回路を介してＬＤのカソード端子と接続されたＮＭＯＳトランジスタとを含み、トランジスタは、ＮＰＮトランジスタまたはＭＯＳトランジスタからなり、ＮＭＯＳトランジスタは、ＮＰＮトランジスタでＬＤをオフ状態とするためにバイアス電流を低下させた際に、負荷回路で発生する過渡電圧分以上の耐圧特性を有している。

この際、ＮＭＯＳトランジスタのゲート端子を、基準電位に代えて、当該ＮＭＯＳトランジスタのドレイン端子と接続するようにしてもよい。
また、ＮＭＯＳトランジスタのドレイン端と接地電位との間に接続されて、過渡電圧をクランプするための複数のダイオードの直列接続回路をさらに備えてもよい。
また、負荷回路を、インダクタ、抵抗素子、インダクタと抵抗素子の並列接続回路、またはインダクタと抵抗素子の直列接続回路から構成してもよい。

また、トランジスタに代えて、差動対をなす第１および第２のトランジスタを備え、第１のトランジスタは、エミッタ端子またはソース端子が定電流源の入力端子と接続され、ベース端子またはゲート端子がバイアス制御信号と接続され、コレクタ端子またはドレイン端子がＮＭＯＳトランジスタのソース端子と接続されており、第２のトランジスタは、エミッタ端子またはソース端子が第１のトランジスタのエミッタ端子またはソース端子、および定電流源の入力端子と共通接続され、ベース端子またはゲート端子がバイアス制御信号の差動信号と接続され、コレクタ端子またはドレイン端子に基準電源が供給され、第１のトランジスタおよび第２のトランジスタは、ＮＰＮトランジスタまたはＭＯＳトランジスタである


ＮＰＮトランジスタに代えて、差動対をなす第１および第２のＮＰＮトランジスタを備え、第１のＮＰＮトランジスタにおいて、エミッタ端子が定電流源の入力端子と接続され、ベース端子がバイアス制御信号と接続され、コレクタ端子がＮＭＯＳトランジスタのソース端子と接続されており、第２のＮＰＮトランジスタにおいて、エミッタ端子が第１のＮＰＮトランジスタのエミッタ端子および定電流源の入力端子と共通接続され、ベース端子がバイアス制御信号の差動信号と接続され、コレクタ端子に基準電源が供給され、第１のトランジスタおよび第２のトランジスタは、ＮＰＮトランジスタまたはＭＯＳトランジスタからあるようにしてもよい。

本発明によれば、ＬＤをオフ状態とするためにバイアス電流を低下させた際に、負荷回路で発生する過渡電圧が、ＮＭＯＳトランジスタＭのソース−ドレイン間で吸収される。したがって、ＮＰＮトランジスタＱに対する過渡電圧ΔＶの影響を低減でき、内部回路の損傷を防止することができる。

第１の実施の形態にかかるＬＤ駆動回路の要部構成を示す回路図である。 負荷回路の構成例である。 第２の実施の形態にかかるＬＤ駆動回路の要部構成を示す回路図である。 第３の実施の形態にかかるＬＤ駆動回路の要部構成を示す回路図である。 第３の実施の形態にかかるＬＤ駆動回路の要部構成（差動構成例）を示す回路図である。 第４の実施の形態にかかるＬＤ駆動回路の要部構成を示す回路図である。 第４の実施の形態にかかるＬＤ駆動回路の要部構成（差動構成例）を示す回路図である。 従来のＬＤ駆動回路の構成を示す回路図である。 シャットダウン制御時に発生する過渡電圧を示す信号波形図である。

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかるＬＤ駆動回路１０について説明する。図１は、第１の実施の形態にかかるＬＤ駆動回路の要部構成を示す回路図である。

ＬＤ駆動回路１０は、光通信システムの光送信器などで用いられ、送信すべき変調信号に基づいて半導体レーザダイオード（ＬＤ：Laser Diode）を駆動する機能を有している。
このＬＤ駆動回路１０には、主な回路部として、増幅回路１１、ドライバ回路１２、およびバイアス電流供給回路１３が設けられている。

増幅回路１１は、外部からＬＤ駆動回路１０に入力された変調信号ＩＮ／ＩＮＢ（差動信号）を増幅する機能を有している。
ドライバ回路１２は、入力された変調信号ＩＮ／ＩＮＢに応じた変調電流ＩＭＯＤを生成し、電源電位ＶＤがアノード端子から供給されているＬＤのカソード端子へ、出力端子ＯＵＴから負荷抵抗ＲＭを介して供給する機能を有している。
バイアス電流供給回路１３は、定電流源Ｊにより生成した定電流をＬＤに流れるバイアス電流ＩＢＩＡＳとして、バイアス端子ＢＩＡＳから負荷回路ＣＢＩＡＳを介してＬＤのカソード端子へ供給する機能を有している。

ＬＤは、レーザ光を発生するレーザダイオードであり、適正なバイアス電流ＩＢＩＡＳが供給されている際に、変調電流ＩＭＯＤに応じてレーザ光の強度を変調する機能を有している。ＬＤのアノード端子は、電源電位ＶＤに接続されており、カソード端子は、負荷抵抗ＲＭを介してＬＤ駆動回路１０の出力端子ＯＵＴに接続されている。また、カソード端は、負荷回路ＣＢＩＡＳを介してＬＤ駆動回路１０のバイアス端子ＢＩＡＳに接続されている。

図２は、負荷回路の構成例である。負荷回路ＣＢＩＡＳは、ドライバ回路１２からＬＤに供給される変調電流ＩＭＯＤが、バイアス電流供給回路１３側に回り込んで、共振などの異常現象を発生するのを抑制する機能を有している。この際、負荷回路ＣＢＩＡＳには、直流のバイアス電流ＩＢＩＡＳが流れるため、変調電流ＩＭＯＤに対して大きなインピーダンスを発生し、バイアス電流ＩＢＩＡＳに対してインピーダンスが小さくなるよう、一般的には、図２（ａ）に示す負荷回路ＣＢＩＡＳとしてインダクタが用いられる。

なお、負荷回路ＣＢＩＡＳとしては、図２（ａ）のインダクタに代えて、図２（ｂ）に示す抵抗素子、図２（ｃ）に示すインダクタと抵抗素子の並列接続回路、あるいは図２（ｄ）に示すインダクタと抵抗素子の直列接続回路などを用いてもよい。

本実施の形態にかかるＬＤ駆動回路１０は、このバイアス電流供給回路１３の出力段に、高耐圧のＮＭＯＳトランジスタＭを設けて、ＬＤをオフ状態とするためにバイアス電流ＩＢＩＡＳを低減した際に、負荷回路ＣＢＩＡＳすなわちバイアス端子ＢＩＡＳと接地電位ＧＮＤとの間に過渡電圧ΔＶが一時的に発生しても、ＮＭＯＳトランジスタＭのソース−ドレイン間で吸収するようにしたものである。

［バイアス電流供給回路］
次に、図１を参照して、本実施の形態にかかるＬＤ駆動回路１０のバイアス電流供給回路１３について詳細に説明する。
バイアス電流供給回路１３には、主な回路部として、定電流源Ｊ、ＮＰＮトランジスタＱ、およびＮＭＯＳトランジスタＭが設けられている。

定電流源Ｊは、一定の参照電圧ＶＣＳに応じた大きさの定電流を生成し、バイアス電流ＩＢＩＡＳとして出力する機能を有しており、出力端子が接地電位ＧＮＤに接続され、入力端子がＮＰＮトランジスタＱのエミッタ端子に接続されている。

ＮＰＮトランジスタＱは、エミッタ端子が定電流源Ｊの入力端子と接続され、ベース端子がＬＤのオンオフ状態を制御するためのバイアス制御信号ＶＢＩＮと接続され、コレクタ端子がＮＭＯＳトランジスタＭのソース端子に接続されたＮＰＮ型のトランジスタからなり、バイアス制御信号ＶＢＩＮに応じてバイアス電流ＩＢＩＡＳの大きさを制御することにより、ＬＤのオンオフ状態を制御する機能を有している。

ＮＭＯＳトランジスタＭは、ソース端子がＮＰＮトランジスタＱのコレクタ端子と接続され、ゲート端子が一定の基準電圧ＶＣＢと接続され、ドレイン端子がバイアス端子ＢＩＡＳと接続されたＮ型のＭＯＳＦＥＴからなり、例えばエンハンスメント型（ノーマリオフ型）で高耐圧特性を持っている。バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）プロセスにおいて、高耐圧なＮＭＯＳトランジスタを構成することは容易であり、部品コストが上昇することはない。

したがって、ＬＤを駆動する場合には、電源電位ＶＤから接地電位ＧＮＤまで、ＬＤ、負荷回路ＣＢＩＡＳ、バイアス端子ＢＩＡＳ、ＮＭＯＳトランジスタＭ、ＮＰＮトランジスタＱ、定電流源Ｊという経路で、直流定電流からなるバイアス電流ＩＢＩＡＳが順に流れることになる。

このようなＬＤ駆動回路１０では、ＬＤでの消費電力を削減するための手法として、スタンバイ時にＬＤのバイアス電流ＩＢＩＡＳをシャットダウンする、いわゆるシャットダウン制御を適用する場合がある。
バイアス電流供給回路１３において、シャットダウン制御を行う場合、例えばバイアス制御信号ＶＢＩＮとして接地電位ＧＮＤを印加してＮＰＮトランジスタＱをオフすることにより、バイアス電流ＩＢＩＡＳを停止する。これにより、ＬＤがオフ状態となる。

この際、前述の図９に示したように、バイアス電流ＩＢＩＡＳの低下に応じて、バイアス端子ＢＩＡＳにおける端子電位ＶＢＩＡＳに過渡電圧ΔＶ（例えば２〜３Ｖ程度）が発生する。これは、バイアス電流ＩＢＩＡＳの変化により、負荷回路ＣＢＩＡＳのインダクタに過渡的な電圧が発生するためである。

これに対して、バイアス端子ＢＩＡＳには、ＮＭＯＳトランジスタＭが接続されているため、ＮＭＯＳトランジスタＭのソース−ドレイン間で、過渡電圧ΔＶが吸収される。この際、ＬＤがオン状態となる十分なバイアス電流ＩＢＩＡＳを流せる状態にＮＭＯＳトランジスタＭを制御しておくため、ＮＭＯＳトランジスタＭのゲート端子には、ソース端子に対してある程度の電位を持つ基準電圧ＶＣＢを印加しておけばよい。これにより、ＮＰＮトランジスタＱに対する過渡電圧ΔＶの影響が低減されて、定電流源ＪやＮＰＮトランジスタＱの損傷が防止される。

［第１の実施の形態の効果］
このように、本実施の形態は、このバイアス電流供給回路１３の出力段に、高耐圧のＮＭＯＳトランジスタＭを設けて、ＬＤをオフ状態とするためにバイアス電流ＩＢＩＡＳを低減した際に、負荷回路ＣＢＩＡＳすなわちバイアス端子ＢＩＡＳと接地電位ＧＮＤとの間に一時的に過渡電圧ΔＶが発生しても、これをＮＭＯＳトランジスタＭのソース−ドレイン間で吸収するようにしたものである。

より具体的には、バイアス電流供給回路１３に、エミッタ端子が定電流源Ｊの入力端子と接続され、ベース端子がＬＤのオンオフ状態を制御するためのバイアス制御信号ＶＢＩＮと接続されたＮＰＮトランジスタＱと、ソース端子がＮＰＮトランジスタＱのコレクタ端子と接続され、ゲート端子が一定の基準電圧ＶＣＢと接続され、ドレイン端子が負荷回路ＣＢＩＡＳを介してＬＤのカソード端子と接続されたＮＭＯＳトランジスタＭとを含み、ＮＭＯＳトランジスタＭとして、ＮＰＮトランジスタＱでＬＤをオフ状態とするためにバイアス電流ＩＢＩＡＳを低下させた際に、負荷回路ＣＢＩＡＳで発生する過渡電圧ΔＶ分以上の耐圧特性を有するものを用いるようにしたものである。

これにより、ＬＤをオフ状態とするためにバイアス電流ＩＢＩＡＳを低下させた際に、負荷回路ＣＢＩＡＳで発生する過渡電圧ΔＶが、ＮＭＯＳトランジスタＭのソース−ドレイン間で吸収される。したがって、ＮＰＮトランジスタＱに対する過渡電圧ΔＶの影響が低減されて、ＮＰＮトランジスタＱや定電流源Ｊなどの内部回路の損傷を防止することができる。

［第２の実施の形態］
次に、図３を参照して、本発明の第２の実施の形態にかかるＬＤ駆動回路１０について説明する。図３は、第２の実施の形態にかかるＬＤ駆動回路の要部構成を示す回路図である。

第１の実施の形態では、ＬＤ駆動回路１０のバイアス電流供給回路１３において、ＮＰＮトランジスタＱを用いた単相構成で、バイアス電流ＩＢＩＡＳを制御してＬＤをオンオフ制御する場合を例として説明した。本実施の形態では、差動対をなす２つのＮＰＮトランジスタＱ１，Ｑ２を用いた差動構成で、バイアス電流ＩＢＩＡＳを制御してＬＤをオンオフ制御する場合を例として説明する。

本実施の形態において、ＮＰＮトランジスタＱ１は、エミッタ端子が定電流源Ｊの入力端子と接続され、ベース端子がＬＤのオンオフ状態を制御するためのバイアス制御信号ＶＢＩＮと接続され、コレクタ端子がＮＭＯＳトランジスタＭのソース端子に接続されたＮＰＮ型のトランジスタからなる。

ＮＰＮトランジスタＱ２は、エミッタ端子がＮＰＮトランジスタＱ１のエミッタ端子および定電流源Ｊの入力端子と共通接続され、ベース端子がＬＤのオンオフ状態を制御するためのバイアス制御信号ＶＢＩＮの差動信号である逆相バイアス制御信号ＶＢＩＮＢと接続され、コレクタ端子に負荷回路ＬＯＡＤを介して動作電源ＶＢが供給されたＮＰＮ型のトランジスタからなる。

これらＮＰＮトランジスタＱ１，Ｑ２のエミッタ端子は、定電流源Ｊの入力端子に共通接続されており、全体として差動回路を構成している。このため、バイアス制御信号ＶＢＩＮの電位が上昇するとともに、逆相バイアス制御信号ＶＢＩＮＢの電位が低下した場合、Ｑ１に流れるバイアス電流ＩＢＩＡＳが増加して、Ｑ２に流れる補償電流が低下するため、ＬＤがオン状態となる。

一方、バイアス制御信号ＶＢＩＮの電位が低下するとともに、逆相バイアス制御信号ＶＢＩＮＢの電位が上昇した場合、Ｑ１に流れるバイアス電流ＩＢＩＡＳが低下して、Ｑ２に流れる補償電流が増加するため、ＬＤがオフ状態となる。
したがって、本実施の形態によれば、第１の実施の形態と比較して、より高速にバイアス電流ＩＢＩＡＳを制御することができ、シャットダウン制御の応答性を向上させることができる。

［第３の実施の形態］
次に、図４を参照して、本発明の第３の実施の形態にかかるＬＤ駆動回路１０について説明する。図４は、第３の実施の形態にかかるＬＤ駆動回路の要部構成を示す回路図である。

第１の実施の形態では、ＬＤ駆動回路１０のバイアス電流供給回路１３において、ＮＭＯＳトランジスタＭのゲート端子に、一定の基準電圧ＶＣＢを供給する場合を例として説明した。本実施の形態では、ＮＭＯＳトランジスタＭのゲート端子を、同じくＮＭＯＳトランジスタＭのドレイン端子に接続する場合について説明する。

ＮＭＯＳトランジスタＭは、ＬＤがオン状態となる十分なバイアス電流ＩＢＩＡＳを流せる状態に制御しておく必要がある。ここで、ＮＭＯＳトランジスタＭでは、ゲート端子とドレイン端子とを接続しておけば、そのオン抵抗によりドレイン−ソース間に発生する電圧を利用して、ソース端子より高い電圧をゲート端子に印加することができ、基準電圧ＶＣＢを供給した場合と同様の状態となる。
したがって、本実施の形態によれば、基準電圧ＶＣＢが不要となり、回路構成を削減することができる。

図５は、第３の実施の形態にかかるＬＤ駆動回路の要部構成（差動構成例）を示す回路図である。
本実施の形態では、ＮＰＮトランジスタＱを用いた単相構成で、バイアス電流ＩＢＩＡＳを制御してＬＤをオンオフ制御する場合を例として説明したが、図５に示すように、第２の実施の形態と同様に、差動対をなす２つのＮＰＮトランジスタＱ１，Ｑ２を用いた差動構成で、バイアス電流ＩＢＩＡＳを制御してもよい。これにより、本実施の形態において、第２の実施の形態と同様の作用効果を得ることができる。

［第４の実施の形態］
次に、図６を参照して、本発明の第４の実施の形態にかかるＬＤ駆動回路１０について説明する。図６は、第４の実施の形態にかかるＬＤ駆動回路の要部構成を示す回路図である。

第１の実施の形態と比較して、本実施の形態は、ＬＤ駆動回路１０のバイアス電流供給回路１３において、ＮＭＯＳトランジスタＭのドレイン端子と接地電位ＧＮＤとの間に、複数のダイオードが直列接続されたクランプ回路ＣＬＡＭＰが接続されている。

このクランプ回路ＣＬＡＭＰは、ＬＤがオン状態の際にバイアス端子ＢＩＡＳに発生する直流電位より高く、ＬＤをオフ状態とした際に発生する過渡電圧ΔＶのピーク電圧より低い電圧で導通するよう、ダイオードの接続段数が決定されている。
これにより、過渡電圧ΔＶを、例えば２〜３Ｖ程度から１Ｖ程度まで低減することができ、ＮＭＯＳトランジスタＭに必要とされる耐圧を低減できる。

図７は、第４の実施の形態にかかるＬＤ駆動回路の要部構成（差動構成例）を示す回路図である。
本実施の形態では、ＮＰＮトランジスタＱを用いた単相構成で、バイアス電流ＩＢＩＡＳを制御してＬＤをオンオフ制御する場合を例として説明したが、図７に示すように、第２の実施の形態と同様に、差動対をなす２つのＮＰＮトランジスタＱ１，Ｑ２を用いた差動構成で、バイアス電流ＩＢＩＡＳを制御してもよい。これにより、本実施の形態において、第２の実施の形態と同様の作用効果を得ることができる。

［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。例えば各実施の形態の説明では、ＮＭＯＳトランジスタ以外のバイアス電流供給回路１３を構成するスイッチ素子として、ＮＰＮトランジスタを用いた構成例で説明したが、ＮＰＮトランジスタに換えてＭＯＳトランジスタで構成してもよい。このとき、ＮＰＮトランジスタのエミッタ端子、コレクタ端子、ベース端子は、それぞれＭＯＳトランジスタのソース端子、ドレイン端子、ゲート端子に読み替えればよい。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。

１０…ＬＤ駆動回路、１１…増幅回路、１２…ドライバ回路、１３…バイアス電流供給回路、Ｊ…定電流源、Ｑ，Ｑ１，Ｑ２…ＮＰＮトランジスタ、Ｍ…ＮＭＯＳトランジスタ、ＣＬＡＭＰ…クランプ回路、ＬＯＡＤ…負荷回路、ＬＤ…レーザダイオード、ＲＭ…負荷抵抗、ＣＢＩＡＳ…負荷回路、ＯＵＴ…出力端子、ＢＩＡＳ…バイアス端子、ＩＮ，ＩＮＢ…変調信号、ＩＭＯＤ…変調電流、ＩＢＩＡＳ…バイアス電流、ＶＣＳ…参照電圧、ＶＣＢ…基準電圧、ＶＢＩＮ，ＶＢＩＮＢ…バイアス制御信号、ＶＤ…電源電位、ＧＮＤ…接地電位、ＶＢ…動作電源。

Claims (5)

1. 入力された変調信号に応じた変調電流を生成し、電源電位がアノード端子から供給されているＬＤのカソード端子へ、負荷抵抗を介して供給するドライバ回路と、
   定電流源により生成した定電流を前記ＬＤに流れるバイアス電流として前記ＬＤのカソード端子へ供給するバイアス電流供給回路とを備え、
   前記バイアス電流供給回路は、
   エミッタ端子またはソース端子が前記定電流源の入力端子と接続され、ベース端子またはゲート端子が前記ＬＤのオンオフ状態を制御するためのバイアス制御信号と接続されたトランジスタと、
   ソース端子が前記トランジスタのコレクタ端子またはドレイン端子と接続され、ゲート端子が一定の基準電圧と接続され、ドレイン端子が負荷回路を介して前記ＬＤのカソード端子と接続されたＮＭＯＳトランジスタとを含み、
   前記トランジスタは、ＮＰＮトランジスタまたはＭＯＳトランジスタであり、
   前記ＮＭＯＳトランジスタは、前記ＮＰＮトランジスタで前記ＬＤをオフ状態とするために前記バイアス電流を低下させた際に、前記負荷回路で発生する過渡電圧分以上の耐圧特性を有する
   ことを特徴とするＬＤ駆動回路。
2. 請求項１に記載のＬＤ駆動回路において、
   前記ＮＭＯＳトランジスタのゲート端子は、前記基準電位に代えて、当該ＮＭＯＳトランジスタのドレイン端子と接続されていることを特徴とするＬＤ駆動回路。
3. 請求項１または請求項２に記載のＬＤ駆動回路において、
   前記ＮＭＯＳトランジスタのドレイン端と接地電位との間に接続されて、前記過渡電圧をクランプするための複数のダイオードの直列接続回路をさらに備えることを特徴とするＬＤ駆動回路。
4. 請求項１〜請求項３のうちのいずれか１つに記載のＬＤ駆動回路において、
   前記負荷回路は、インダクタ、抵抗素子、インダクタと抵抗素子の並列接続回路、またはインダクタと抵抗素子の直列接続回路からなることを特徴とするＬＤ駆動回路。
5. 請求項１〜請求項４のうちのいずれか１つに記載のＬＤ駆動回路において、
   前記トランジスタに代えて、差動対をなす第１および第２のトランジスタを備え、
   前記第１のトランジスタは、エミッタ端子またはソース端子が前記定電流源の入力端子と接続され、ベース端子またはゲート端子が前記バイアス制御信号と接続され、コレクタ端子またはドレイン端子が前記ＮＭＯＳトランジスタのソース端子と接続されており、
   前記第２のトランジスタは、エミッタ端子またはソース端子が前記第１のトランジスタのエミッタ端子またはソース端子、および前記定電流源の入力端子と共通接続され、ベース端子またはゲート端子が前記バイアス制御信号の差動信号と接続され、コレクタ端子またはドレイン端子に基準電源が供給され、
   前記第１のトランジスタおよび前記第２のトランジスタは、ＮＰＮトランジスタまたはＭＯＳトランジスタである
   ことを特徴とするＬＤ駆動回路。

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