CN109144158B - 集成电路芯片的静态电流供给电路 - Google Patents

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Abstract

本发明公开了一种集成电路芯片的静态电流供给电路，包括：第一PMOS管，源极连接外部电源电压，漏极连接集成电路芯片的电源端，栅极连接控制电压；控制电压由控制电路提供；待机状态下，控制电路使控制电压为0V，第一PMOS管完全导通并提供待机静态电流；休眠状态下，控制电压设置为第一钳位电压，第一钳位电压的大小接近外部电源电压减第一PMOS管的阈值电压的值，使第一PMOS管保持导通并提供小于待机静态电流的休眠静态电流。本发明能降低静态电流且能提高电路的唤醒速度，能降低整体芯片的功耗和降低金属线电压降，能提高低压操作上的稳定性和良率。

Description

集成电路芯片的静态电流供给电路
技术领域
本发明涉及半导体集成电路，特别是涉及一种集成电路的静态电流供给电路。
背景技术
如图1所示，是现有集成电路芯片的静态电流供给电路的电路图，现有集成电路芯片的静态电流供给电路101包括：
第一PMOS管MP101，所述第一PMOS管MP101的源极连接外部电源电压VDD，所述第一PMOS管MP101的漏极连接所述集成电路芯片102的电源端VDDC。所述第一PMOS管MP101的栅极连接状态切换信号EN_DS。
第二PMOS管MP_DS101，所述第二PMOS管MP_DS101的源极连接外部电源电压VDD，所述第二PMOS管MP_DS101的栅极和漏极都连接所述集成电路芯片102的电源端VDDC。
当所述集成电路芯片102为休眠状态时，状态切换信号EN_DS为1，第一PMOS管MP101截止，第二PMOS管MP_DS101会呈二极管导通状态，第二PMOS管MP_DS101为所述集成电路芯片102提供休眠静态电流。
当所述集成电路芯片102为待机状态时，状态切换信号EN_DS为0，第一PMOS管MP101导通，第二PMOS管MP_DS101截止；第一PMOS管MP101为所述集成电路芯片102提供待机静态电流。
其中，在所述集成电路芯片102从休眠状态切换为待机状态时即唤醒时，所述第一PMOS管MP101会从截止状态切换为导通电流为待机静态电流的状态，从电流为0安的截止状态切换为导通电流为待机静态电流的导通状态会需要较长的时间，也即现有电路的唤醒时间较长。
其中，休眠静态电流是由呈二极管导通状态的第二PMOS管MP_DS101提供，也具有较大的值。
随着半导体制程技术往下走如到28nm工艺节点的具有高介电常数金属栅(HKMG)的CMOS器件，22nm工艺节点的鳍型场效应静态管(FinFet)，20nm工艺节点的FinFet，静态电流即静态漏电流占总电流的比例将越来越高，进而会影响整体芯片的功耗效能，还会影响金属线路电压降(IR drop)从而使低压操作上呈现不稳定性与低良率。
发明内容
本发明要解决的技术问题是提供一种集成电路芯片的静态电流供给电路，能降低静态电流且能提高电路的唤醒速度。
为解决上述技术问题，本发明提供的集成电路芯片的静态电流供给电路包括：
第一PMOS管，所述第一PMOS管的源极连接外部电源电压，所述第一PMOS管的漏极连接所述集成电路芯片的电源端。
所述第一PMOS管的栅极连接控制电压。
所述控制电压由控制电路提供。
在所述集成电路芯片为待机状态下，所述控制电路使所述控制电压为0V，所述第一PMOS管完全导通并提供待机静态电流。
在所述集成电路芯片为休眠状态下，所述控制电路使所述控制电压设置为第一钳位电压，所述第一钳位电压的大小接近所述外部电源电压减所述第一PMOS管的阈值电压的值，使所述第一PMOS管保持导通并提供休眠静态电流，所述休眠静态电流小于所述待机静态电流。
在所述集成电路芯片从休眠状态切换到待机状态时即唤醒时，所述第一PMOS管保持导通并使导通电流直接所述休眠静态电流上升到所述待机静态电流，用以增加唤醒速度。
进一步的改进是，所述控制电路包括开关电路和临界电压钳位电路。
所述开关电路控制所述控制电压在0V和所述第一钳位电压之间切换。
所述临界电压钳位电路导通时提供所述第一钳位电压。
进一步的改进是，所述开关电路包括第一NMOS管和第二PMOS管。
所述第一NMOS管的栅极和所述第二PMOS管的栅极都连接状态切换信号。
所述第一NMOS管的漏极连接所述第一PMOS管的栅极。
所述第一NMOS管的源极接地。
所述第二PMOS管的源极连接所述外部电源电压。
所述第二PMOS管的漏极连接所述临界电压钳位电路。
进一步的改进是，所述临界电压钳位电路由第三PMOS管组成。
所述第三PMOS管的源极连接所述第二PMOS管的漏极。
所述第三PMOS管的栅极和漏极都连接所述第一PMOS管的栅极。
进一步的改进是，所述状态切换信号为1时，所述第一NMOS管导通，所述第二PMOS管断开，所述第一PMOS管的栅极接0V的地信号。
进一步的改进是，所述状态切换信号为0时，所述第一NMOS管断开，所述第二PMOS管导通，所述第三PMOS管呈二极管导通状态并漏极提供所述第一钳位电压。
进一步的改进是，所述集成电路芯片包括单元阵列结构，所述单元阵列结构由多个单元结构排列而成。
进一步的改进是，各所述单元结构的器件包括28nm工艺节点的具有HKMG的CMOS器件，22nm工艺节点的FinFet，20nm工艺节点的FinFet。
和现有技术中，集成电路芯片的静态电流需要根据集成电路芯片的状态分别通过不同的电流路径来提供静态电流不同，本发明在集成电路芯片的待机状态和休眠状态下都采用第一PMOS管来提供静态电流，但是两种不同状态下的静态电流的大小通过连接到第一PMOS管的栅极的控制电压来控制，当控制电压为0V时，能使第一PMOS管在集成电路芯片在待机状态下提供待机静态电流；而当控制电压为第一钳位电压时，能使第一PMOS管在集成电路芯片在休眠状态下提供休眠静态电流；由于第一钳位电压的接近外部电源电压减第一PMOS管的阈值电压的值，故能使休眠静态电流得到减小从而能减少集成电路芯片的功耗。
同时，本发明在集成电路芯片从休眠状态切换到待机状态时，第一PMOS管都保持为导通并使导通电流直接休眠静态电流上升到待机静态电流，相对于现有技术中和第一PMOS管对应的PMOS管需要从截止状态切换为导通状态并将导通电流上升为待机静态电流相比，本发明能增加唤醒速度。
由于本发明能降低静态电流以及增加唤醒速度，故能降低整体芯片的功耗，以及降低IR drop，能提高低压操作上的稳定性和良率。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有集成电路芯片的静态电流供给电路的电路图；
图2是本发明实施例集成电路芯片的静态电流供给电路的电路图。
具体实施方式
如图2所示，是本发明实施例集成电路芯片的静态电流供给电路的电路图。本发明实施例集成电路芯片的静态电流供给电路1包括：
第一PMOS管MP1，所述第一PMOS管MP1的源极连接外部电源电压VDD，所述第一PMOS管MP1的漏极连接所述集成电路芯片2的电源端VDDC。
所述第一PMOS管MP1的栅极连接控制电压。
所述控制电压由控制电路3提供。
在所述集成电路芯片2为待机状态下，所述控制电路3使所述控制电压为0V，所述第一PMOS管MP1完全导通并提供待机静态电流。
在所述集成电路芯片2为休眠状态下，所述控制电路3使所述控制电压设置为第一钳位电压，所述第一钳位电压的大小接近所述外部电源电压VDD减所述第一PMOS管MP1的阈值电压的值，使所述第一PMOS管MP1保持导通并提供休眠静态电流，所述休眠静态电流小于所述待机静态电流。
在所述集成电路芯片2从休眠状态切换到待机状态时，所述第一PMOS管MP1保持导通并使导通电流直接所述休眠静态电流上升到所述待机静态电流，用以增加唤醒速度。
所述控制电路3包括开关电路和临界电压钳位电路。
所述开关电路控制所述控制电压在0V和所述第一钳位电压之间切换。
所述临界电压钳位电路导通时提供所述第一钳位电压。
所述开关电路包括第一NMOS管MN1和第二PMOS管MP2。
所述第一NMOS管MN1的栅极和所述第二PMOS管MP2的栅极都连接状态切换信号
Figure GDA0002432909630000043
所述第一NMOS管MN1的漏极连接所述第一PMOS管MP1的栅极。
所述第一NMOS管MN1的源极接地。
所述第二PMOS管MP2的源极连接所述外部电源电压VDD。
所述第二PMOS管MP2的漏极连接所述临界电压钳位电路。
所述临界电压钳位电路由第三PMOS管MP_DS2组成。
所述第三PMOS管MP_DS2的源极连接所述第二PMOS管MP2的漏极。
所述第三PMOS管MP_DS2的栅极和漏极都连接所述第一PMOS管MP1的栅极。
所述状态切换信号
Figure GDA0002432909630000041
为1时，所述第一NMOS管MN1导通，所述第二PMOS管MP2断开，所述第一PMOS管MP1的栅极接0V的地信号。
所述状态切换信号
Figure GDA0002432909630000042
为0时，所述第一NMOS管MN1断开，所述第二PMOS管MP2导通，所述第三PMOS管MP_DS2呈二极管导通状态并漏极提供所述第一钳位电压。
所述集成电路芯片2包括单元阵列结构(Cell Array)，所述单元阵列结构由多个单元结构排列而成。
各所述单元结构的器件包括28nm工艺节点的具有HKMG的CMOS器件，22nm工艺节点的FinFet，20nm工艺节点的FinFet。
和现有技术中，集成电路芯片的静态电流需要根据集成电路芯片的状态分别通过不同的电流路径来提供静态电流不同，本发明实施例在集成电路芯片2的待机状态和休眠状态下都采用第一PMOS管MP1来提供静态电流，但是两种不同状态下的静态电流的大小通过连接到第一PMOS管MP1的栅极的控制电压来控制，当控制电压为0V时，能使第一PMOS管MP1在集成电路芯片2在待机状态下提供待机静态电流；而当控制电压为第一钳位电压时，能使第一PMOS管MP1在集成电路芯片2在休眠状态下提供休眠静态电流；由于第一钳位电压的接近外部电源电压VDD减第一PMOS管MP1的阈值电压的值，故能使休眠静态电流得到减小从而能减少集成电路芯片2的功耗。
同时，本发明实施例在集成电路芯片2从休眠状态切换到待机状态时，第一PMOS管MP1都保持为导通并使导通电流直接休眠静态电流上升到待机静态电流，相对于现有技术中和第一PMOS管MP1对应的PMOS管需要从截止状态切换为导通状态并将导通电流上升为待机静态电流相比，本发明实施例能增加唤醒速度。
由于本发明实施例能降低静态电流以及增加唤醒速度，故能降低整体芯片的功耗，以及降低IR drop，能提高低压操作上的稳定性和良率。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (8)

1.一种集成电路芯片的静态电流供给电路，其特征在于，包括：
第一PMOS管，所述第一PMOS管的源极连接外部电源电压，所述第一PMOS管的漏极连接所述集成电路芯片的电源端；
所述第一PMOS管的栅极连接控制电压；
所述控制电压由控制电路提供；
在所述集成电路芯片为待机状态下，所述控制电路使所述控制电压为0V，所述第一PMOS管完全导通并提供待机静态电流；
在所述集成电路芯片为休眠状态下，所述控制电路使所述控制电压设置为第一钳位电压，所述第一钳位电压的大小接近所述外部电源电压减所述第一PMOS管的阈值电压的值，使所述第一PMOS管保持导通并提供休眠静态电流，所述休眠静态电流小于所述待机静态电流；
在所述集成电路芯片从休眠状态切换到待机状态时，所述第一PMOS管保持导通并使导通电流直接所述休眠静态电流上升到所述待机静态电流，用以增加唤醒速度。
2.如权利要求1所述的集成电路芯片的静态电流供给电路，其特征在于：所述控制电路包括开关电路和临界电压钳位电路；
所述开关电路控制所述控制电压在0V和所述第一钳位电压之间切换；
所述临界电压钳位电路导通时提供所述第一钳位电压。
3.如权利要求2所述的集成电路芯片的静态电流供给电路，其特征在于：所述开关电路包括第一NMOS管和第二PMOS管；
所述第一NMOS管的栅极和所述第二PMOS管的栅极都连接状态切换信号；
所述第一NMOS管的漏极连接所述第一PMOS管的栅极；
所述第一NMOS管的源极接地；
所述第二PMOS管的源极连接所述外部电源电压；
所述第二PMOS管的漏极连接所述临界电压钳位电路。
4.如权利要求3所述的集成电路芯片的静态电流供给电路，其特征在于：所述临界电压钳位电路由第三PMOS管组成；
所述第三PMOS管的源极连接所述第二PMOS管的漏极；
所述第三PMOS管的栅极和漏极都连接所述第一PMOS管的栅极。
5.如权利要求4所述的集成电路芯片的静态电流供给电路，其特征在于：所述状态切换信号为1时，所述第一NMOS管导通，所述第二PMOS管断开，所述第一PMOS管的栅极接0V的地信号。
6.如权利要求4所述的集成电路芯片的静态电流供给电路，其特征在于：所述状态切换信号为0时，所述第一NMOS管断开，所述第二PMOS管导通，所述第三PMOS管呈二极管导通状态并漏极提供所述第一钳位电压。
7.如权利要求1所述的集成电路芯片的静态电流供给电路，其特征在于：所述集成电路芯片包括单元阵列结构，所述单元阵列结构由多个单元结构排列而成。
8.如权利要求7所述的集成电路芯片的静态电流供给电路，其特征在于：各所述单元结构的器件包括28nm工艺节点的具有HKMG的CMOS器件，22nm工艺节点的FinFet，20nm工艺节点的FinFet。
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