JP2003091463A

JP2003091463A - メモリ装置

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Publication number: JP2003091463A
Application number: JP2002143984A
Authority: JP
Inventors: Junichi Maruyama; 純一丸山; Motoyasu Tsunoda; 元泰角田; Shinya Iguchi; 慎也井口; Kazuo Nakamura; 一男中村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-06-13
Filing date: 2002-05-20
Publication date: 2003-03-28
Anticipated expiration: 2022-05-20
Also published as: JP4059002B2

Abstract

(57)【要約】【課題】本発明は、揮発性メモリ（例えば、SDRAM）と
不揮発性メモリ（例えば、フラッシュメモリ）間のデー
タ転送をホストから制御可能とし、揮発性メモリと不揮
発性メモリとを備えたメモリ装置のホストからの制御性
を向上する。【解決手段】SDRAMと、フラッシュメモリと、ホストか
らのコマンドを受信し、解釈し、解釈されたコマンドに
応じてSDRAMとフラッシュメモリの間のデータ転送を開
始する制御部とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は揮発性メモリ並びに
不揮発性メモリを使用したメモリ装置に係り、高速かつ
安価なメモリシステムの構築に関する。

【０００２】

【従来の技術】揮発性メモリ並びに不揮発性メモリを使
用したメモリシステムにおいては、特開２００１−５７
２３に記載のように、電源投入時において不揮発性メモ
リの内容を揮発性メモリにコピーして、ホストから揮発
性メモリをアクセスして使用する方法がある。その場
合、電源遮断時においては揮発性メモリの内容を不揮発
性メモリにコピーし、その処理結果について専用線を用
いてホストに通知することにより安全に電源を遮断し
て、源遮断後もデータを保持する。

【０００３】

【発明が解決しようとする課題】上記従来技術では、揮
発性メモリ（DRAM）と不揮発性メモリ（フラッシュメモ
リ）間のデータ転送が、電源投入時若しくは電源遮断時
にしか行われないため、電源投入後、該メモリシステム
を使用している最中に該データ転送を行うことまでは考
慮していない。また、該データ転送は全ての不揮発性メ
モリ全体を対象にしているため、大容量のメモリに対し
ては転送に時間がかかってしまい、メモリシステムとし
て使用できるまでの準備に時間がかかってしまう。ま
た、電源遮断においてはコピー処理が終了したことをホ
ストに通知するために専用線を用いているため、既存の
揮発性メモリインタフェイスだけで制御することはでき
ない。更に、ホストから不揮発性メモリに対してアクセ
スすることまでは考慮されていない。また、揮発性メモ
リのデータ転送速度と不揮発性メモリのデータ転送速度
との相違については考慮されていない。

【０００４】本発明の目的は、ホストから揮発性メモリ
と不揮発性メモリ間のデータ転送を制御可能とし、ホス
トからの制御性を向上したメモリ装置を提供することで
ある。

【０００５】又は、本発明の目的は、ホストから不揮発
性メモリへのアクセスを可能とし、ホストからの制御性
を向上したメモリ装置を提供することである。

【０００６】

【課題を解決するための手段】本発明は、制御回路が、
ホストからのコマンドを受信し、解釈し、解釈されたコ
マンドに応じて、揮発性メモリと不揮発性メモリとの間
のデータ転送を開始する。

【０００７】又は、本発明は、制御回路が、ホストから
の揮発性メモリ上の予め定められたアドレスへのアクセ
ス指令（データリード、データライトを含む。）に応じ
て、揮発性メモリと不揮発性メモリとの間のデータ転送
を開始する。

【０００８】又は、本発明は、ホストと前記制御回路と
の間に位置する第１のインタフェイスが、揮発性メモリ
へ読み書きするデータを入出力する第１のインタフェイ
スと、ホストと制御回路との間に位置する第２のインタ
フェイスが、不揮発性メモリへ読み書きするデータを入
出力する。

【０００９】又は、本発明は、ホストと制御回路との間
に位置するインタフェイスが、揮発性メモリへ読み書き
するデータを入出力すると共に、不揮発性メモリへ読み
書きするデータを入出力する。

【００１０】又は、本発明は、保持回路が、揮発性メモ
リと不揮発性メモリとの間の転送データを保持する。

【００１１】

【発明の実施の形態】図24に示すメモリ装置４０００
は、例えば、携帯電話、ＰＤＡ（ＰｅｒｓｏｎａｌＤ
ｉｇｉｔａｌＡｓｓｉｓｔａｎｔｓ）、音楽再生装
置、デジタルカメラ、デジタルビデオカメラ、セットト
ップボックス、パーソナルコンピュータ、カーナビゲー
ションシステムなどの情報端末に実装することが可能な
メモリ装置４０００である。

【００１２】メモリ装置４０００は、ホスト４０４０に
指定されたアドレスに、ホスト４０４０に指定されたデ
ータを書込む機能と、電源が供給されている場合は書き
込まれたデータを少なくとも一定期間以上保持する機能
と、ホスト４０４０に指定されたアドレスに保持してい
るデータをホスト４０４０に出力する機能と、を有する
メモリ装置４０００であって、電源供給を停止しても書
き込まれたデータの一部あるいは全てを保持することが
可能な不揮発性を有し、メモリ装置４０００のホスト４
０４０は、メモリ装置４０００に対してアドレスの指定
と、メモリ装置４０００へのデータの書込みと、メモリ
装置４０００からのデータの読出しを、少なくともＳＤ
ＲＡＭ（シンクロナスダイナミックランダムアクセスメ
モリー）と電気的に互換性のあるインタフェイス４００
１によって行なうことができる機能を有するメモリ装置
４０００である。

【００１３】ここでいうホスト４０４０とは、例えば情
報端末に内蔵されたＣＰＵやＡＳＩＣ等といった情報処
理装置である。メモリ装置４０００には、例えばホスト
４０４０が各種情報処理を実行するための動作プログラ
ムを格納することができる。

【００１４】動作プログラムとは例えばＯＳ（オペレー
ションシステム）、ドライバ、ＪＡＶＡヴァーチャルマ
シン、ＪＡＶＡアプレット等（「ＪＡＶＡ」はSun Micr
osystems社の登録商標である）の各種アプリケーション
などである。また、ここでいう情報処理とは、例えば、
情報端末を構成する各ハードウェアの動作制御であった
り、データ演算、動画や音声の記録並びに再生などの処
理である。ホスト４０４０は、メモリ装置４０００を主
記憶として用いて、メモリ装置４０００に格納された動
作プログラムに基づいて動作することができる。また、
メモリ装置４０００には例えば動作プログラムで処理す
るための各種データを格納することもできる。ここでい
うデータとは、例えばテキスト、画像、音声、動画など
の各種データ、プログラムの動作パラメータや設定ファ
イル、などである。その他のデータを格納することもで
きる。

【００１５】メモリ装置４０００は、揮発性メモリであ
るがランダムアクセスが可能なＳＤＲＡＭ４０１０と、
不揮発性メモリであるフラッシュメモリ４０２０と、ホ
スト４０４０がメモリ装置４０００にアクセスするため
のＳＤＲＡＭ互換インタフェイス４００１とを備える。
メモリ装置４０００は、ＳＤＲＡＭ互換インタフェイス
４００１によってホスト４０４０に接続する。メモリ装
置４０００は、ＳＤＲＡＭ互換メモリとして動作するた
め、ホスト４０４０はメモリ装置４０００をＳＤＲＡＭ
インタフェイスを用いて制御できる。メモリ装置４００
０は、ＳＤＲＡＭ４０１０のデータの一部あるいは全て
をフラッシュメモリ４０２０に格納することができる。
メモリ装置４０００は、フラッシュメモリ４０２０のデ
ータの一部あるいは全てをＳＤＲＡＭ４０１０に読み出
すことができる。例えばメモリ装置４０００への電源供
給を停止する前に、ＳＤＲＡＭ４０１０のデータをフラ
ッシュメモリ４０２０に格納することにすれば、電源供
給停止によるＳＤＲＡＭ４０１０のデータ消失を防ぐこ
とができる。また、例えばメモリ装置４０００への電源
供給を開始した後、ホスト４０４０がメモリ装置４００
０にアクセスする前に、フラッシュメモリ４０２０のデ
ータをＳＤＲＡＭ４０１０に読み出すことにすれば、ホ
スト４０４０はメモリ装置４０００を不揮発性を持つＳ
ＤＲＡＭ互換メモリとして使用できる。メモリ装置４０
００は、ＳＤＲＡＭ４０１０とフラッシュメモリ４０２
０の間のデータ転送をホスト４０４０が任意に指定でき
る機能を有する。メモリ装置４０００は、メモリ装置４
０００の動作指示をホスト４０４０から受け付ける指示
受付機能と、メモリ装置４０００の状態をホスト４０４
０に対して通知する状態通知機能を有する。

【００１６】指示受付機能と状態通知機能は、ホスト４
０４０がメモリ装置４０００の所定のアドレスに対して
所定の書式のデータを読書きすることで行なう。そのた
め、ホスト４０４０は、メモリ装置４０００に対して指
示を行なうための専用ピンを、ＳＤＲＡＭインタフェイ
スに新たに追加することなく、指示受付機能と状態通知
機能を利用することができるため、ホスト４０４０は既
存のＳＤＲＡＭ４０１０とメモリ装置４０００を容易に
置き換えることができる。メモリ装置４０００のホスト
４０４０は、指示受付機能により、随時メモリ装置４０
００に対してＳＤＲＡＭ４０１０のデータをフラッシュ
メモリ４０２０に転送すること、並びにフラッシュメモ
リ４０２０のデータをＳＤＲＡＭ４０１０に転送するこ
とを指示できる。

【００１７】ここで、メモリ装置４０００は不揮発性を
有するデータ格納エリアを備えるため、利便性が高い。
また、通常のＳＤＲＡＭ４０１０と同等の転送速度を有
するためフラッシュメモリに直接アクセスする場合に比
べて転送時間を短縮できる。また、メモリ装置４０００
はＳＤＲＡＭ互換インタフェイス４００１を有するた
め、ＳＤＲＡＭインタフェイスを備えるホスト４０４０
は、ハードウェアの新規設計あるいは追加をすることな
くメモリ装置４０００を利用可能である。

【００１８】次に、メモリ装置４０００の有する機能の
例について説明する。

【００１９】メモリ装置４０００は、メモリ装置４００
０のＳＤＲＡＭ互換インタフェイス４００１信号をＳＤ
ＲＡＭ４０１０のＳＤＲＡＭインタフェイス４００１信
号にスルーパスする機能を有する。ＳＤＲＡＭ互換イン
タフェイス４００１信号のスルーパス機能により、ホス
ト４０４０はメモリ装置４０００をＳＤＲＡＭ互換のメ
モリ装置４０００として使用することができる。例え
ば、ホスト４０４０はメモリ装置４０００に対して、Ｓ
ＤＲＡＭ４０１０と同様の手順でリードコマンドやライ
トコマンドやリフレッシュコマンド等を発行することが
できる。メモリ装置４０００は、ＳＤＲＡＭ４０１０の
所定の領域に保持されたデータをフラッシュメモリ４０
２０の所定の領域に転送するストア機能を有する。スト
ア機能により、フラッシュメモリ４０２０に転送された
データは、メモリ装置４０００への電源供給の停止によ
ってＳＤＲＡＭ４０１０上から失われても、フラッシュ
メモリ４０２０上に保持しておくことができる。

【００２０】ストア機能は、メモリ装置４０００の動作
状態が所定のストア実行条件を満たした場合に実行す
る。ストア実行条件の一つは、例えば電源供給が停止さ
れることである。ストア実行条件の一つは、例えばホス
ト４０４０からストア実行指示が発行されたことであ
る。ストア実行条件の一つは、例えばメモリ装置４００
０の所定のレジスタが所定の範囲の値をとることであ
る。所定のレジスタとは、例えばホスト４０４０からメ
モリ装置４０００へのアクセス回数をカウントするカウ
ンタレジスタである。

【００２１】メモリ装置４０００は、ストア実行条件を
規定するストア実行条件情報を有する。メモリ装置４０
００は、ストア実行条件情報を変更する機能を有する。
メモリ装置４０００は、ストア実行条件情報の変更をホ
スト４０４０が指定できる機能を有する。メモリ装置４
０００は、ストア実行条件情報をフラッシュメモリ４０
２０に保存する機能を有する。メモリ装置４０００は、
ストア実行条件情報をフラッシュメモリ４０２０から読
込む機能を有する。メモリ装置４０００は、フラッシュ
メモリ４０２０の所定の領域に保持されたデータをＳＤ
ＲＡＭ４０１０の所定の領域に転送するロード機能を有
する。

【００２２】ロード機能は、メモリ装置４０００の動作
状態が所定のロード実行条件を満たした場合に実行す
る。ロード実行条件の一つは、例えば電源供給が開始さ
れることである。ロード実行条件の一つは、例えばホス
ト４０４０からロード実行指示が発行されたことであ
る。ロード実行条件の一つは、例えばメモリ装置４００
０の所定のレジスタが所定の範囲の値をとることであ
る。

【００２３】メモリ装置４０００は、ロード実行条件を
規定するロード実行条件情報を有する。メモリ装置４０
００は、ロード実行条件情報を変更する機能を有する。
メモリ装置４０００は、ロード実行条件情報の変更をホ
スト４０４０が指定できる機能を有する。メモリ装置４
０００は、ロード実行条件情報をフラッシュメモリ４０
２０に保存する機能を有する。メモリ装置４０００は、
ロード実行条件情報をフラッシュメモリ４０２０から読
込む機能を有する。メモリ装置４０００は、所定の手順
に従って、ＳＤＲＡＭ４０１０のアドレスとフラッシュ
メモリ４０２０のアドレスを対応付ける機能を有する。

【００２４】ストア機能並びにロード機能におけるデー
タ転送は、アドレス対応付け機能によって対応付けられ
たアドレス同士で行なう。アドレス対応付け機能はアド
レス対応付け情報に基づいて行なう。また、フラッシュ
メモリ４０２０には、データを正常に読書きできない不
良領域が存在することがある。そのため、フラッシュメ
モリ４０２０のメモリエリアは、フラッシュメモリ４０
２０上に存在する不良領域を使用しないようにする必要
がある。そこでアドレス対応付け情報は、不良領域に対
してデータアクセスが発生しないようにＳＤＲＡＭ４０
１０のアドレスとフラッシュメモリ４０２０のアドレス
を対応付ける。

【００２５】メモリ装置４０００は、アドレス対応付け
情報を格納するためのアドレス対応付け情報格納レジス
タを有する。メモリ装置４０００は、アドレス応付け情
報格納レジスタに格納されたアドレス対応付け情報を変
更する機能を有する。メモリ装置４０００は、アドレス
対応付け情報の変更をホスト４０４０が指定できる機能
を有する。メモリ装置４０００は、アドレス対応付け情
報をフラッシュメモリ４０２０に保存する機能を有す
る。メモリ装置４０００は、アドレス対応付け情報をフ
ラッシュメモリ４０２０から読込む機能を有する。メモ
リ装置４０００は、メモリ装置４０００への電源供給状
態を監視する機能を有する。

【００２６】次にメモリ装置４０００の構成についてよ
り詳細に説明する。メモリ装置４０００は少なくとも、
ＳＤＲＡＭ互換インタフェイス４００１と、ＳＤＲＡＭ
４０１０と、フラッシュメモリ４０２０と、制御装置４
０３０と、を備える。ＳＤＲＡＭ４０１０と制御装置４
０３０はＳＤＲＡＭインタフェイス４００２で接続す
る。

【００２７】制御装置４０３０とフラッシュメモリ４０
２０はフラッシュメモリインタフェイス４００３で接続
する。制御装置４０３０には、メモリ装置４０４０とホ
スト４０４０を接続するためのＳＤＲＡＭ互換インタフ
ェイス４００１を接続する。

【００２８】メモリ装置４０００は、例えば、ＳＤＲＡ
Ｍ４０１０と、フラッシュメモリ４０２０と、制御装置
４０３０とを、それぞれ別のシリコンチップ上に構成
し、各シリコンチップの端子間を例えばワイヤボンディ
ングなどで接続し、１つのパッケージ内に封止したマル
チチップパッケージとすることができる。ここで、パッ
ケージとは例えばＴＳＯＰ（ＴｈｉｎＳｍａｌｌＯ
ｕｔｌｉｎｅＰａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ
ＧｒｉｄＡｒｒａｙ）などのＬＳＩパッケージ形態の
ことを指す。

【００２９】ＳＤＲＡＭ互換インタフェイス４００１
は、例えばチップに電気信号を入出力する端子群と端子
群の役割のことであり、その電気的特性がＳＤＲＡＭの
端子群と互換性を有するインタフェイスである。例えば
メモリ装置４０００はＳＤＲＡＭと、各信号のセットア
ップ時間やホールド時間やＣＡＳレイテンシなどの特性
が互換性を有する。

【００３０】ホスト４０４０と制御装置４０３０を接続
するＳＤＲＡＭ互換インタフェイス４００１は例えばＪ
ＥＩＤＡ規格のＳＤＲＡＭと端子群の電気的特性のみな
らず、メモリ装置４０００のパッケージサイズや、メモ
リ装置４０００のパッケージに配置された例えばピンや
ハンダボール等の端子群のサイズ並びに端子群の配置等
も互換性を持たせることが望ましい。

【００３１】構成とすることで、ＳＤＲＡＭ互換インタ
フェイス４００１を備えたホスト４０４０は、ＳＤＲＡ
Ｍとメモリ装置４０００とを置き換えて使用することが
容易になる。

【００３２】ＳＤＲＡＭ互換インタフェイス４００１
は、例えばＳＤＲＡＭインタフェイス４００２に対し、
アドレス指定できるメモリエリアを制御用レジスタ分だ
け拡張したインタフェイスである。ＳＤＲＡＭ４０１０
は、ホスト４０４０に指定されたアドレスにホスト４０
４０に指定されたデータを書込む機能と、電源が供給さ
れている場合は書き込まれたデータを少なくとも一定期
間以上保持する機能と、ホスト４０４０に指定したアド
レスに格納されたデータを読み出しホスト４０４０に出
力する機能と、を有するメモリ装置４０００である。信
号の入出力をクロックに同期させて実行することで、同
期させないＤＲＡＭに比べてデータの転送速度を向上さ
せたメモリ装置４０００である。ＳＤＲＡＭ４０１０は
ＳＤＲＡＭインタフェイス４００２を有する。ＳＤＲＡ
Ｍインタフェイス４００２は、ＳＤＲＡＭ４０１０を利
用する外部装置（不図示）がＳＤＲＡＭ４０１０に対し
てアドレスやデータを指定する端子群である。

【００３３】フラッシュメモリ４０２０は、ホスト４０
４０に指定されたアドレスにホスト４０４０に指定され
たデータを書込む機能と、電源供給が停止されても書き
込まれたデータを少なくとも一定期間以上保持する不揮
発性と、ホスト４０４０に指定したアドレスに格納され
たデータを読み出しホスト４０４０に出力する機能と、
を有するメモリ装置４０００である。フラッシュメモリ
４０２０はフラッシュメモリインタフェイス４００３を
有する。フラッシュメモリインタフェイス４００３は、
フラッシュメモリ４０２０を利用する外部装置（不図
示）がフラッシュメモリ４０２０に対してアドレスやデ
ータを指定する端子群である。

【００３４】制御装置４０３０は、メモリ装置４０００
各部の動作を統括制御する機能を有する制御装置４０３
０である。制御装置４０３０は、メモリ装置４０００各
部の動作を統括制御し、メモリ装置４０００の各機能を
実現する機能を有する。制御装置４０３０は、ＳＤＲＡ
Ｍ互換インタフェイス４００１とＳＤＲＡＭインタフェ
イス４００２を接続し、ホスト４０４０とＳＤＲＡＭ４
０１０の間のデータ転送を中継する機能を有する。制御
装置４０３０は、ＳＤＲＡＭ４０１０の所定の領域に保
持されたデータをフラッシュメモリ４０２０の所定の領
域に転送するストア機能を有する。制御装置４０３０
は、フラッシュメモリ４０２０の所定の領域に保持され
たデータをＳＤＲＡＭ４０１０の所定の領域に転送する
ロード機能を有する。制御装置４０３０は、所定の手順
に従って、ＳＤＲＡＭ４０１０のアドレスとフラッシュ
メモリ４０２０のアドレスを対応付けるアドレス対応付
け機能を有する。制御装置４０３０は、制御用レジスタ
４０３１を有する。制御用レジスタ４０３１は、制御装
置４０３０が動作する際に必要となる各種情報を格納す
るためのレジスタである。

【００３５】制御用レジスタ４０３１の一部あるいは全
ては、ホスト４０４０が書換えることができる。制御用
レジスタ４０３１の一部あるいは全ては、ホスト４０４
０が読出すことができる。

【００３６】ホスト４０４０が制御用レジスタ４０３１
を書換える場合は、ホスト４０４０がＳＤＲＡＭ互換イ
ンタフェイス４００１によって制御用レジスタ４０３１
の所定のアドレスに所定の書式のデータを書込むことで
行なう。ホスト４０４０が制御用レジスタ４０３１の読
出す場合は、ホスト４０４０がＳＤＲＡＭ互換インタフ
ェイス４００１によって制御用レジスタ４０３１の所定
のアドレスから所定のデータを読出すことで行なう。

【００３７】制御装置４０３０は、任意の制御用レジス
タ４０３１にアクセスできる。あるいは、所定のレジス
タを書換禁止としたり、読出し禁止とすることもでき
る。

【００３８】制御用レジスタ４０３１のアドレスの指定
は、ＳＤＲＡＭのアドレス指定と同様の手順で行なうこ
とができる。制御用レジスタ４０３１は、例えばホスト
４０４０がメモリ装置４０００に各種動作指示を発行す
るための領域を有する。制御用レジスタ４０３１は、例
えばホスト４０４０がメモリ装置４０００の動作状態を
知るための情報を格納する領域を有する。制御用レジス
タ４０３１は、例えばストア実行条件情報を格納するた
めの領域を有する。制御用レジスタ４０３１は、例えば
ロード実行条件情報を格納するための領域を有する。制
御用レジスタ４０３１は、例えばアドレス対応付け条件
情報を格納するための領域を有する。

【００３９】制御装置４０３０は、電圧検出装置４０３
２を有する。電圧検出装置４０３２は、外部装置からメ
モリ装置４０００に供給される電源電圧をモニタリング
する装置である。電圧検出装置４０３２は、メモリ装置
４０００への供給電圧が所定の範囲の値になったこと、
あるいは供給電圧が所定の範囲にあること、を検知する
機能を有する。例えば、メモリ装置４０００への電源投
入時は、電源電圧が所定の値より大きくなったことを検
知する。所定の値とは、例えば制御装置４０３０が正常
動作可能な電圧値や、ＳＤＲＡＭ４０１０が正常動作可
能な電圧値や、フラッシュメモリ４０２０が正常動作可
能な電圧値等である。また、例えばメモリ装置４０００
の電源電圧が所定の値よりも小さくなったことを検知す
る。所定の値とは、例えば制御装置４０３０が正常動作
可能な電圧値や、ＳＤＲＡＭ４０１０が正常動作可能な
電圧値や、フラッシュメモリ４０２０が正常動作可能な
電圧値等である。

【００４０】制御装置４０３０は、電圧検出装置４０３
２を用いることで例えば電源が所定の値以上になったら
フラッシュメモリ４０２０の所定の領域のデータをＳＤ
ＲＡＭ４０１０の所定の領域にロードし、電源が所定の
値以下になったらＳＤＲＡＭ４０１０の所定の領域のデ
ータをＳＤＲＡＭ４０１０の所定の領域にストアする、
といった処理を行なうことができる。

【００４１】次にメモリ装置４０００のメモリエリアの
構成例について説明する。

【００４２】メモリ装置４０００は、ＳＤＲＡＭ４０１
０のメモリエリア内に、少なくとも一つ以上の不揮発エ
リア４０１１を構成する。

【００４３】不揮発エリア４０１１とは、フラッシュメ
モリ４０２０を用いたミラーリング４０６３を行なうエ
リアである。

【００４４】ＳＤＲＡＭ４０１０のメモリエリアのう
ち、不揮発エリア４０１１としないエリアを揮発エリア
４０１２とする。

【００４５】ここでは、フラッシュメモリ４０２０のミ
ラーエリア４０２１に格納されているデータをＳＤＲＡ
Ｍ４０１０の不揮発エリア４０１１に格納されているデ
ータに一致させること、あるいは、ＳＤＲＡＭ４０１０
の不揮発エリア４０１１に格納されているデータの複製
をフラッシュメモリ４０２０のミラーエリア４０２１に
格納すること、をミラーリング４０６３と呼ぶことにす
る。ただしフラッシュメモリ４０２０のミラーエリア４
０２１は、フラッシュメモリ４０２０の不良領域を除い
た論理アドレスで管理する。

【００４６】メモリ装置４０００は、フラッシュメモリ
４０２０のメモリエリア内に、少なくともＳＤＲＡＭ４
０１０のミラーリング４０６３を行なうためのミラーエ
リア４０２１と、制御用レジスタ４０３１を格納するた
めの制御用レジスタ格納エリア４０２２と、を有する構
成とする。ミラーエリア４０２１は少なくとも、ＳＤＲ
ＡＭ４０１０の不揮発エリア４０１１に格納された全て
のデータを格納できるだけのメモリエリアを有する構成
とする。

【００４７】ＳＤＲＡＭ４０１０は、揮発性のメモリで
あるため、ＳＤＲＡＭ４０１０に書き込まれたデータ
は、メモリ装置４０００への電源供給を停止すると失わ
れる。しかし、不揮発エリア４０１１に格納されたデー
タはフラッシュメモリ４０２０のミラーエリア４０２１
にミラーリングしておくことができるため、電源遮断後
も保持しておくことができる。揮発エリア４０１２に格
納されたデータは、電源遮断により失われる。ホスト４
０４０は、ＳＤＲＡＭ互換インタフェイス４００１を用
いて所定のアドレスを指定することで、ＳＤＲＡＭ４０
１０の不揮発エリア４０１１、ＳＤＲＡＭ４０１０の揮
発エリア４０１２、制御用レジスタ４０３１にアクセス
できる。

【００４８】次に、メモリ装置４０００におけるデータ
の伝達経路の例について説明する。

【００４９】データアクセス４０５１は、ホスト４０４
０がＳＤＲＡＭ４０１０に対してＳＤＲＡＭ互換インタ
フェイス４００１を用いてアクセスする経路である。こ
のとき、ホスト４０４０は、不揮発エリア４０１１並び
に揮発エリア４０１２の双方に自由にアクセスできる。

【００５０】レジスタ読出し４０５２は、ホスト４０４
０がＳＤＲＡＭ互換インタフェイス４００１を用いて制
御用レジスタ４０３１に格納された各種情報を読み出す
経路である。レジスタ書込み４０５３は、ホスト４０４
０がＳＤＲＡＭ互換インタフェイス４００１を用いて制
御用レジスタ４０３１に各種情報を書込む経路である。
電源供給開始４０６１は、メモリ装置４０００への電源
供給が開始された場合に、ミラーエリア４０２１から不
揮発エリア４０１０へデータをロードする経路である。
ロード４０６２は、ホスト４０４０からメモリ装置４０
００にロード実行指示が発行された場合などにミラーエ
リア４０２１から不揮発エリア４０１０へデータをロー
ドする経路である。ストア４０６２は、ホスト４０４０
からメモリ装置４０００にストア実行指示が発行された
場合などに不揮発エリア４０１０からミラーエリア４０
２１へデータをストアする経路である。電源供給停止４
０６１は、メモリ装置４０００への電源供給が停止され
る場合に、不揮発エリア４０１０からミラーエリア４０
２１へデータをストアする経路である。

【００５１】次に、以上のように構成したメモリ装置４
０００の動作の例について説明する。

【００５２】図25は、電源供給開始から電源供給停止ま
でのメモリ装置４０００の動作の一例を示すフロー図で
ある。まずホスト４０４０は、メモリ装置４０００に電
源供給を開始する（４１０１）。メモリ装置４０００
は、電源供給が開始されると、フラッシュメモリ４０２
０のミラーエリア４０２１のデータをＳＤＲＡＭ４０１
０の不揮発エリア４０１１にロードする。

【００５３】次にロード処理のフローの一例を説明す
る。メモリ装置４０００は、電圧検出装置４０３２が動
作可能な値まで供給電圧が上昇すると、制御用レジスタ
４０３１にビジー信号をセットする（４１０２）。ビジ
ー信号は制御用レジスタ４０３１の所定のアドレスに所
定の書式で格納する。ホスト４０４０は、制御用レジス
タ４０３１のアドレスのデータをポーリングすること
で、メモリ装置４０００の内部状態を知ることができ
る。ロード処理実行中は、ＳＤＲＡＭ互換インタフェイ
ス４００１とＳＤＲＡＭインタフェイス４００２は電気
的に分離する。

【００５４】上記処理により、ＳＤＲＡＭ互換インタフ
ェイス４００１を使用するホスト４０４０から制御用レ
ジスタ４０３１へのアクセスと、ＳＤＲＡＭインタフェ
イス４００２を使用するフラッシュメモリ４０２０から
ＳＤＲＡＭ４０１０へのロード処理を並行して実行する
ことができる。メモリ装置４０００は、電圧検出装置４
０３２によって、電源供給の状態を監視し、供給電圧が
所定の値になるまで待機する（４１０３）。ここで所定
の値とは、例えばＳＤＲＡＭ４０１０並びにフラッシュ
メモリ４０２０が共に正常動作可能な電圧値である。

【００５５】次に、フラッシュメモリ４０２０の制御用
レジスタ格納エリア４０２２から、各種制御用情報を読
出し、制御用レジスタ４０３１に格納する（４１０
４）。ここで、のように、フラッシュメモリ４０２０の
制御用レジスタ４０３１格納エリアの内容の一部あるい
は全部を制御装置４０３０の制御用レジスタ４０３１に
読み出すことをレジスタ復帰と呼ぶことにする。

【００５６】次に読み出した制御用レジスタ４０３１内
の、アドレス対応付け情報に基づき、フラッシュメモリ
４０２０のミラーエリア４０２１のデータをＳＤＲＡＭ
４０１０の不揮発エリア４０１１にロードする（４１０
５）。ロードが終了すると、制御用レジスタ４０３１の
ビジー信号を解除する（４１０６）。

【００５７】ロード処理が終了すると、それ以降、メモ
リ装置４０００は、ホスト４０４０からシャットダウン
指示を受け付ける（４１０７）までＳＤＲＡＭ互換メモ
リとして動作する（４１０８）。シャットダウン指示と
は、ホスト４０４０からメモリ装置４０００に対して電
源供給を停止することを通知するための指示であり、ホ
スト４０４０が制御用レジスタ４０３１の所定のアドレ
スに所定の書式のデータを書込むことで実現する。メ
モリ装置４０００は、ホスト４０４０からシャットダウ
ン指示を受け付けると、ＳＤＲＡＭ４０１０の不揮発エ
リア４０１１のデータをフラッシュメモリ４０２０のミ
ラーエリア４０２１にミラーリングする。

【００５８】次に、ストア処理のフローの一例を説明す
る。メモリ装置４０００は、ホスト４０４０からシャッ
トダウン指示を受け付けると、制御用レジスタ４０３１
にビジー信号をセットする（４１０９）。ビジー信号は
制御用レジスタ４０３１の所定のアドレスに所定の書式
で格納する。ホスト４０４０は、制御用レジスタ４０３
１のアドレスのデータをポーリングすることで、メモリ
装置４０００の内部状態を知ることができる。ストア処
理実行中は、ＳＤＲＡＭ互換インタフェイス４００１と
ＳＤＲＡＭインタフェイス４００２は電気的に分離す
る。上記処理により、ＳＤＲＡＭ互換インタフェイス４
００１を使用するホスト４０４０から制御用レジスタ４
０３１へのアクセスと、ＳＤＲＡＭインタフェイス４０
０２を使用するＳＤＲＡＭ４０１０からフラッシュメモ
リ４０２０へのストア処理を並行して実行することがで
きる。

【００５９】次に読み出した制御用レジスタ４０３１内
の、アドレス対応付け情報に基づき、ＳＤＲＡＭ４０１
０の不揮発エリア４０１１のデータをフラッシュメモリ
４０２０のミラーエリア４０２１にストアする（４１１
０）。

【００６０】次に、制御用レジスタ４０３１に格納され
た各種制御用信号をフラッシュメモリ４０２０の制御用
レジスタ格納エリア４０２２に書込む（４１１１）。こ
こで、のように、制御装置４０３０の制御用レジスタ４
０３１の内容の一部あるいは全部をフラッシュメモリ４
０２０の制御用レジスタ４０３１格納エリアに書込むこ
とをレジスタ退避４０７１と呼ぶことにする。レジスタ
退避が終了すると、制御用レジスタ４０３１のビジー信
号を解除する（４１１２）。ホストは、制御用レジスタ
４０３１のポーリングにより、ビジーが解除されたこと
を検出すると、メモリ装置４０００への電源供給を停止
する。

【００６１】以上述べた手順を実行した場合、メモリ装
置４０００へ電源供給の停止により、メモリ装置４００
０内のＳＤＲＡＭ４０１０に保持されているデータは失
われるが、その一部あるいは全てのデータのコピーを、
フラッシュメモリ４０２０上に保持しておくことがで
き、次回メモリ装置４０００に電源供給が開始された場
合は、フラッシュメモリ４０２０上に保持しておいたデ
ータを利用することができる。

【００６２】次にメモリ装置４０００がＳＤＲＡＭ互換
メモリとして使用するとき（４１０８）の動作について
より詳細に説明する。

【００６３】図26は、メモリ装置４０００がＳＤＲＡＭ
互換メモリとして動作するときの処理フローの一例を示
す図である。メモリ装置４０００はホスト４０４０から
ＳＤＲＡＭインタフェイス４００１を介してリード、ラ
イト、リフレッシュなどの各種ＳＤＲＡＭ動作指示を受
け付ける（４２０１）。

【００６４】次に受付た動作指示により処理を分岐す
る。受付た動作指示が、リードあるいはライトであった
場合は、ホスト４０４０に指定されたメモリアドレスを
判定する（４２０２）。受付た動作指示が、リードある
いはライト以外であった場合、あるいは、指定されたメ
モリアドレスがＳＤＲＡＭのメモリエリアを指定してい
る場合は、ＳＤＲＡＭ互換インタフェイス４００１信号
をＳＤＲＡＭインタフェイス４００２にスルーパスする
（４２０３）。本処理により、メモリ装置４０００はＳ
ＤＲＡＭ互換メモリとして動作することが可能となる。

【００６５】受付た動作指示が、リードあるいはライト
であり、かつ指定されたメモリアドレスが制御用レジス
タ４０３１を指定している場合は、リード指示である
か、ライト指示であるかによって処理を分岐する（４２
０４）。受付た動作指示がライトであった場合は、制御
用レジスタ４０３１の指定されたアドレスに、指定され
たデータを書込む（４２０５）。受付た動作指示がリー
ドであった場合は、制御用レジスタ４０３１の指定され
たアドレスに格納されたデータを所定の書式で、ＳＤＲ
ＡＭ互換インタフェイス４００１を介してホスト４０４
０に出力する（４２０７）。本処理により、メモリ装置
４０００は、ＳＤＲＡＭインタフェイスに信号ピンを追
加することなく、ホスト４０４０からの動作指示を受付
けること、並びにメモリ装置４０００の動作状態等の各
種情報をホスト４０４０に通知することが可能となる。

【００６６】次に、制御用レジスタ４０３１へのアクセ
スによりホスト４０４０から動作指示が発行された場合
は、指定された動作を開始する（４２０６）。ここで動
作は、例えばロード処理や、ストア処理や、アドレス対
応付け処理などである。動作の実行中は、ＳＤＲＡＭ４
０２０へのアクセスの競合を防ぐため、例えばホスト４
０４０のＳＤＲＡＭアクセスを禁止するか、あるいはア
クセスを無視する。あるいは、例えばＳＤＲＡＭ４０２
０を複数個持つ構成にしたり、あるいは例えばＳＤＲＡ
Ｍ４０２０を複数バンクに独立してアクセス可能な構成
にし、複数の処理を並行に実行できる構成としても良
い。例えば４２０１〜４２０３、あるいは４２０１〜４
２０６までの処理は、図25の４１０７、４１０８に示す
ようにホストからシャットダウン指示が発行するまで繰
り返す。すなわち、ホスト４０４０はメモリ装置４００
０をＳＤＲＡＭ互換メモリとして使用することができ
る。

【００６７】なお、ここではメモリ装置４０００内部に
ＳＤＲＡＭを使用する例を説明したが、他のメモリ、例
えばＤＤＲ−ＳＤＲＡＭ（ダブルデータレートＳＤＲＡ
Ｍ）などを使用する構成とすることもできる。また、こ
こではメモリ装置４０００とホスト４０４０を接続する
インタフェイスとしてＳＤＲＡＭ互換インタフェイス４
００１を使用する例を説明したが、他のインタフェイ
ス、例えばＤＤＲ−ＳＤＲＡＭインタフェイスを使用す
る構成とすることもできる。また、ここでは、不揮発メ
モリとしてフラッシュメモリ４０２０を使用する例を説
明したが、他の不揮発性メモリを使用することもでき
る。

【００６８】次に、本発明を適用したメモリ装置４００
０のより詳細な実施形態について説明する。

【００６９】図１は、本発明を適用したメモリ装置１０
１の実施形態の内部構成の一例を示している。メモリ装
置１０１は、不揮発性メモリであるフラッシュメモリ１
０２、揮発性メモリであるＳＤＲＡＭ（シンクロナスＤ
ＲＡＭ）１０３、及びこれらのメモリを制御するメモリ
制御部１０４から構成される。メモリ制御部１０４は、
ホスト１１１からの要求に応じて、ホスト１１１とメモ
リ装置１０１、並びにフラッシュメモリ１０２とＳＤＲ
ＡＭ１０３間のデータ転送等を制御する。ホスト１１１
は、通常、ＳＤＲＡＭインタフェイス１１２を介してＳ
ＤＲＡＭ１０３を直接アクセスするが、特定アドレスへ
の書き込みを行うことにより、フラッシュメモリ１０２
とＳＤＲＡＭ１０３間のデータ転送や、フラッシュメモ
リ１０２のフォーマット等、メモリ装置１０１の内部処
理を指示することができる。ホスト１１１とは、例え
ば、携帯電話、携帯情報端末（ＰＤＡ）、パーソナルコ
ンピュータ、音楽再生（及び録音）装置、カメラ、ビデ
オカメラ、セットトップボックス端末等が該当する。

【００７０】メモリ制御部１０４は、データ転送制御部
１０５、フラッシュメモリインタフェイス制御部１０
６、ＳＤＲＡＭインタフェイス制御回路１０７、及びデ
ータバッファ１０８から構成される。ホスト１１１がＳ
ＤＲＡＭ１０３を直接アクセスする場合、データ転送制
御部１０５及びＳＤＲＡＭインタフェイス制御回路１０
７はスルーパスされる。フラッシュメモリ１０２とＳＤ
ＲＡＭ１０３間のデータ転送は、両デバイス間の転送速
度差を吸収するため、データバッファ１０８を介して行
われる。フラッシュメモリ１０２からデータバッファ１
０８へのデータの転送（フラッシュメモリ１０２からの
読み出し）の際は、フラッシュメモリインタフェイス制
御部１０６内のＥＣＣ制御回路１０９が、フラッシュメ
モリ１０２から読み出されたデータに誤りが無いかどう
かをチェックし、誤りがある場合はデータの訂正を行
う。その際、読み出し対象となるセクタが不良セクタで
ある場合、代替セクタ制御回路１１０が不良セクタに対
する代替セクタを検出し、検出された代替セクタからデ
ータが読み出される。データバッファ１０８からフラッ
シュメモリ１０２へのデータの転送（フラッシュメモリ
１０２への書込み）の際は、読み出されたデータはデー
タバッファ１０８からデータ転送制御部１０５を介して
フラッシュメモリインタフェイス制御部１０６に転送さ
れる。フラッシュメモリインタフェイス制御部１０６
は、転送データに対するＥＣＣを生成する。生成された
ＥＣＣは、転送データと合わせてフラッシュメモリ１０
２に書き込まれる。その際、書込み対象となるセクタが
不良セクタである場合、代替セクタ制御回路１１０にて
不良セクタに対する代替セクタを検出し、検出された代
替セクタへデータが書き込まれる。

【００７１】図２は、ＳＤＲＡＭ１０３並びにフラッシ
ュメモリ１０２のアドレス空間並びに使用方法の一例を
示す図である。ＳＤＲＡＭ１０３のアドレス空間は、シ
ステム用ワーク領域２０１、コマンド／ステータス保持
領域２０２、揮発領域２０３、及び不揮発領域２０４か
ら構成される。システム用ワーク領域２０１には、ホス
ト１１１がシステムを管理するために必要な情報が格納
される（但し、後述の揮発領域２０３に格納しても構わ
ない）。コマンド／ステータス保持領域２０２は、メモ
リ装置１０１に対して内部処理を指示するために設けら
れる領域である。揮発領域２０３は、ホスト１１１がア
プリケーションを処理する上で必要な情報を格納するた
めの領域である。揮発領域２０３の内容は、メモリ装置
１０１の電源が遮断される際に消去される。不揮発領域
２０４には、電源遮断後も保持する必要のある情報が格
納される。ＳＲＤＡＭ１０３は揮発性メモリであるた
め、ＳＤＲＡＭ１０３上の不揮発領域２０４に格納され
た情報は、電源遮断前にフラッシュメモリ１０２にコピ
ーされ、フラッシュメモリ１０２上で保持される。

【００７２】上述のＳＤＲＡＭ１０３上のアドレス空間
を利用して以下のような処理が可能となる。電源投入後
に、フラッシュメモリ１０２上のプログラムデータをＳ
ＤＲＡＭ１０２の揮発領域２０３にコピーし、ホスト１
１１はＳＤＲＡＭ１０３上の揮発領域２０３をアクセス
することによりプログラムを利用することができる。こ
の場合、電源遮断時に揮発領域２０３に格納されていた
プログラムデータは破棄されるが、フラッシュメモリ１
０２上にプログラムデータが保持されているので問題な
い。また、電源投入後に、フラッシュメモリ１０２上の
ユーザデータをＳＤＲＡＭ１０３の不揮発領域２０４に
コピーし、ホスト１１１はＳＤＲＡＭ１０２上の不揮発
領域２０４をアクセスすることによりユーザデータを利
用することができる。ユーザデータが変更若しくは追加
されている場合は、電源遮断前にユーザデータはフラッ
シュメモリ１０２にコピーされ、フラッシュメモリ１０
２上で保持される。

【００７３】図３は、ホスト１１１がメモリ装置１０１
に対して指示する処理内容、即ちコマンドの一例を示す
図である。コマンドのアドレスは上述のコマンド／ステ
ータス保持領域２０２にマッピングされ、コマンド／ス
テータス保持領域２０２の先頭アドレスＡ２０９からオ
フセットアドレス３０１を加算したアドレスに配置され
る。アドレス０は、揮発領域２０３の先頭アドレス（Ａ
ＤＲｓｄＢ２１０）を、アドレス１は、揮発領域２０３
のサイズ（ｙ）を指定する。アドレス２は、不揮発領域
２０４の先頭アドレス（ＡＤＲｓｄＣ２１１）を、アド
レス３は、不揮発領域２０４のサイズ（ｚ）を指定す
る。これにより、ＳＤＲＡＭ１０３上の任意のアドレス
空間に揮発領域２０３並びに不揮発領域２０４をマッピ
ングすることが可能となる。なお、本例では、コマンド
／ステータス保持領域２０２は予め決められた固定値に
なっているが、上述と同様の規定を施すことにより、任
意の空間にマッピングすることも可能である。この場
合、ホストが最初にアクセスするためのコマンド／ステ
ータス保持領域２０２の先頭アドレス（ＡＤＲｓｄＡ２
０９）を、予め該メモリ装置１０１内部のレジスタやフ
ラッシュメモリ１０２に格納しておく。アドレス４は、
フラッシュメモリ１０２のフォーマットを指示する。ア
ドレス５は、フラッシュメモリ１０２に対するデータ転
送若しくは消去時の開始セクタアドレス（Ｄｔｘ２１
３）を指定する。アドレス６は、ＳＤＲＡＭ１０３に対
するデータ転送開始アドレス（Ｃｔｘ２１２）を指定す
る。アドレス７は、フラッシュメモリ１０２とＳＤＲＡ
Ｍ１０３間のデータ転送サイズ、若しくはフラッシュメ
モリ１０２のデータ消去サイズを指定する。アドレス８
は、フラッシュメモリ１０２とＳＤＲＡＭ１０３間のデ
ータ転送を起動する。アドレス９は、省電力モードを指
定する。アドレス９に対応するコマンドが発行された場
合、フラッシュメモリ１０２、並びにメモリ１０２を制
御するための回路への電源が遮断される。

【００７４】メモリ装置１０１は、ホスト１１１が発行
したコマンドの処理状態をホスト１１１に通知するため
に、アドレスｎ＋１にステータス／エラー情報３１４を
格納する。ホスト１１１は、あるコマンドを発行した
後、アドレスｎ＋１で示される記憶領域にアクセスする
ことにより、発行コマンドの処理結果を知ることができ
る。

【００７５】図４は、ステータス並びにエラーの内容の
一例を示す図である。Ｂｉｔ０は、コマンド処理中であ
ることを示す（４０１）。Ｂｉｔ１は、処理が正常に終
了したことを示す（４０２）。Ｂｉｔ２は、前述のＥＣ
Ｃ訂正を行い、訂正可能であったことを示す（４０
３）。Ｂｉｔ３は、ＥＣＣ訂正を行ったが訂正不可能で
あったことを示す（４０４）。Ｂｉｔ４は、コマンドの
処理が実行できなかったことを示す（４０５）。

【００７６】図５は、上述のコマンド発行時におけるシ
ステムの処理の手順を示すフローチャートである。ホス
ト１１１は、上述のアドレスに対してデータをライトを
行うことにより、メモリ装置１０１に対してコマンドを
発行する（５０１）。コマンドを受け取ったメモリ装置
１０１は、コマンドをデコードし（５０８）、デコード
結果に基づいて発行コマンドに対する内部処理を実行す
る（５０９）。処理終了後、メモリ装置１０１は、結果
をステータス／エラー情報を格納するアドレスｎ＋１に
書き込む（５１０）。ホスト１１１はアドレスをリード
して（５０２）、コマンドで指示した処理が正常に終了
したかどうか判定する（５０３）。正常に終了しなかっ
た場合（５０５）は、コマンドで指示した処理をリトラ
イするか、若しくは異常終了する（５０７）。

【００７７】本発明では、図１に示したメモリ制御部１
０４に、上述の処理を実行するための機能を施してい
る。以下、メモリ制御部１０４の中核を成すデータ転送
制御部１０５について詳細に説明する。

【００７８】図６は、データ転送制御部１０５の内部構
成を示す図である。データ転送制御部１０５は、コマン
ドデコーダ６０１、シーケンサ６０２、アドレスマッピ
ングテーブル６０３、フラッシュアドレス（ＡＤＲｆ
ｌ）生成回路６０４、セクタカウンタ６０５、フラッシ
ュ−バッファ転送回路６０６、ＳＤＲＡＭ−バッファ転
送回路６０７、ＳＤＲＡＭアドレス（ＡＤＲｓｄ）生成
回路６０８、ＭＵＸ／ＤＥＭＵＸ０（６０９）、バッフ
ァアドレス（ＡＤＲｂｕ）生成回路６１０、及びＭＵＸ
／ＤＥＭＵＸ１（６１１）から構成される。コマンドデ
コーダ６０１は、ホスト１１１が発行したコマンドの内
容を解釈する。シーケンサ６０２は、データ転送制御部
１０５全体の処理を管理するものである。

【００７９】図７は、シーケンサ６０２の状態遷移の一
例を示す図である。メモリ装置１０１に電源が投入され
た後、シーケンサ６０２は、ＳＤＲＡＭモード７０２に
移行し、メモリ装置１０１はＳＤＲＡＭ１０３として動
作する。その後、ホスト１１１が発行するコマンドによ
ってシーケンサ６０２の状態が遷移する。ホスト１１か
ら、フラッシュメモリ１０２のデータ転送を起動するコ
マンドＣＭＤｔｘ７０６（図３に示したアドレス８）が
発行された場合、シーケンサ６０２は、フラッシュ転送
モード７０３に遷移する。データ転送の処理が終了し、
そのステータス情報をライトするＳＴｔｘ７０７（図３
のアドレスｎ＋１へのライト）の書き込み時に、シーケ
ンサ６０２は、再度ＳＤＲＡＭモード７０２に遷移す
る。また、フラッシュメモリ１０２をフォーマットする
コマンドＣＭＤｆｍ７０８（図３のアドレス４）が発行
された場合、シーケンサ６０２はフラッシュフォーマッ
トモード７０４に遷移し、処理終了後、ステータスの書
き込みＳＴｆｍ７０９実行後にＳＤＲＡＭモード７０２
に遷移する。フラッシュメモリ１０２上のデータを消去
するコマンドＣＭＤｅｒ７１０（図３のアドレス１０）
が発行された場合、シーケンサ６０２は、フラッシュデ
ータ消去モード７０５に遷移し、処理終了後、ステータ
スの書き込みＳＴｅｒ７１１実行後にＳＤＲＡＭモード
７０２に遷移する。

【００８０】図６に戻って説明を続ける。アドレスマッ
ピングテーブル６０３は、ＳＤＲＡＭ１０３におけるア
ドレス空間上の不揮発領域２０４をフラッシュメモリ１
０２の論理セクタアドレス２０５に割り当てるものであ
る。ＡＤＲｆｌ生成回路６０４は、フラッシュメモリ１
０２上の論理セクタアドレスを生成する。セクタカウン
タ６０５は、ホスト１１１から指示された転送サイズに
基づき、フラッシュメモリ１０２のデータ転送セクタ数
を管理する。フラッシュ−バッファ転送回路６０６は、
フラッシュメモリ１０２とデータバッファ１０８間のデ
ータ転送を実行する。同様に、ＳＤＲＡＭ−バッファ転
送回路６０７は、ＳＤＲＡＭ１０３とデータバッファ１
０８間のデータ転送を実行する。ＡＤＲｓｄ生成回路６
０８は、ＳＤＲＡＭ１０３にアクセスするためのアドレ
スを生成する。ＭＵＸ／ＤＥＭＵＸ０（６０９）は、書
き込み時、ホスト１１１と接続されたＳＤＲＡＭインタ
フェイス１１２バスとデータ転送制御部１０５において
生成されたＳＤＲＡＭインタフェイスバス１１２のいず
れかを選択し、ＳＤＲＡＭインタフェイス制御回路１０
７に送る。また、読み出し時は、ＳＤＲＡＭインタフェ
イス制御回路１０７から送られるＳＤＲＡＭ１０３のデ
ータを、ホスト１１１と接続されたＳＤＲＡＭインタフ
ェイス１１２のデータバス若しくはＳＤＲＡＭ−バッフ
ァ転送回路６０７に送る。ＡＤＲｂｕ生成回路６１０
は、データバッファ１０８のアドレスを生成する。ＭＵ
Ｘ／ＤＥＭＵＸ１（６１１）は、データバッファ１０８
への書き込み時において、フラッシュ−バッファ転送回
路６０６若しくはＳＤＲＡＭ−バッファ転送回路６０７
の出力データバスをデータバッファ１０８に送る。ま
た、データバッファ１０８からデータを読み出す場合
は、フラッシュ−バッファ転送回路６０６若しくはＳＤ
ＲＡＭ−バッファ転送回路６０７に該データを送る。

【００８１】以下、フラッシュメモリ１０２からＳＤＲ
ＡＭ１０３へのデータ転送処理を例に挙げ、各回路の動
作を説明する。

【００８２】ホスト１１１は、データ転送を起動する前
に、フラッシュメモリ１０２側の転送始論理セクタアド
レス（Ｄｔｘ２１３）を指定する（図３のアドレス
５）。アドレスの指定方法としては、Ｄｔｘ２１３を指
定する以外に、ＳＤＲＡＭ１０３上のアドレス（Ｃｔｘ
２１２）を指定する方法もある。その場合、アドレスマ
ッピングテーブル６０３に基づいて、Ｃｔｘ２１２はＤ
ｔｘ２１３に変換される。Ｄｔｘ２１３はＡＤＲｆｌ生
成回路６０４にて保持され、フラッシュメモリインタフ
ェイス制御部１０６に送られる。ホスト１１１は、デー
タ転送サイズを設定するコマンド（図３のアドレス７）
を用いて転送サイズを設定する。設定された転送サイズ
は、セクタカウンタ６０５にて保持される。ここで、転
送サイズの指定がバイト単位であれば、転送サイズの情
報は、カウンタ６０５にてセクタ単位に変換され、フラ
ッシュメモリインタフェイス制御部１０６に送られる。
更にホスト１１１は、ＳＤＲＡＭ１０３の転送開始アド
レスＣｔｘ２１２を設定するコマンド（図３のアドレス
６）を発行する。Ｃｔｘ２１２はＡＤＲｓｄ生成回路６
０８にて保持される。

【００８３】データ転送を起動するコマンドＣＭＤｔｘ
７０６が発行されると、コマンドデコーダ６０１におい
てそのコマンド内容が解釈される。シーケンサ６０２
は、フラッシュ転送モード７０３に状態遷移し、ＭＵＸ
／ＤＥＭＵＸ０（６０９）を介して、ＡＤＲｓｄ生成回
路６０８並びにＳＤＲＡＭ−バッファ転送回路６０７の
出力をＳＤＲＡＭインタフェイス制御回路１０７に送る
ように指示する。また、フラッシュメモリインタフェイ
ス制御部１０６に対して、論理セクタアドレスＤｔｘ２
１３から指定された転送セクタ数のデータをフラッシュ
メモリ１０２から読み出すように指示する。読み出され
たセクタデータ（ＳＣＴｎ）は、フラッシュ−バッファ
転送回路６０６及びＭＵＸ／ＤＥＭＵＸ１（６１１）を
介してデータバッファ１０８に転送される。その後、デ
ータは、データバッファ１０８からＳＤＲＡＭ−バッフ
ァ転送回路６０７及びＭＵＸ／ＤＥＭＵＸ０（６０９）
を介してＳＤＲＡＭインタフェイス制御回路１０７に転
送され、ＳＤＲＡＭ１０３に書き込まれる。

【００８４】図８は、データ転送のタイミング例を示し
た図である。一つのセクタ（ＳＣＴ０（８０２））がフ
ラッシュメモリ１０２からデータバッファ１０８に転送
されると、データバッファ１０８からＳＤＲＡＭ１０３
へのデータ転送が開始され（８０４）、併せてフラッシ
ュメモリ１０２からデータバッファ１０８へのデータ転
送が継続される（ＳＣＴ１の転送）。なお、ＳＤＲＡＭ
１０３からフラッシュメモリ１０２へのデータ転送は上
述の転送経路とは逆の経路で行われる。

【００８５】以上説明したように、フラッシュメモリ１
０２からＳＤＲＡＭ１０３へのデータ転送をホスト１１
１からのコマンドに応じてあらかじめ実施しておくこと
によって、ホスト１１１は、ＳＤＲＡＭ１０３上のデー
タを高速にアクセスすることができる。またＳＤＲＡＭ
１０３上のデータをフラッシュメモリ１０２に転送する
ことにより、電源遮断後でもデータを保持することがで
きる。

【００８６】図９は本発明を適用したメモリ装置９０１
の第二の実施形態を示す図である。メモリ装置９０１
は、ホスト９０６との接続インタフェイスとして、図１
で示したＳＤＲＡＭインタフェイス１１２の他に、Ｍｕ
ｌｔｉＭｅｄｉａＣａｒｄ（ＭｕｌｔｉＭｅｄｉａＣａ
ｒｄはＩｎｆｉｎｅｏｎＴｅｃｈｎｏｌｏｇｉｅｓＡＧ
の登録商標。以下、「ＭＭＣ」と略記する）インタフェ
イス９０７を持つ。ＭＭＣは、フラッシュメモリ１０２
を記憶媒体とするメモリカードであり、ホスト９０６は
ＭＭＣコマンドを発行することによってフラッシュメモ
リ１０２のデータ読み出し並びに書き込みを行う。即
ち、メモリ装置９０１は、前述のメモリ間転送等の機能
の他に、ＭＭＣとしての機能も持つ。従って、メモリ装
置９０１におけるＭＭＣインタフェイス９０７は、ＭＭ
Ｃ仕様に準拠するものである。

【００８７】ＭＭＣインタフェイス９０７は、図１０に
示すように、チップセレクト端子（ＣＳ）１００１、コ
マンド端子（ＣＭＤ）１００２、２本のグランド端子
（ＧＮＤ１）１００３、１００６、ホスト９０６からの
電源供給端子（ＶＣＣ１）１００４、クロック端子（Ｃ
ＬＫ１）１００５、及びデータ（ＤＡＴ）１００７の７
つの端子から構成される。ＣＳ１００１は、ＭＭＣのＳ
ＰＩモードの動作において使用される入力端子であり、
ロウレベルでアクティブとなる。ＣＭＤ１００２は、ホ
スト９０６が、ＭＭＣ仕様に準拠したメモリカードコマ
ンドをメモリ装置９０１に送信したり、同仕様に準拠し
たメモリカードレスポンスをメモリ装置９０１から受信
するために使用する入出力端子である。ＤＡＴ１００７
は、ホスト９０６が、メモリカードインタフェイス仕様
に準拠した形式の入力データをメモリ装置９０１に送信
したり、同仕様に準拠した形式の出力データをメモリ装
置９０１から受信するために使用する入出力端子であ
る。ＣＬＫ１（１００５）は、ホスト９０６から供給さ
れるクロック信号が入力される端子である。ホスト９０
６が、ＣＭＤ１００２を通してメモリカードコマンド、
メモリカードレスポンスを送受信したり、ＤＡＴ１００
７を通してホストデータを送受信するときに、ＣＬＫ１
（１００５）にクロック信号が入力される。なお、ＭＭ
Ｃインタフェイス９０７の転送速度がシステム上ボトル
ネックとなる場合、ＭＭＣインタフェイス９０７の仕様
を変更して、ＣＬＫ１（１００５）のクロック周波数を
高めたり、ＤＡＴ１００７を複数本使用してデータをパ
ラレルに転送してもよい。

【００８８】メモリ装置９０１の内部構成は、図１で示
したメモリ装置１０１の内部構成と比べて、ＭＭＣイン
タフェイス制御部９０３が追加されており、ＭＭＣイン
タフェイス制御部９０３がデータ転送制御部９０５に接
続されている点が異なる。ここで、前述の実施形態で
は、ホスト１１１からのコマンド発行がＳＤＲＡＭイン
タフェイス１１２を介して実行される例を挙げたが、本
実施形態の構成では、ＭＭＣインタフェイス９０７を介
して実行することが可能である。即ち、図３に示したコ
マンドを、ＭＭＣのコマンドとして、ホスト９０６から
メモリ装置９０１に発行することができる。発行された
コマンドは、ＭＭＣインタフェイス制御部９０３におい
てコマンド制御回路９０４がその内容を解釈する。これ
は前述の図６で示したコマンドデコーダ６０１と同じ機
能である。

【００８９】また、上述と同様の機能を実現する形態と
して、図１３に示すような内部構成を取ってもよい。こ
れは、ＭＭＣとしての機能を実現するために必要な機能
を有するＭＭＣ制御部１３０２及びフラッシュメモリ１
０２、メモリ統括制御部１３０４、並びにＳＤＲＡＭ１
０３から構成される。メモリ統括制御部１３０４は、Ｍ
ＭＣインタフェイス９０７とＳＤＲＡＭインタフェイス
１１２を変換する機能を持つインタフェイス変換制御回
路１３０５及びＳＤＲＡＭインタフェイス制御回路１０
７から構成される。この構成の場合、ＭＭＣ用の制御Ｌ
ＳＩをそのまま流用することによって、ＭＭＣインタフ
ェイス９０７を持たないホスト１３０６に対しても（Ｓ
ＤＲＡＭインタフェイス１１２を介して）第二の実施形
態と同様の機能を提供することができる。

【００９０】なお、本発明は上記ＭＭＣインタフェイス
９０７に限らず、様々なインタフェイスに適用できる。
図１１及び図１２は、それぞれ、本発明をＳＤカード
（幅２４ミリメートル、長さ３２ミリメートル、厚さ
２。１ミリメートルで、９つの外部端子をもち、フラッ
シュメモリを搭載した小型メモリカード）とメモリース
ティック（メモリースティックはソニー株式会社の登録
商標である）のインタフェイスに適用したメモリ装置１
１０１、１２０１の内部構成の概略を示す図である。

【００９１】ＳＤカード外部端子は９つの端子からな
り、それらの位置は、端からＤａｔａ２端子１１０４、
Ｄａｔａ３端子１１０５、Ｃｏｍ端子１１０６、Ｖｓｓ
端子１１０７、Ｖｄｄ端子１１０８、Ｃｌｏｃｋ端子１
１０９、Ｖｓｓ端子１１１０、Ｄａｔａ０端子１１１
１、Ｄａｔａ１端子１１１２の順で並んでいる。Ｖｄｄ
端子１１０８は電源供給端子、Ｖｓｓ端子１１０７はグ
ランド端子、Ｄａｔａ０端子１１１１とＤａｔａ１端子
１１１２とＤａｔａ２端子１１０４とＤａｔａ３端子１
１０５はデータ入出力端子、Ｃｏｍ端子１１０６はコマ
ンド入出力端子、Ｃｌｏｃｋ端子１１０９はクロック入
力端子である。この場合、外部に接続するＳＤカード対
応ホスト１１１４とのインタフェイス仕様にＭＭＣと違
いがあるものの、ＭＭＣ外部端子と非常に類似した外部
端子を持ち、ＭＭＣと同様に外部からコマンドを発行す
ることにより動作する特徴を持つため、本発明を適用す
ることができる。

【００９２】一方、メモリースティック外部端子は１０
個の端子からなり、それらの位置は、端からＧｎｄ端子
１２０４、ＢＳ端子１２０５、Ｖｃｃ端子１２０６、予
約端子Ｒｓｖを１つ飛ばしてＤＩＯ端子１２０７、ＩＮ
Ｓ端子１２０８、予約端子Ｒｓｖを１つ飛ばしてＳＣＫ
端子１２０９、Ｖｃｃ端子１２１０、Ｇｎｄ端子１２１
１の順で並んでいる。Ｖｃｃ端子１２０６は電源供給端
子、Ｇｎｄ端子１２０４とはグランド端子、ＤＩＯ端子
１２０７はコマンドおよびデータ入出力端子、ＳＣＫ端
子１２０９はクロック入力端子である。メモリースティ
ックは、外部に接続するメモリースティック対応ホスト
１２１３とのインタフェイス仕様にＭＭＣと違いがある
ものの、ＭＭＣと同様に外部からコマンドを発行するこ
とにより動作する特徴を持つため、本発明を適用するこ
とができる。

【００９３】以上説明したように、ＭＭＣインタフェイ
ス９０７並びにＳＤＲＡＭインタフェイス１１２を有す
るホスト９０６は、メモリ装置９０１を、高速な揮発並
びに不揮発メモリとして使用するだけでなく、ＭＭＣと
しても使用することが可能となる。

【００９４】図１４は、本発明を適用したメモリ装置１
４０１の第三の実施形態を示した図である。メモリ装置
１４０１は、ホスト１４０８とのインタフェイスとして
ＭＭＣインタフェイス１４０７を持つ。なお、本実施形
態のメモリ装置１４０１はカード形状であるが、形状に
ついてはカードの形状だけでなく、前述の実施形態と同
様に、メモリ装置として扱うこともできる。図１４にお
けるメモリ装置１４０１の内部構成は、図９で示したメ
モリ装置９０１の内部構成と比べて、ＭＭＣインタフェ
イス制御部１４０３においてコマンドリッパ−回路１４
０５が追加されており、その出力がデータ転送制御部１
４０６に接続されている点が異なる。また、ホスト１４
０８との接続にはＳＤＲＡＭインタフェイス１１２は無
く、ＭＭＣインタフェイス１４０７だけである点が異な
る。その他の構成は図９と変わらない。

【００９５】前述の実施形態では、ホスト１１１、９０
６からＳＤＲＡＭ１０３へのアクセスはＳＤＲＡＭイン
タフェイス１１２を介して行われる例を示したが、本実
施形態の構成では、ＳＤＲＡＭ１０３へのアクセスも、
ＭＭＣインタフェイス１４０７を介して行われる。即
ち、メモリ装置１４０１は、ＭＭＣとしての機能の他
に、ＭＭＣインタフェイス１４０７を介して、フラッシ
ュメモリ１０２とＳＤＲＡＭ１０３間のデータ転送を指
示するコマンドを発行したり、ＭＭＣインタフェイス１
４０７からＳＤＲＡＭ１０３へのアクセスを行うことが
出来る。上述のアクセスを実現する一例として、例え
ば、新たに定義したＭＭＣコマンドを用いてコマンドの
データ領域にＳＤＲＡＭ１０３へのデータ書き込み若し
くは読み出し命令をカプセル化してＭＭＣ１４０１に発
行することが考えられる。この場合、ＭＭＣインタフェ
イス制御部１４０３のコマンド制御回路１４０４におい
てＳＤＲＡＭ１０３へのアクセスを要求するコマンドを
検出し、コマンドリッパ−回路１４０５においてアクセ
ス要求情報を取り出して、データ転送制御部１４０６の
コマンドデコーダ６０１（図６参照）に送ることによ
り、前述の実施形態と同様に、メモリ制御部１４０２か
らＳＤＲＡＭ１０３へのアクセスが可能になる。

【００９６】以上説明したように、ＭＭＣインタフェイ
ス１４０７だけを用いて、ＭＭＣとしての機能だけでな
く、高速な揮発並びに不揮発メモリとしても使用するこ
とが可能となる。

【００９７】なお、本発明で示したメモリ装置１０１、
９０１、１３０１、又は１４０１は、どのような形状に
も適用できる。例えば、各メモリチップと制御用チップ
を１つのパッケージに収納したＬＳＩにしてもよいし、
全ての機能を１つの半導体チップ上に収納してもよい。
更に、上述したＭＭＣ等メモリーカードの形状に収納し
てもよい。更に、本発明で示した不揮発性メモリ並びに
揮発性メモリの種別については各々フラッシュメモリ１
０２、ＳＤＲＡＭ１０３に限るものではなく、例えば不
揮発性メモリについて言えば、強誘電体メモリやＭＲＡ
Ｍ（磁気メモリ）等でも同様の処理が可能である。

【００９８】次に、本発明のＳＤＲＡＭ１０３上の不揮
発領域管理方法の詳細について述べる。図１５は、ＳＤ
ＲＡＭ１０３の不揮発領域の構成、及びＳＤＲＡＭ１０
３の不揮発領域とフラッシュメモリ１０２の記憶領域と
の対応関係を示す図である。

【００９９】ＳＤＲＡＭ１０３の不揮発領域は、図のよ
うに、用途別に領域ＳＡ１５０１、領域ＳＢ１５０２、
領域ＳＣ１５０３、領域ＳＤ１５０４、及び領域ＳＥ１
５０５に分けて管理される。各々の領域はフラッシュメ
モリ１０２上の領域ＦＡ１５１０、領域ＦＢ１５１１、
領域ＦＣ１５１２、領域ＦＤ１５１３、領域ＦＥ１(１
５１４)、及び領域ＦＥ２(１５１５)に対応付けられて
いる。ＳＤＲＡＭ１０３上の領域とフラッシュメモリ１
０２上の領域の対応付けは、一対一でなくてもよく、領
域ＳＥ１５０５と領域ＦＥ１（１５１４）及び領域ＦＥ
２（１５１５）とを対応付けてもかまわない。尚、これ
以上領域を分割して管理してもかまわない。

【０１００】領域の管理は、アドレスマッピングテーブ
ル６０３内に領域管理テーブル１６０１を用意し、その
情報に基づいてデータ転送制御部１０５が管理する。
尚、領域管理テーブル１６０１は、他の記録装置上に用
意してもかまわない。図１６は、領域管理テーブル１６
０１の具体例を示す図である。領域管理テーブル１６０
１は、フラッシュメモリ１０２の先頭から、順次領域を
割り当てた時の各領域の属性情報を管理する。例えば、
ＳＤＲＡＭの不揮発領域が、図１５に示すような領域構
成である場合、図１６に示すように各領域の属性が領域
管理テーブル１６０１に割り当てられる。各領域に属性
を設定することで、ホスト１１１の使用条件に応じてア
クセス方式などの特性を設定することが可能となる。

【０１０１】図１６において、ＯＦＦＳＥＴＡＤＤＲ
ＥＳＳの値ｐは、割り当て可能な領域数の最大値に設定
される。領域管理テーブル１６０１の領域情報が保存さ
れていない各領域は、予備領域１６０７として次回領域
割り当て時に使用するために、データ転送制御部１０５
により管理される。

【０１０２】図１７は、図１６で説明した領域属性情報
の一例である。

【０１０３】ＳＤＲＡＭ領域の先頭アドレス１７０２
は、ＳＤＲＡＭ領域の開始アドレスを指定する。フラッ
シュ領域の先頭アドレス１７０３は、ＳＤＲＡＭ領域の
先頭アドレス１７０２に対応するフラッシュメモリ領域
の開始アドレスを指定する。ＳＤＲＡＭ領域サイズ１７
０４は、ＳＤＲＡＭ領域のサイズを指定する。更新回数
１７０５は、フラッシュメモリ１０２からＳＤＲＡＭ１
０３へデータを転送した後、ＳＤＲＡＭ１０３上のデー
タが何度ホスト１１１により更新されたかを記録する。
ＳＤＲＡＭ１０３からフラッシュメモリ１０２へデータ
が書き込まれると０にクリアされる。更新回数閾値１７
０６は、０が指定されると、ＳＤＲＡＭ領域が更新され
るたびにフラッシュメモリ１０２へデータが書き込まれ
る。１以上の値が指定されると、ＳＤＲＡＭ領域が指定
回数更新されるまでフラッシュメモリ１０２へデータが
書き込まれない。プレイレース１７０７は、０が指定さ
れると、ＳＤＲＡＭ１０３が更新されても対応するフラ
ッシュメモリ領域上のデータが削除されない。１が指定
されると、対応するフラッシュメモリ領域上のデータが
削除される。データ複製数１７０８は、０が指定される
と、ＳＤＲＡＭ１０３上のデータが複製されない。１以
上が指定されると、ＳＤＲＡＭ１０３上のデータを指定
数複製してフラッシュメモリ１０２へデータが書き込ま
れる。ウェアレベリング数１７０９は、ＳＤＲＡＭ１０
３からフラッシュメモリ１０２へデータを書き込むたび
に書き込む位置を変化させるウェアレベリングという処
理を制御するパラメータである。０が指定されると、Ｓ
ＤＲＡＭ１０３からフラッシュメモリ１０２へデータを
書き込む際に、ウェアレベリングが行われない。１以上
の値が指定されると、ＳＤＲＡＭ１０３からフラッシュ
メモリ１０２へデータを書き込む際に、指定数のウェア
レベリングが行われる。例えば、１が指定された場合、
図１５の領域ＳＥおよび領域ＦＥ１（１５１４）、ＦＥ
２（１５１５）のように、ＳＤＲＡＭ領域の２倍の領域
がフラッシュメモリ１０２へ準備され、ＳＤＲＡＭ領域
ＳＥ１５０５からフラッシュメモリ１０２へデータを書
き込む際に、領域ＦＥ１（１５１４）と領域ＦＥ２（１
５１５）に交互にデータが書き込まれる。ウェアレベリ
ング値１７１０は、ウェアレベリング有効時に、次に書
き込むべき位置を計算するために必要なウェアレベリン
グ値である。値がウェアレベリング数１７０９と等しく
なると、０にクリアされる。ユーザ定義属性１７１１
は、ホスト１１１が設定可能な領域ごとのユーザ定義属
性値である。

【０１０４】図１８は、メモリ装置１０１起動時の領域
設定データ設定処理と初期化処理の手順を示したフロー
チャートである。メモリ装置１０１が起動すると、メモ
リ制御部１０４、ＳＤＲＡＭ１０３、及びフラッシュメ
モリ１０２が初期化される（１８０１）。初期化が終了
すると、メモリ制御部１０４は、領域設定データリード
指示をフラッシュメモリ１０２へ発行する（１８０
２）。フラッシュメモリ１０２は、領域設定データをメ
モリ制御部１０４へ送信する（１８０４）。メモリ制御
部１０４は、領域設定データをデータバッファ１０８へ
保存する（１８０３）。次に、メモリ制御部１０４は、
領域設定情報に基き、初期データをフラッシュメモリ１
０２からＳＤＲＡＭ１０３へ転送するよう指示し、デー
タの転送が行われる（１８０５）。データリード処理の
詳細については後述する。復号メモリ装置１０１は、必
要なデータがすべて読み込まれるまでデータリード処理
を繰り返す(１８０６)。データの転送が終了すると、メ
モリ装置１０１は、装置自身の初期化終了をホスト１１
１へ報告する（１８０７）。その後、ホスト１１１及び
メモリ装置１０１は通常動作を開始する（１８０８）。

【０１０５】図１９は、ホスト１１１が領域データを更
新するときの手順を示したフローチャートである。ホス
ト１１１は、領域設定データをメモリ装置１０１へライ
トする（１９０１）。メモリ制御部１０４は、このデー
タをデータバッファ１０８へ書き込み、データの更新を
する（１９０２）。その後、メモリ制御部１０４は、領
域設定データをフラッシュメモリ１０２の領域設定デー
タ記録領域へ書き込む（１９０３、１９０４）。

【０１０６】図２０は、ホスト１１１がメモリ装置１０
１へデータライトしたときの処理の手順を示したフロー
チャートである。

【０１０７】ホスト１１１は、メモリ装置１０１へデー
タをライトする（２００１）。このとき、メモリ制御部
１０４は、ホスト１１１のアクセスアドレスを検出する
（２００２）。ホスト１１１がライトしたデータはＳＤ
ＲＡＭ１０３へ記録される（２００３）。メモリ制御部
１０４は、検出したアクセスアドレスからホスト１１１
のアクセス領域を調べ、領域管理テーブル１６０１上の
領域属性を参照する（２００４）。その後、メモリ制御
部１０４は、領域属性の更新回数値１７０５に１を加え
る（２００５）。更新回数値１７０５が更新回数閾値１
７０６以上になると、メモリ制御部１０４は、ＳＤＲＡ
Ｍ１０３からフラッシュメモリ１０２へのデータライト
処理（２００７）の実行を指示し、その後更新回数値１
７０５をクリアする（２００８）。更新回数１７０５が
更新回数閾値１７０６に満たなければ、メモリ制御部１
０４は、プレイレース１７０７の有効判定を行う（２０
０９）。プレイレース１７０７が有効なら、メモリ制御
部１０４は、イレースすべき領域をフラッシュメモリ１
０２へ指示する（２０１０）。フラッシュメモリ１０２
は、指定領域のイレースを行う（２０１１）。プレイレ
ース１７０７が無効なら、メモリ制御部１０４は、処理
を終了する。

【０１０８】図２１は、データライト処理２００７の詳
細処理を示したフローチャートである。

【０１０９】メモリ制御部１０４は、ウェアレベリング
が有効か判定する（２１０１）。有効なら、メモリ制御
部１０４は、ウェアレベリング値に１を加える（２１０
２）。ウェアレベリング値１７１０がウェアレベリング
数１７０９以上になったら、メモリ制御部１０４は、ウ
ェアレベリング値１７１０をクリアする(２１０３、２
１０４)。次に、メモリ制御部１０４は、ウェアレベリ
ング値で示す領域へＳＤＲＡＭ１０３からフラッシュメ
モリ１０２へデータ転送を指示し（２１０５）、データ
転送終了後処理を終了する（２１１０）。ウェアレベリ
ングが無効なら、メモリ制御部１０４は、データ複製数
判定を行う（２１０６）。複製数が１以上なら、メモリ
制御部１０４は、ＳＤＲＡＭ１０３からフラッシュメモ
リ１０２へ指定数の複製データ転送を指示し（２１０
８）ＳＤＲＡＭ１０３及びフラッシュメモリ１０２は、
ＳＤＲＡＭ１０３からフラッシュメモリ１０２へのデー
タ転送を行う（２１０７）。次に、メモリ制御部１０４
は、ＳＤＲＡＭ１０３およびフラッシュメモリ１０２へ
データライトを指示し(２１０９)、ＳＤＲＡＭ１０３及
びフラッシュメモリ１０２は、通常のデータライトを行
う（２１１０）。

【０１１０】図２２は、メモリ装置１０１の動作を終了
する時の処理を示したフローチャートである。

【０１１１】ホスト１１１は、メモリ動作停止指示を発
行する（２２０１）。メモリ装置１０１は、ＳＤＲＡＭ
１０３上の未保存データのうち、保存すべきデータをす
べてフラッシュメモリ１０２へ書き込む（２００７）。
ＳＤＲＡＭ１０３上の保存すべき全領域のフラッシュメ
モリ１０２への書き込みが終了すると（２２０２）、メ
モリ装置１０１は、データ保存完了報告２２０３をホス
ト１１１へ発行する。その後、ホスト１１１はメモリ停
止処理を行う（２２０４）。

【０１１２】図２３は、フラッシュメモリ１０２からＳ
ＤＲＡＭ１０３へのデータ転送時の詳細処理を示したフ
ローチャートである。

【０１１３】メモリ制御部１０４は、データリードを実
行する領域のウェアレベリング有効判定を行う(２３０
０)。ウェアレベリングが有効なら、メモリ制御部１０
４は、ウェアレベリング値１７１０で示すフラッシュメ
モリ領域からＳＤＲＡＭ１０３へデータ転送を行うよう
指示し、データの転送が行われる（２３０１、２３０
３）。ウェアレベリング無効なら、メモリ制御部１０４
は、通常のデータリードの実行を指示し、通常のデータ
リードが行われる（２３０２、２３０３）。尚、データ
の転送時に、ＥＣＣ制御回路１０９がリードデータのＥ
ＣＣエラー訂正を自動的に行っても良い。これらの処理
終了後、メモリ制御部１０４は、ＳＤＲＡＭ１０３上に
読み出されたデータのエラー判定（２３０４）を行い、
エラーが発生していなければ処理を終了する。エラーが
発生していれば、メモリ制御部１０４は、データ複製領
域が有効か否か判定する(２３０５)。有効なら、メモリ
制御部１０４は、ＳＤＲＡＭ１０３及びフラッシュメモ
リ１０２に、複製領域からのデータリードを指示する
（２３０６、２３０８）。その後、メモリ制御部１０４
は、再びエラー判定を行い（２３０４）エラーが発生し
ていなければ処理を終了する。エラーが発生していれば
再び複製データが存在するか判定する（２３０５）。メ
モリ制御部１０４は、複製データがなくなるまでこの処
理を実行し、複製データがなくなってもエラーがなくな
らない場合は、エラー処理を実行する（２３０７）。エ
ラー処理の例としては、その領域を不良セクタとして代
替セクタ回路１１０が処理をして代替セクタを用意し、
エラーが発生したことをホスト１１１へ通知する等が考
えられる。

【０１１４】

【発明の効果】本発明によれば、揮発性メモリと不揮発
性メモリから構成されるメモリ装置において、高速かつ
不揮発なメモリシステムをホストに合わせて自由に構築
することができる。即ちホストがアクセス可能な揮発領
域に、不揮発な領域を自由にマッピングすることができ
る。また、任意のアドレス範囲に対して任意のタイミン
グで揮発メモリと不揮発メモリ間のデータ転送を実行す
ることが可能である。更に、ＭＭＣ等のカードインタフ
ェイスとの併用やカードインタフェイスだけで、揮発性
メモリ、不揮発性メモリへのアクセスが可能となるため
使い勝手が向上できる。

【図面の簡単な説明】

【図１】本発明を適用したメモリ装置の内部構成を示す
図である。

【図２】本発明を適用したＳＤＲＡＭ並びにフラッシュ
メモリのアドレス空間を示す図である。

【図３】本発明を適用したコマンド群の一例を示す図で
ある。

【図４】本発明を適用したステータス／エラー情報の一
例を示す図である。

【図５】本発明を適用したホスト並びにメモリ装置の処
理フローチャートを示す図である。

【図６】本発明を適用したデータ転送制御部の内部構成
を示す図である。

【図７】本発明を適用したシーケンサの状態遷移を示す
図である。

【図８】本発明を適用したデータ転送のタイミングチャ
ートを示す図である。

【図９】本発明を適用した他のメモリ装置の内部構成を
示す図である。

【図１０】本発明を適用したＭＭＣインタフェイスの端
子構成を示す図である。

【図１１】本発明を適用したＳＤカードインタフェイス
の端子構成を示す図である。

【図１２】本発明を適用したメモリスティックインタフ
ェイスの端子構成を示す図である。

【図１３】本発明を適用した更に他のメモリ装置の内部
構成を示す図である。

【図１４】本発明を適用した更に他のメモリ装置の内部
構成を示す図である。

【図１５】本発明を適用したＳＤＲＡＭ並びにフラッシ
ュメモリのアドレス空間を示す図である。

【図１６】本発明を適用したＳＤＲＡＭ並びにフラッシ
ュメモリのアドレス空間管理テーブルを示す図である。

【図１７】本発明を適用したアドレス空間管理テーブル
の詳細を示す図である。

【図１８】本発明を適用したホスト並びにメモリ装置の
起動時の処理フローチャートを示す図である。

【図１９】本発明を適用したホスト並びにメモリ装置の
アドレス空間管理テーブル更新時の処理フローチャート
を示す図である

【図２０】本発明を適用したホスト並びにメモリ装置の
ホストデータライト時の処理フローチャートを示す図で
ある。

【図２１】本発明を適用したメモリ装置のフラッシュメ
モリデータライト時の処理フローチャートを示す図であ
る。

【図２２】本発明を適用したホスト並びにメモリ装置の
動作終了時の処理フローチャートを示す図である。

【図２３】本発明を適用したメモリ装置のフラッシュデ
ータリード時の処理フローチャートを示す図である。

【図２４】本発明を適用したメモリ装置の構成例を示す
図である。

【図２５】本発明を適用したメモリ装置の電源供給開始
時から電源供給停止時までの処理フローの一例を示す図
である。

【図２６】本発明を適用したメモリ装置のＳＤＲＡＭ互
換メモリ動作の処理フローの一例を示す図である。

【符号の説明】

１０１、４０００…メモリ装置、１０２、４０２０…フ
ラッシュメモリ、１０３、４０１０…ＳＤＲＡＭ、１０
５…データ転送制御部、１０６…フラッシュメモリイン
タフェイス制御部、１１２、４００１…ＳＤＲＡＭイン
タフェイス、６０１…コマンドデコーダ、６０２…シー
ケンサ、６０６…フラッシュ−バッファ転送回路、６０
７…ＳＤＲＡＭ−バッファ転送回路、９０３…ＭＭＣイ
ンタフェイス制御部、９０７…ＭＭＣインタフェイス、
１３０２…ＭＭＣ制御部、１３０４…メモリ統括制御
部、１３０５…インタフェイス変換制御回路、１４０１
…複合型メモリカード、１４０５…コマンドリッパー回
路

フロントページの続き (72)発明者井口慎也神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者中村一男東京都小平市上水本町五丁目20番Ｔ１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5B018 GA04 HA04 HA23 HA35 KA03 KA13 LA03 MA24 NA02 NA06 QA05 QA11 5B035 AA00 BB09 CA11 CA22 CA29

Claims

【特許請求の範囲】

【請求項１】ホストからのデータを格納する揮発性メモ
リと、前記揮発性メモリに格納された前記データを格納
可能でかつ電気的に前記データを消去可能な不揮発性メ
モリと、前記揮発性メモリと前記不揮発性メモリとの間
の前記データの転送を制御する制御回路とを備えたメモ
リ装置において、前記揮発性メモリの前記データの格納領域の容量は、前
記不揮発性メモリの前記データの格納領域の容量よりも
大きいメモリ装置。
【請求項２】前記制御回路は、前記ホストからの電源供
給が開始された場合に、前記揮発性メモリに格納された
前記データを前記揮発性メモリへ転送し、前記ホストか
らの電源供給が停止される場合に、前記揮発性メモリに
格納された前記データを前記揮発性メモリに格納された
前記データを前記不揮発性メモリへ転送する請求項１に
記載のメモリ装置。
【請求項３】前記制御回路が使用する制御情報を格納す
る制御用レジスタを備え、前記不揮発性メモリは、前記制御用レジスタに設定され
た前記制御情報を格納するための制御用レジスタ格納領
域を有する請求項１に記載のメモリ装置。
【請求項４】前記揮発性メモリのアドレスと前記揮発性
メモリのアドレスとを対応づけるためのアドレス対応情
報を備え、前記制御回路は、前記アドレス対応情報内の前記揮発性
メモリのアドレスと前記揮発性メモリのアドレスとの対
応づけを変更する請求項１に記載のメモリ装置。
【請求項５】前記制御回路は、前記不揮発性メモリの前
記データの消去回数又は前記データの格納領域の不良化
に応じて、前記アドレス対応情報内の前記揮発性メモリ
のアドレスと前記揮発性メモリのアドレスとの対応づけ
を変更する請求項４に記載のメモリ装置。
【請求項６】揮発性メモリと、不揮発性メモリと、前記
揮発性メモリと前記不揮発性メモリとの間のデータ転送
を制御する制御回路とを備えたメモリ装置において、
前記制御回路は、ホストからのコマンドを受信し、解釈
し、解釈された前記コマンドに応じて前記データ転送を
開始するメモリ装置。
【請求項７】揮発性メモリと、不揮発性メモリと、前記
揮発性メモリと前記不揮発性メモリとの間のデータ転送
を制御する制御する制御回路とを備えたメモリ装置にお
いて、前記制御回路は、ホストからの前記揮発性メモリ上の予
め定められたアドレスへのアクセス指令に応じて、前記
データ転送を開始するメモリ装置。
【請求項８】揮発性メモリと、不揮発性メモリと、前記
揮発性メモリと前記不揮発性メモリとへのデータの読み
書きを制御する制御回路と、ホストと前記制御回路との
間に位置し、前記揮発性メモリへ読み書きするデータを
入出力する第１のインタフェイスとを備えたメモリ装置
において、前記ホストと前記制御回路との間に位置し、前記不揮発
性メモリへ読み書きするデータを入出力する第２のイン
タフェイスを備えたメモリ装置。
【請求項９】前記制御回路は、前記第２のインタフェイ
スを介して入力されたコマンドに応じて、前記揮発性メ
モリと前記不揮発性メモリとの間のデータ転送を開始す
る請求項８に記載のメモリ装置。
【請求項１０】揮発性メモリと、不揮発性メモリと、前
記揮発性メモリと前記不揮発性メモリとへのデータの読
み書きを制御する制御回路と、ホストと前記制御回路と
の間に位置し、前記揮発性メモリへ読み書きするデータ
を入出力するインタフェイスとを備えたメモリ装置にお
いて、前記インタフェイスは、前記不揮発性メモリへ読
み書きするデータを入出力するメモリ装置。
【請求項１１】前記インタフェイスは、メモリカードの
規格に沿ったインタフェイスを含む請求項５に記載のメ
モリ装置。
【請求項１２】揮発性メモリ、フラッシュメモリとを備
えたメモリ装置において、前記揮発性メモリと前記フラッシュメモリとの間のデー
タ転送を制御する制御回路と、前記DRAMと前記フラッ
シュメモリとの間の転送データを保持する保持回路を備
えたメモリ装置。
【請求項１３】情報を特定の単位でアクセスすることが
可能な、不良領域を含む記録部と、前記記録部を制御する記録部制御回路と、前記記録部と送受信するデータを一時的に記録するバッ
ファメモリと、前記記録部内の不良領域を管理するための情報を保存す
る揮発性メモリと、前記揮発性メモリの情報を処理する不良管理回路と、ホストからのアクセスを処理し、前記記録部制御回路と
前記不良管理回路に動作指示を出す手段を有するインタ
フェース制御回路を備えたメモリ装置において、前記記録部を複数の領域に分割して個別に管理する手段
と、分割単位ごとにその領域内に含まれる不良領域と、今後
発生する可能性のある不良領域を置き換えるための代替
領域を確保し管理する手段と、前記不良領域へ前記ホストがアクセスしたときに、変わ
りに前記代替領域をアクセスさせるためにアクセス先を
変換する手段とを有するメモリ装置。
【請求項１４】請求項１３に記載のメモリ装置におい
て、前記記録部が複数種類の不良特性を持ち、それぞれ
の不良特性に応じた回路で順次代替処理を行う手段を有
するメモリ装置。
【請求項１５】請求項１４に記載のメモリ装置におい
て、前記不良管理回路が、プログラマブルシーケンサとシー
ケンスを記録したROMで構成され、ROMを入れ替えること
によって前記シーケンスコードを変更することが可能で
あるメモリ装置。
【請求項１６】請求項１４に記載のメモリ装置におい
て、前記不良管理回路が、プログラマブルシーケンサとシー
ケンスを保持するRAMで構成され、起動時に記録部から
シーケンスコードを読出しシーケンスRAMへ保存し、こ
のシーケンスコードをシーケンサが実行することによっ
て前記シーケンスコードを変更することが可能であるメ
モリ装置。