CN101266979A

CN101266979A - 非易失性半导体存储器

Info

Publication number: CN101266979A
Application number: CN200810081774.6A
Authority: CN
Inventors: 细野浩司; 吉原正浩; 中村大; 甲斐洋一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-03-13
Filing date: 2008-03-13
Publication date: 2008-09-17
Anticipated expiration: 2028-03-13
Also published as: US20080225591A1; TWI389262B; JP2008227171A; TW200903736A; US7839679B2; KR100945839B1; CN101266979B; KR20080084655A

Abstract

根据本发明一方面的非易失性半导体存储器包括：存储单元阵列(12A和12B)，包括多个单元元件；电源衬垫(19)，设置在所述存储单元阵列(12A和12B)的第一方向的一端上；以及页缓冲器(13A－u和13B－u)，设置在所述存储单元阵列(12A和12B)的所述第一方向上。所述非易失性半导体存储器还包括：多条位线(BL(M1))，设置在所述存储单元阵列(12A和12B)上且沿所述第一方向延伸；以及第一电源线(Vss(M2))，设置在所述存储单元阵列上的所述多条位线(BL(M1))上，以连接所述电源衬垫(19)和所述页缓冲器(13A－u和13B－u)。

Description

非易失性半导体存储器

技术领域

本发明涉及一种非易失性半导体存储器的互连布局(layout)。

背景技术

近来，非易失性半导体存储器，特别地，NAND闪速存储器可用于各种电子装置，同时利用大容量和非易失性特性。

在NAND闪速存储器的情况下，单元元件(cell unit)包括串联连接的多个存储单元以及在多个存储单元两端上连接的两个选择栅晶体管。该单元元件被称为NAND串。

当随着日益增大的容量在存储单元和栅选择晶体管中进行小型化时，如果不适当地设计用于使用在存储单元阵列上设置的导电线的装置以及连接导电线的方法，导电线的电阻就变得棘手。

例如，对于连接到在单元元件的一端上的源扩散层的单元源线，以及对于连接到其中设置存储单元和选择栅晶体管的单元阱区的单元阱线(well line)，有必要使单元源线和单元阱线的电阻降低尽可能多，以稳定源扩散层和单元阱区的电位。

US2006/0198196(2006年9月7日)公开了一种技术，在该技术中设置在存储单元阵列上的多个金属层中的一个(最上层)被最大化地用于单元源线和单元阱线，以降低导电线的电阻。

发明内容

根据本发明一方面的非易失性半导体存储器包括：存储单元阵列，包括多个单元元件(cell unit)；电源衬垫，设置在所述存储单元阵列的第一方向的一端上；第一页缓冲器，设置在所述存储单元阵列的所述第一方向的另一端上；多条位线，设置在所述存储单元阵列上且沿所述第一方向延伸；以及第一电源线，设置在所述存储单元阵列上的所述多条位线上，以连接所述电源衬垫和所述第一页缓冲器。

附图说明

图1示出芯片布局的一个实例，本发明的实例应用于该芯片布局；

图2示出NAND单元元件；

图3示出位线与页缓冲器之间的关系；

图4示出电源电位的路径；

图5示出根据本发明的布局的第一实例；

图6是示出器件结构的一个实例的平面图；

图7是沿图6的VII-VII线截取的截面图；

图8是沿图6的VIII-VIII线截取的截面图；

图9是沿图6的IX-IX线截取的截面图；

图10是沿图6的X-X线截取的截面图；

图11是沿图6的XI-XI线截取的截面图；

图12示出位线电位的波动；

图13示出根据本发明的布局的第二实例；

图14示出基本图形的实例；

图15示出基本图形的实例；

图16示出根据本发明的布局的第三实例；

图17示出根据本发明的布局的第四实例；

图18示出根据本发明的布局的第五实例；

图19示出根据本发明的布局的第六实例；

图20示出根据本发明的布局的第七实例；

图21示出根据本发明的布局的第八实例；

图22示出根据应用实例的布局；

图23示出图22的区域X1的放大图；

图24示出图23的区域X2的放大图；

图25示出图24的区域X3的放大图；

图26示出图25的区域X4的放大图；

图27示出图25的区域X5的放大图；

图28示出图26的区域X6的放大图；

图29是分路区(shunt area)的放大图；

图30示出改变导电线的倾度的方法；以及

图31示出改变导电线的倾度的方法。

具体实施方式

下面将参考附图详细说明本发明一方面的非易失性半导体存储器。

1.概述

在非易失性半导体存储器中，从芯片特性和芯片尺寸的观点，在每一改进阶段中确定电路的体系结构和布局。

其中，仅在芯片的一侧中设置衬垫，同时将页缓冲器(读出放大器)设置在存储单元阵列的列方向上的两端上。

在这种情况下，为了向芯片中的所有电路稳定地供给电源电位Vdd和Vss，有必要考虑电源线的布局。

如上所述，在存储单元阵列上设置单元源线和单元阱线。因此，电源线经常沿着除了在存储单元阵列上的区域以外的芯片的边缘布局。

然而，不幸地，沿着芯片边缘的电源线的布局会增大芯片尺寸。

在本发明的一个实例中，采用这样的布局，其中电源线设置在存储单元阵列上。

另外，为了与其中在存储单元阵列的第一方向(列方向)上的两端上设置页缓冲器(读出放大器)的存储磁芯体系结构相对应，根据本发明的一个实例，使用电源线将电源电位从在存储单元阵列的第一方向上的一端上设置的电源衬垫供给到在存储单元阵列的第一方向上的另一端上设置的页缓冲器。

因此，电源电位Vdd和Vss可以稳定地供给到在芯片中设置的所有电路，而不增大芯片尺寸。

根据本发明的一个实例，设置在存储单元阵列上的单元源线和单元阱线还作为电源线被设置在同一导电层中。在这种情况下，电源线、单元源线和单元阱线被设置在一起，并且单元源线和单元阱线被设置在存储单元阵列中的分路区，这允许在所有的导电线中降低电阻。

当电源线设置在存储单元阵列上时，有时电源线与另一导电线(例如位线)之间的寄生电容变得棘手。

例如，当在擦除操作期间将擦除电位供给到单元阱区时，通过单元元件的漏极扩散层，擦除电位为位线充电。然后，当单元阱区变为地电位时，由于在位线处电位降低的速度方面被电源线覆盖的区域不同于未被电源线覆盖的区域，很难确定位线电位被强制放电的时间。

因此，首先，在本发明的一个实例中，采用其中存储单元阵列上的电源线以曲折的方式沿第一方向延伸的布局。

在这种情况下，由于对于所有的位线，被电源线覆盖的部分的比率可落在预定范围内，因此可以减少在位线中产生的寄生电容的波动。因此，在擦除操作期间，在位线BL处电位的降低速度中不产生大的波动。

其次，在本发明的一个实例中，采用这样的体系结构，其中电源线还设置在除了在存储单元阵列上的区域以外的区域中，并且在擦除操作期间在存储单元阵列上的电源线被设定为处于浮动状态。

在这种情况下，与其中位线是曲折的情况类似地，可以防止在擦除操作期间在位线BL处电位的降低速度中产生大的波动。

2.实例

接下来，将在下面描述一些实例。

(1)芯片布局

图1示出将本发明应用至其的芯片布局的实例。

芯片布局的必需点是衬垫区(电源衬垫)，其设置在存储单元阵列12A和12B的第一方向的一端上，而页缓冲器(读出放大器)13A-u和13B-u设置在存储单元阵列12A和12B的第一方向的另一端上。

图1的布局用于采用其中所有的位线可同时被读出的所有位线(ABL)读出放大器体系结构的情况中，或者用于在位线屏蔽读出放大器体系结构中布局间距疏松的情况中。

将描述详细的布局。

芯片11具有矩形形状，并且在芯片11上设置两个存储单元阵列12A和12B。然而，可以在芯片11上设置一个存储单元阵列，或者可以在芯片11上设置三个或更多个存储单元阵列。

存储单元阵列12A和12B包括沿第一方向设置的n个(n是大于等于2的自然数)块BK0，BK1，...，以及BKn-1。

块BK0，BK1，...，以及BKn-1中的每一个包括沿着与第一方向正交的第二方向设置的多个单元元件CU。

如图2所示，在NAND闪速存储器的情况下，单元元件CU是包括沿第一方向串联连接的多个存储单元MC以及在多个存储单元MC的两端上连接的两个选择栅晶体管ST的NAND串。

在存储单元阵列12A和12B上设置沿第一方向延伸的多条位线BL。

在沿存储单元阵列12A和12B的第一方向的两端处设置页缓冲器(PB)13A-u、13B-u、13A-d和13B-d。

在读/写期间，页缓冲器13A-u、13B-u、13A-d和13B-d具有暂时存储读出数据/写入数据的功能。在确认写入/擦除操作期间，页缓冲器13A-u、13B-u、13A-d和13B-d用作读出放大器(S/A)。

行解码器(RDC)14A和14B中的每一个被设置在沿着存储单元阵列12A和12B中每一个的第二方向的一端处(在与芯片11的边缘侧的端部相反的部分中)。可选地，行解码器可以设置在沿着存储单元阵列12A和12B中的第二方向的两端处。

由于行解码器仅仅设置在存储单元阵列的一侧，前一布局被称为一侧行解码器体系结构，而由于行解码器设置在存储单元阵列的两端，后一布局被称为两侧行解码器。

在存储单元阵列12A和12B的第一方向的一端沿着芯片11的边缘设置衬垫区16。在页缓冲器13A-d和13B-d与衬垫区16之间设置外围电路15。

图3示出位线与页缓冲器之间的关系。

在存储单元阵列12A和12B中，设置m条(m是大于等于二的自然数)位线BL0，BL1，...，以及BLm-1。

位线BL0，BL2，...，以及BLm-2连接到页缓冲器13A-u和13B-u，而位线BL1，BL3，...，以及BLm-1连接到页缓冲器13A-d和13B-d。

然而，由于通过实例示例出图3的体系结构，位线与页缓冲器之间的连接关系不限于图3的关系。

可选地，例如，可以采用其中位线BL0，BL1，BL4，BL5，...连接到页缓冲器13A-u和13B-u而位线BL2，BL3，BL6，BL7，...连接到页缓冲器13A-d和13B-d的体系结构来替代图3的体系结构。

在图3的体系结构中，如由图4的箭头所示，从设置在存储单元阵列12A和12B的一端上的衬垫区(电源衬垫)16将电源电位Vdd和Vss供给到设置在存储单元阵列12A和12B的另一端上的页缓冲器13A-u和13B-u。

(2)电源线布局

下面将描述电源线布局的具体实例。

A.第一实例

图5示出电源线布局的第一实例。

图5(a)示出设置在存储单元阵列中的多个金属层中的一个，例如从半导体衬底侧开始的第三金属层M2中的导电线的布局。图5(b)示出设置在图5(a)的导电线正下方的导电线和存储单元阵列。

沿第一方向延伸的位线BL设置在存储单元阵列12A和12B上。位线BL设置在从半导体衬底侧开始的第二金属层M1中。沿第一方向延伸的分路区SH设置在存储单元阵列12A和12B中。

在第二方向上以预定间隔设置分路区SH。

分路区SH是这样的区域，其中形成分路互连和接触孔，以降低单元源线、阱互连和选择栅线的电阻。

沿第一方向延伸的导电线CL1和CL2设置在分路区SH上。导电线CL1和CL2设置在从半导体衬底侧开始的第二金属层M1中。

电源线Vss设置在存储单元阵列12A和12B上的位线BL上。沿第一方向延伸的电源线Vss向页缓冲器13A-u、13B-u、13A-d和13B-d供给地电位d。电源线Vss设置在从半导体衬底侧开始的第三金属层M2中。

电源线Vss还设置在除了存储单元阵列12A和12B上的区域以外的区域中。也就是，在除了存储单元阵列12A和12B上的区域以外的区域中，电源线Vss设置在金属层M1和M2中，并且电源线Vss具有包围存储单元阵列12A和12B的图形。

结果，电源线Vss整体变成梯子状。

电源线Vss连接到电源衬垫19。电源线Vss被形成为网络状，以便在页缓冲器或外围电路中不形成高电阻区。通过网络状互连，电源线Vss连接到电源(Vss)衬垫19。

在第一实例中，仅仅示例了一个电源衬垫19。可选地，可以在芯片上的衬垫区中设置多个电源衬垫19。

单元源线CELSRC和单元阱线CPWELL设置在存储单元阵列12A和12B上的位线BL以及导电线CL1和CL2上。

单元源线CELSRC沿第一方向延伸，且单元源线CELSRC通过分路区SH向存储单元阵列12A和12B中的单元元件的源扩散层供给预定电位(例如地电位)。单元源线CELSRC设置在从半导体衬底侧开始的第三金属层M2中。

沿第一方向延伸的单元阱线CPWELL通过分路区SH向存储单元阵列12A和12B中的单元阱区供给预定电位(例如地电位和擦除电位)。单元阱线CPWELL设置在从半导体衬底侧开始的第三金属层M2中。

单元源线CELSRC和单元阱线CPWELL通过接触孔CH连接到位于单元源线CELSRC和单元阱线CPWELL下方的导电线CL1和CL2。

单元源线CELSRC连接到单元源线驱动器(CELSRC drv.)17，而单元阱线CPWELL连接到单元阱线驱动器(CPWELL drv.)18。

将电源线Vss、单元源线CELSRC和单元阱线CPWELL设置在同一导电层中，即从半导体衬底侧开始的第三金属层M2中。

控制信号A1是向单元源线CELSRC供给地电位的控制信号，而控制信号A2是向单元阱线CPWELL供给地电位的控制信号。

图6示出在图5的存储单元阵列中的金属层M0的布局的一个实例。

图7是沿图6的VII-VII线截取的截面图。

具体地，图7是在其中在单元元件CU上的位线BLk上设置电源线Vss的区域的第一方向上的截面图。

在P型半导体衬底21a中形成包括N型阱区21b和P型阱区21c的双阱区。

在P型阱区21c中形成单元元件CU。单元元件CU是包括串联连接的多个存储单元和连接在多个存储单元两端上的两个选择栅晶体管的NAND串。

通过在P型阱区21c中的n型扩散层，串联连接多个存储单元。在单元元件CU的一端上形成源扩散层22，并且在另一端上形成漏扩散层23。通过接触插塞24将单元元件CU的另一端上的漏扩散层23连接到位线BLk。位线BLk设置在从半导体衬底21a侧开始的第二金属层M1中。

电源线Vss设置在位线BLk中。电源线Vss设置在从半导体衬底21a侧开始的第三金属层M2中。

图8是沿图6的VIII-VIII线截取的截面图，以及图9是沿图6的IX-IX线截取的截面图。

具体地，图8是在其中在单元元件CU上的位线BLj上设置单元源线CELSRC的区域的第一方向上的截面图。图9是在其中在分路区SH上设置单元源线CELSRC的区域的第一方向上的截面图。

通过接触插塞26将单元元件CU的源扩散层22连接到导电线27，并且导电线27设置在从半导体衬底21a侧开始的第一金属层M0中。用图6中所示的图形将导电线27引出到分路区SH。

在分路区SH中，通过接触插塞28将导电线27连接到导电线CL1，并且导电线CL1设置在从半导体衬底21a侧开始的第二金属层M1中。通过接触插塞29将导电线CL1连接到单元源线CELSRC，并且单元源线CELSRC设置在从半导体衬底21a侧开始的第三金属层M2中。

为了便于理解，在图6中未示出图9的接触插塞28和29。

图10是沿图6的X-X线截取的截面图，以及图11是沿图6的XI-XI线截取的截面图。

具体地，图10是在其中在单元元件CU上的位线BLi上设置单元阱线CPWELL的区域的第一方向上的截面图。图11是在其中在分路区SH上设置单元阱线CPWELL的区域的第一方向上的截面图。

通过接触插塞31A将在P型阱区21c中的P⁺型接触区30A连接到导电线CL2，并且导电线CL2设置在金属层M1中。

类似地，通过接触插塞31B将在N型阱区21b中的N⁺型接触区30B连接到导电线32B，并且导电线32B设置在金属层M0中。通过接触插塞33B将导电线32B连接到导电线CL2，并且导电线CL2设置在金属层M1中。

通过接触插塞34将导电线CL2连接到单元阱线CPWELL，并且单元阱线CPWELL设置在金属层M2中。

这样，根据第一实例的布局，电源线Vss设置在存储单元阵列上的区域中，这允许对设置在芯片中的所有电路稳定地供给电源电位而不增大芯片尺寸。

例如，如图7至11所示，在擦除操作期间，首先，晶体管HV关断，以将单元源线CELSRC设定为处于浮动状态，同时将位线BLi，BLj和BLk设定为处于浮动状态。

然后，当将擦除电位(例如20V)Vera给予单元阱区21b和21c时，擦除电位Vera通过单元元件CU的源扩散层22为单元源线CELSRC充电，并且通过漏扩散层23为位线BLi，BLj和BLk充电。

因此，在单元源线CELSRC处的电位以及在位线BLi，BLj和BLk处的电位分别变为(Vera-Vf)，其中从擦除电位Vera减去由PN结引起的电压降Vf。

此时，在电源线Vss设置在位线上的地方，有必要将位线BLk与电源线Vss之间的寄生电容C3充电为(Vera-Vf)，如图7中所示。

因此，产生擦除电位Vera的电位产生电路上负载增加，并且由于电位产生电路的能力不足，有可能不完全擦除存储单元。

如图7所示，在被电源线Vss覆盖的位线BLk中产生寄生电容C3，并且如图8和10所示，在未被电源线Vss覆盖的位线BLi和BLj中不产生寄生电容C3。

这意味着，在擦除操作期间，在位线中产生的寄生电容取决于位线BL。在这种情况下，在位线BLi、BLj和BLk处电位的波动有变化，如图12所示。

特别地，当单元阱区21b和21c从擦除电位Vera变为地电位时，在被电源线Vss覆盖的位线BLk处的电位的降低速度慢于在未被电源线Vss覆盖的位线BLi和BLj处的电位的降低速度。

从电位线处电位的预测的观点，该现象是不利的。

通常，在擦除操作之后预测位线处的电位，并且在电位线的电位低于预定值时强制性地对位线电位进行放电。然而，当不适当地预测位线电位时，在位线电位超过预定值时，强制性地进行放电，这导致元件的击穿。

因此，以下的第二至第八实例提出这样的电源线布局，其中在擦除操作期间，在位线中产生的寄生电容的波动落在预定范围内。

B.第二实例

图13示出电源线布局的第二实例。

图13(a)示出在设置在存储单元阵列上的多个金属层中的一个中，例如在从半导体衬底侧开始的第三金属层M2中的导电线的布局。图13(b)示出在图13(a)的导电线正下方设置的导电线和存储单元阵列。

第二实例的布局与第一实例的布局的不同之处在于，电源线Vss以曲折的方式沿第一方向延伸。其它结构与第一实例的类似。

与电源线Vss类似地，设置在与电源线Vss在同一导电层(第三金属层M2)中的单元源线CELSRC和单元阱线CPWELL也以曲折方式沿第一方向延伸。

在第二实例中，对于在电源线Vss的正下方的第二金属层M1中设置的所有位线BL，由于被电源线Vss覆盖的部分的比率(覆盖率)可落在预定范围内，可降低在位线BL中产生的寄生电容的波动。因此，在擦除操作期间，在位线BL处电位的降低速度中不产生大的波动。

将具体说明第二实例的布局。

在存储单元12A和12B上设置沿第一方向延伸的位线BL。在存储单元12A和12B上设置沿第一方向延伸的分路区SH。

在第二方向上以预定间隔设置分路区SH。在分路区SH中不设置位线BL，且形成用于单元阱区和单元元件的源扩散层的接触孔。

在分路区SH上设置沿第一方向延伸的导电线CL1和CL2。

在存储单元阵列12A和12B上的位线BL上设置电源线Vss。电源线Vss以曲折方式沿第一方向延伸，并且电源线Vss向页缓冲器13A-u、13B-u、13A-d和13B-d供给地电位。

为了使电源线Vss以曲折方式延伸，优选地，电源线由如图14和15中所示的多个基本图形BP的组合形成。

如此形成多个基本图形BP中的每一个在第一方向上的尺寸，以便至少一个单元元件(NAND串)被多个基本图形BP中的每一个覆盖，并且如此形成多个基本图形BP中的每一个在第二方向上的尺寸，以便至少两条位线BL被多个基本图形BP中的每一个覆盖。

在第二实例中，当每次基本图形BP的位置在第一方向上移位一个，基本图形BP的位置在第二方向上就移位至少一条位线BL时，可以容易地使电源线Vss整体以曲折方式形成。

当可以容易地以曲折方式形成电源线Vss时，可以仅仅通过对一条位线BL被其覆盖的基本图形BP的数量计数来计算电源线Vss对一条位线BL的覆盖率。因此，可以容易地关于位线BL进行特性评价，同时，对于所有位线BL，电源线Vss的覆盖率可落在预定范围内，从而降低在位线BL中产生的寄生电容的波动。

关于在平版印刷术中产生的错位(misalignment)，在基本图形BP的第二方向上的错位对电源线Vss的覆盖率的影响很小。这是因为所有图形都同时朝向同一方向移位。

由于金属层M2的覆盖对于所有的位线是基本上均匀地变化的，即使基本图形BP的宽度在金属层M2的蚀刻的临界尺寸中存在变换差，对于位线，可以抑制对金属层M2的寄生电容的波动。

电源线Vss连接到电源衬垫19。

在存储单元阵列12A和12B的位线BL上且在导电线CL1和CL2上设置单元源线CELSRC和单元阱线CPWELL。

与电源线Vss类似地，单元源线CELSRC以曲折方式沿第一方向延伸，并且单元源线CELSRC通过分路区SH向存储单元阵列12A和12B的单元元件的源扩散层供给预定电位(例如地电位)。

与电源线Vss类似地，单元阱线CPWELL以曲折方式沿第一方向延伸，并且单元阱线CPWELL通过分路区SH向存储单元阵列12A和12B中的单元阱区供给预定电位(例如地电位和擦除电位)。

与电源线Vss类似地，优选地，单元源线CELSRC和单元阱线CPWELL由如图14和15中所示的基本图形BP的组合形成。

通过连接孔CH，将单元源线CELSRC和单元阱线CPWELL连接到位于单元源线CELSRC和单元阱线CPWELL下方的导电线CL1和CL2。

单元源线CELSRC连接到单元源线驱动器(CELSRC drv.)17，并且单元阱线CPWELL连接到单元阱驱动器(CPWELL drv.)18。

图13的存储单元阵列的器件结构与图7至11所示的结构类似。

由此，根据第二实例的布局，电源线Vss设置在存储单元阵列上的区域中，这允许向设置在芯片中的所有电路稳定地供给电源电位而不增大芯片尺寸。

即使电源线Vss设置在存储单元阵列上，在位线BL中产生的寄生电容的波动也可以落在预定范围内。因此，在擦除操作期间，在位线BL处电位的降低速度中不产生大的波动。

C.第三实例

图16示出电源线布局的第三实例。

图16(a)示出在设置在存储单元阵列上的多个金属层中的一个中，例如在从半导体衬底侧开始的第三金属层M2中的导电线的布局。图16(b)示出在图16(a)的导电线正下方设置的导电线和存储单元阵列。

第三实例是第二实例的修改例。

第三实例的布局与第二实例的布局的不同之处在于，电源线的边不是以阶段的方式(第二实例)而是以平滑的方式变化。也就是说，在第三实例中，电源线Vss不是由多个基本图形的组合形成的。其它结构与第二实例的类似。

与电源线Vss在同一导电层(第三金属层M2)中设置的单元源线CELSRC和单元阱线CPWELL的边平滑地变化。

在第三实例中，由于对于所有的位线，被电源线Vss覆盖的部分的比率(覆盖率)可落在预定范围内，可以降低在位线BL中产生的寄生电容的波动。因此，在擦除操作期间，在位线BL处电位的降低速度中不产生大的波动。

D.第四实例

图17示出电源线布局的第四实例。

图17(a)示出在设置在存储单元阵列上的多个金属层中的一个中，例如在从半导体衬底侧开始的第三金属层M2中的导电线的布局。图17(b)示出在图17(a)的导电线正下方设置的导电线和存储单元阵列。

第四实例也是第二实例的修改例。

第四实例的布局与第二实例的布局在体系结构上的不同之处在于，从存储单元阵列12A和12B上的单元源线CELSRC和单元阱线CPWELL的两端向单元源线CELSRC和单元阱线CPWELL供给地电位。

当控制信号A1变为高时，在电源线Vss与单元源线CELSRC之间发生短路，从而将地电位从电源衬垫19供给到单元源线CELSRC。当控制信号A2变为高时，在电源线Vss与单元阱线CPWELL之间发生短路，从而将地电位从电源衬垫19供给到单元阱线CPWELL。

其它结构与第二实例的类似。

在第四实例中，由于对于所有的位线，被电源线Vss覆盖的部分的比率(覆盖率)可落在预定范围内，可以降低在位线BL中产生的寄生电容的波动。因此，在擦除操作期间，在位线BL处电位的降低速度中不产生大的波动。

E.第五实例

图18示出电源线布局的第五实例。

图18(a)示出在设置在存储单元阵列上的多个金属层中的一个中，例如在从半导体衬底侧开始的第三金属层M2中的导电线的布局。图18(b)示出在图18(a)的导电线正下方设置的导电线和存储单元阵列。

第五实例也是第二实例的修改例。

第五实例的布局与第二实例的布局的不同之处在于，在存储单元阵列12A和12B上的电源线Vss与除了存储单元阵列12A和12B上的区域以外的区域的电源线Vss之间设置开关元件(N沟道MOS晶体管)，并且通过控制信号B1控制该开关元件。

第五实例可以采用这样的体系结构，其中在擦除操作期间使控制信号B1为低，并且存储单元阵列12A和12B上的电源线Vss被设定为处于浮动状态。因此，在擦除操作期间可以使位线BL中产生的寄生电容均匀，在位线处电位的降低速度中的波动可以落在预定范围内。

其它结构与第二实例的类似。

在第五实例的布局中，存储单元阵列12A和12B上的电源线Vss被暂时设定为处于浮动状态，从而可以在擦除操作期间在位线BL处电位的降低速度中抑制波动。

F.第六实例

图19示出电源线布局的第六实例。

图19(a)示出在设置在存储单元阵列上的多个金属层中的一个中，例如在从半导体衬底侧开始的第三金属层M2中的导电线的布局。图19(b)示出在图19(a)的导电线正下方设置的导电线和存储单元阵列。

第六实例也是第五实例的修改例。

第六实例的布局与第五实例的布局的不同之处在于，电源线Vss不是以曲折方式而是以直线方式延伸。也就是说，在第六实例中，可以说，将第五实例的体系结构应用于在存储单元阵列12A和12B上具有直的电源线Vss的第一实例。

在存储单元阵列12A和12B上的电源线Vss与除了存储单元阵列12A和12B上的区域以外的区域的电源线Vss之间设置开关元件(N沟道MOS晶体管)，并且通过控制信号B1控制该开关元件。

当在擦除操作期间使控制信号B1为低时，存储单元阵列12A和12B上的电源线Vss被设定为处于浮动状态，因此，在擦除操作期间可以使位线BL中产生的寄生电容均匀。

其它结构与第五实例的类似。

在第六实例中，与其中电源线Vss以曲折方式延伸的情况类似地，即使电源线Vss不以曲折方式延伸，也可以降低在位线BL中产生的寄生电容的波动。因此，在擦除操作期间，在位线BL处电位的降低速度中不产生大的波动。

G.第七实例

图20示出电源线布局的第七实例。

图20(a)示出在设置在存储单元阵列上的多个金属层中的一个中，例如在从半导体衬底侧开始的第三金属层M2中的导电线的布局。图20(b)示出在图20(a)的导电线正下方设置的导电线和存储单元阵列。

第七实例也是第二实例的修改例。

第七实例的布局与第二实例的布局的不同之处在于，电源线Vdd替代电源线Vss。其它结构与第二实例的类似。

电源线Vss与电源线Vdd之间的差异定义如下。

在从外面输入芯片的两个外部电源电位中，将发送较低电位(地电位)的导电线设定为电源线Vss，而将发送较高电位的导电线设定为电源线Vdd。假定电源线Vdd包括逐步降低的电源电位。例如，在从外面供给3.3V作为电源电位的情况下，由于预定电路而逐步降低到2.5V的电源电位也包括电源线Vdd的适用范围。

通过组合第二和第七实例，可以在存储单元阵列12A和12B上设置两个电源线Vss和Vdd。第七实例可以与第三实例的体系结构至第五实例的体系结构中的至少一者组合。

在第七实例中，由于对于在电源线Vdd正下方的所有位线，被电源线Vdd覆盖的部分的比率(覆盖率)可落在预定范围内，可以降低在位线BL中产生的寄生电容的波动。因此，在擦除操作期间，在位线BL处电位的降低速度中不产生大的波动。

H.第八实例

图21示出电源线布局的第八实例。

图21(a)示出在设置在存储单元阵列上的多个金属层中的一个中，例如在从半导体衬底侧开始的第三金属层M2中的导电线的布局。图21(b)示出在图21(a)的导电线正下方设置的导电线和存储单元阵列。

第八实例也是第二实例的修改例。

第八实例的布局与第二实例的布局的不同之处在于，信号线Ls替代电源线Vss。其它结构与第二实例的类似。

在信号线Ls设置在存储单元阵列12A和12B上的情况下，信号线Ls以曲折方式延伸，这允许使在信号线Ls正下方的位线BL的寄生电容均匀。

如在此所使用的，信号线应表示除了电源线Vss和Vdd以外的导电线。因此，信号线的实例包括数据线时钟信号线和控制信号线。

替代信号线，可以将传送在芯片内部产生的内部电源电位的内部电源线设置在存储单元阵列12A和12B上。第八实例可以与第三实例的体系结构至第五实例的体系结构中的至少一者组合。

在第八实例中，由于对于在信号线Ls正下方的所有位线，被信号线Ls覆盖的部分的比率(覆盖率)可落在预定范围内，可以降低在位线BL中产生的寄生电容的波动。因此，在擦除操作期间，在位线BL处电位的降低速度中不产生大的波动。

I.其它

在第一至第八实例的布局中存在分路区的两种类型，即用于单元元件的源扩散层的分路区以及用于单元元件的源扩散层和单元阱区二者的分路区。分路区的结构不限于第一至第八实例。

例如，所有的分路区可以具有与单元元件的源扩散层和单元阱区二者的接触部分。

如图6、9和11所示，除了与单元元件的源扩散层和单元阱区二者的接触部分之外，在分路区中还设置与源侧选择栅线(SGS)和漏侧选择栅线(SGD)的接触部分。

在第一至第八实例的布局中各存在单元源线驱动器和单元阱线驱动器中的两个。可选地，可以采用其中在一个芯片上存在仅一个单元源线驱动器和仅一个单元阱线驱动器的体系机构。

单元源线驱动器包括在擦除操作之后使单元源线放电的电路以及在擦除确认期间和写脉冲产生期间使单元源线充电至电源电位Vdd的电路。

单元阱线驱动器包括在擦除操作之后使单元阱线放电的电路。

(3)总结

如第一至第八实例中所述，本发明的实例可以实现可稳定地供给电源电位而不增大芯片尺寸的非易失性半导体存储器的电源线的布局。

3.应用实例

接下来，将说明在将本发明的实例实际应用于NAND闪速存储器的情况中的具体布局。

图22示出NAND闪速存储器的存储单元阵列。图23至29示出设置在图22的存储单元阵列上的第三金属层M2的布局。

图23是示出图22的区域X1的放大图。

以单元源线CELSRC→单元阱线CPWELL→电源线Vss→单元阱线CPWELL的顺序在第二方向上布置导电线。用单元源线CELSRC→单元阱线CPWELL→电源线Vss→单元阱线CPWELL的基本布局在第二方向上重复多个基本布局。

单元阱线CPWELL、单元源线CELSRC和电源线Vss具有涟漪形状。

图24是示出图23的区域X2的放大图，且图25是示出图24的区域X3的放大图。

纵向延伸的点线表示分路区SH。在第二方向上以预定间隔设置分路区SH。分路区SH与单元源线CELSRC和单元阱线CPWELL部分重叠。

横向延伸的实线表示NAND块的边界。

单元阱线CPWELL、单元源线CELSRC和电源线Vss中的每一者都具有以第一倾度在第一方向上延伸的区域X4和以第二倾度延伸的区域X5。第一倾度大于第二倾度。

图26是示出图25的区域X4的放大图，且图27是示出图25的区域X5的放大图。

单元阱线CPWELL、单元源线CELSRC和电源线Vss分别由多个基本图形BP的组合形成。阴影点表示导电线。空心部分表示空白区(space)。基本图形BP的在第一方向上的尺寸是NAND块(NAND串)的在第一方向上的尺寸，换句话说，基本图形BP的在第一方向上的尺寸是一个单元元件被其覆盖的尺寸。

基本图形BP的在第一方向上的尺寸不限于一个NAND块，而基本图形BP的在第一方向上的尺寸具有与多个NAND块对应的长度。

在图26中，单元阱线CPWELL、单元源线CELSRC和电源线Vss以第一倾度(由点线所示)在第一方向上延伸。另一方面，在图27中，单元阱线CPWELL、单元源线CELSRC和电源线Vss以第二倾度(由点线所示)在第二方向上延伸。

由此，可以通过调整基本图形BP在第二方向上的移位量来控制单元阱线CPWELL、单元源线CELSRC和电源线Vss的倾度。

图28是示出图27的区域X6的放大图。

基本图形BP的在第二方向上的尺寸是16条位线的在第二方向上的尺寸。这里，在图28中，如此形成布局，以便当基本图形BP在第一方向上移位一个NAND块时，基本图形BP在第二方向上移位五条位线。

由此，逐渐改变金属层M2的位置，从而对于每条位线，使得金属层M2的覆盖率均匀，这允许对于每条位线，与金属层M2的耦合电容均匀。

优选地，移位量尽可能小地减小，并且移位量不总是以五条位线为单位形成。实际上，在加工期间位线增加和减少，这容易影响其中金属层M2的边界附近位于位线上的部分。理想地，在加工期间金属层M2的宽度的改变的影响对于所有的位线都是期望地均匀的，以便金属层M2的边界以相同的次数与每条位线相交。希望在制造时金属层M的宽度的波动的影响对于所有的位线都是相同的。在这种情况下，虽然位线的电容的绝对值稍微波动，几乎不产生在位线中产生的电容的差异。

图29是分路区的放大图。

在金属层M1中的分路区中，使得单元源线CELSRC和单元阱线CPWELL设置在一起，同时在第一方向上延伸。

通过接触孔将在金属层M2中的单元源线CELSRC连接到在金属层M1中的单元源线CELSRC。通过接触孔将在金属层M2中的单元阱线CPWELL连接到在金属层M1中的单元阱线CPWELL。

图30示出改变其中单元阱线、单元源线和电源线相对于第一方向延伸的方向的倾度的方法。

基本图形BP规则排列，并且通过在第二方向上延伸的导电图形XP，基本图形BP相互耦合。如在区域Y1和Y2中所示，可以通过部分切割基本图形BP和导电图形XP，以基本图形BP的间距P为单位，控制单元阱线、单元源线和电源线的倾度。

在图30(a)中，倾度变为一个NAND块/一个间距，而在图30(b)中，倾度变为一个NAND块/两个间距。

如图31所示，可以在两个导电线之间形成间隙，以部分去除基本图形BP。

本发明的实例不仅可以应用于NAND闪速存储器，而且可以应用于通用的非易失性半导体存储器。另外，本发明的实例可以应用于其电荷积累层由浮栅(floating gate)形成的浮栅存储单元和其电荷积累层由绝缘材料例如氮化物形成的MONOS存储单元。

4.结论

本发明的实例可实现可稳定供给电源电位而不增大芯片尺寸的非易失性半导体存储器的电源线的布局。

本领域技术人员可容易地想到其它优点和修改例。因此，本发明就其更宽的方面不限于在此所示和所述的具体细节和示例性实施例。因此，只要不脱离由所附权利要求及其等同物所限定的总发明构思的精神或范围，可以进行各种修改。

Claims

1.一种非易失性半导体存储器，其特征在于包括：

存储单元阵列，包括多个单元元件；

电源衬垫，设置在所述存储单元阵列的第一方向的一端上；

第一页缓冲器，设置在所述存储单元阵列的所述第一方向的另一端上；

多条位线，设置在所述存储单元阵列上且沿所述第一方向延伸；以及

第一电源线，设置在所述存储单元阵列上的所述多条位线上，以连接所述电源衬垫和所述第一页缓冲器。

2.根据权利要求1的非易失性半导体存储器，其特征在于，还包括设置在所述存储单元阵列上的所述多条位线上的信号线。

3.根据权利要求1的非易失性半导体存储器，其特征在于，所述第一电源线以曲折的方式沿所述第一方向延伸。

4.根据权利要求3的非易失性半导体存储器，其特征在于，所述第一电源线由多个基本图形的组合形成，所述多个基本图形中的每一个具有在所述第一方向上的尺寸，至少一个单元元件被所述在所述第一方向上的尺寸覆盖，并且所述多个基本图形中的每一个具有在与所述第一方向正交的第二方向上的尺寸，所述多条位线中的至少两条位线被所述在所述第二方向上的尺寸覆盖。

5.根据权利要求4的非易失性半导体存储器，其特征在于，所述多个基本图形中的每一个具有网络图形。

6.根据权利要求1的非易失性半导体存储器，其特征在于，还包括：

第二电源线，设置在除了在所述存储单元阵列上的区域以外的区域中，以连接所述电源衬垫和所述第一页缓冲器；以及

开关元件，连接在所述第一和第二电源线之间，

其中在擦除操作期间，所述开关元件将所述第一电源线设定为处于浮动状态。

7.根据权利要求6的非易失性半导体存储器，其特征在于，所述第二电源线具有包围所述存储单元阵列的图形。

8.根据权利要求1的非易失性半导体存储器，其特征在于，还包括：

单元源线，设置在所述存储单元阵列上，且连接到所述多个单元元件的一端上的源扩散层；以及

单元阱线，设置在所述存储单元阵列上，且连接到其中设置所述多个单元元件的所述存储单元阵列，

其中所述第一电源线、所述单元源线和所述单元阱线设置在同一导电层中。

9.根据权利要求8的非易失性半导体存储器，其特征在于，在所述存储单元阵列的分路区中，所述单元源线连接到所述源扩散层。

10.根据权利要求8的非易失性半导体存储器，其特征在于，在所述存储单元阵列的分路区中，所述单元阱线连接到单元阱区。

11.根据权利要求8的非易失性半导体存储器，其特征在于，所述第一电源线、所述单元源线和所述单元阱线规则排列。

12.根据权利要求8的非易失性半导体存储器，其特征在于，还包括连接在所述单元源线与所述第一电源线之间的开关元件。

13.根据权利要求8的非易失性半导体存储器，其特征在于，还包括连接在所述单元阱线与所述第一电源线之间的开关元件。

14.根据权利要求1的非易失性半导体存储器，其特征在于，还包括第二页缓冲器，所述第二页缓冲器设置在所述存储单元阵列的所述第一方向的一端上且在所述电源衬垫与所述存储单元阵列之间，

其中所述第一电源线还连接到所述第二页缓冲器。

15.根据权利要求14的非易失性半导体存储器，其特征在于，还包括外围电路，所述外围电路设置在所述存储单元阵列的所述第一方向的一端上且在所述电源衬垫与所述第二页缓冲器之间。

16.根据权利要求1的非易失性半导体存储器，其特征在于，所述多个单元元件中的每一个包括多个存储单元和连接到所述多个存储单元的两端的两个选择栅晶体管。

17.根据权利要求16的非易失性半导体存储器，其特征在于，所述多个存储单元中的每一个是浮栅存储单元。

18.根据权利要求16的非易失性半导体存储器，其特征在于，所述多个存储单元中的每一个是MONOS存储单元。

19.根据权利要求1的非易失性半导体存储器，其特征在于，所述电源衬垫和所述第一电源线被设定为地电位。

20.根据权利要求1的非易失性半导体存储器，其特征在于，所述电源衬垫和所述第一电源线被设定为电源电位。