TWI389262B - 非揮發性半導體記憶體 - Google Patents
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Description
本發明係關於一非揮發性半導體記憶體之互連佈局。
最近，在各種電子裝置中使用一非揮發性半導體記憶體，特別係一NAND快閃記憶體，同時正在開發大容量及非揮發性特性。
在NAND快閃記憶體之情況下，一單元單位包括串聯連接的複數個記憶體單元與在該複數個記憶體單元兩端上連接的兩個選擇閘極電晶體。該單元單位係稱為NAND串。
當隨著容量日益增加在記憶體單元及閘極選擇電晶體內執行小型化時，一傳導線之一電阻會變得較麻煩，除非適當設計用於佈置於一記憶體單元陣列上之傳導線之構件與一用於連接該等傳導線之方法。
例如，對於一在單元單位一端連接至一源極擴散層之單元源極線以及對於一連接至一配置記憶體單元與選擇閘極電晶體之單元井區域之單元井線，必需儘可能地降低單元源極線與單元井線之電阻以穩定源極擴散層與單元井區域之電位。
US2006/0198196(2006年9月7日)揭示一種技術，其中佈置於記憶體單元陣列上的複數個金屬層之一(最上層)最大程度地用於單元源極線與單元井線以降低該等傳導線之電阻。
依據本發明之一態樣之一非揮發性半導體記憶體，其包
含：一記憶體單元陣列，其包括複數個單元單位；一電源供應接點，其係在該記憶體單元陣列之一第一方向上佈置於一端上；一第一頁緩衝器，其係在該記憶體單元陣列之第一方向上佈置於另一端上；複數個位元線，其係佈置於該記憶體單元陣列上，同時在該第一方向上延伸；及一第一電源供應線，其係佈置於該記憶體單元陣列上的該複數個位元線上，以連接該電源供應接點與該第一頁緩衝器。
下面將參考圖式詳細說明本發明之一態樣之一非揮發性半導體記憶體。
在非揮發性半導體記憶體中，電路架構及佈局係根據晶片特性及晶片大小觀點在各世代中決定的。
其中僅在晶片一側內佈置一接點，而頁緩衝器(感應放大器)係在記憶體單元陣列之一行方向上佈置於兩端上。
在此情況下，必需考量電源線佈局，以便穩定地饋送電源供應電位Vdd及Vss至晶片內的所有電路。
如上所述，單元源極線與單元井線係佈置於記憶體單元陣列上。因此，除記憶體單元陣列上的區域外，經常沿晶片邊緣來佈局電源線。
然而，不幸的係沿晶片邊緣來佈局電源線會增大晶片大小。
在本發明之一範例中採用在記憶體單元陣列上佈置電源線之一佈局。
此外，為了對應於該等頁緩衝器(感應放大器)係在記憶體單元陣列之一第一方向(行方向)上佈置於兩端的記憶體核心架構，依據本發明之一範例，一電源供應電位係使用一電源供應線從在記憶體單元陣列之該第一方向上佈置於一端上的一電源供應接點供應至在記憶體單元陣列之該第一方向上佈置於另一端上的頁緩衝器。
因此，該等電源供應電位Vdd及Vss可穩定地供應至所有佈置於晶片內的電路而不會增加晶片大小。
依據本發明之一範例，佈置於記憶體單元陣列上的單元源極線與單元井線係還佈置於與電源供應線相同的傳導層上。在此情況下，電源供應線、單元源極線及單元井線係一起配置的，且單元源極線與單元井線係佈置於記憶體單元陣列內的一分流區域內，從而允許在所有傳導線內減少電阻。
當電源供應線係佈置於記憶體單元陣列上時，有時在電源供應線與另一傳導線(例如一位元線)之間的寄生電容會變得較麻煩。
例如，當在一抹除操作期間提供一抹除電位至一單元井區域時，該抹除電位會透過單元單位之一汲極擴散層來充電位元線。接著，當該單元井區域變成一接地電位時，因為由電源供應線覆蓋之一區域在位元線處電位減少速度上不同於一未由電源供應線覆蓋之區域，故難以決定強制放電位元線處電位之一時序。
因此，在本發明之一範例中先採用一佈局，其以一蜿蜓
方式在該第一方向上延伸在記憶體單元陣列上的電源供應線。
在此情況下，因為一由電源供應線覆蓋之部分之一比率可對於所有位元線落入一預定範圍內，故可減少在位元線內所產生之一寄生電容波動。因此，在抹除操作期間，在位元線BL處的電位減少速度上不會產生較大波動。
其次，在本發明之一範例中，採用架構，其中電源供應線係也佈置於除記憶體單元陣列上區域外的區域內且在記憶體單元陣列上的電源供應線係在抹除操作期間設定在一浮動狀態下。
在此情況下，類似於位元線蜿蜓之情況，可在抹除操作期間防止在位元線BL處電位減少速度上產生較大波動。
接著，下面將說明一些範例。
(1)晶片佈局
圖1顯示本發明所應用之晶片佈局之一範例。
該晶片佈局之一必要點係一接點區域(電源供應接點)，其係在記憶體單元陣列12A及12B之第一方向上佈置於一端上，而頁緩衝器(感應放大器)13A－u及13B－u係在記憶體單元陣列12A及12B之第一方向上佈置於另一端上。
圖1之佈局係用於採用全位元線(ABL)感應放大器架構(其中可同時感應所有位元線)之情況與在位元線屏蔽感應放大器架構中鬆弛一佈局間距之情況。
將說明詳細佈局。
一晶片11具有一矩形形狀，且兩個記憶體單元陣列12A及12B係佈置於晶片11上。然而，一記憶體單元陣列可佈置於晶片11上或三或更多記憶體單元陣列可佈置於晶片11上。
該等記憶體單元陣列12A及12B包括在第一方向上配置的n(n係二或更大的一自然數)個區塊BK0,BK1,...,及BKn－1。
各區塊BK0,BK1,...,及BKn－1包括在正交於該第一方向的一第二方向上配置的複數個單元單位CU。
如圖2所示，在一NAND快閃記憶體之情況下，單元單位CU係一NAND串，其包括在該第一方向上串聯連接的複數個記憶體單元MC與在該複數個記憶體單元MC兩端上連接的兩個選擇閘極電晶體ST。
在該第一方向延伸的複數個位元線BL係佈置於該等記憶體單元陣列12A及12B上。
頁緩衝器(PB)13A－u、13B－u、13A－d及13B－d係在記憶體單元陣列12A及12B之第一方向上佈置於兩端。
頁緩衝器13A－u、13B－u、13A－d及13B－d具有在讀取/寫入期間暫時儲存讀取資料/寫入資料的功能。頁緩衝器13A－u、13B－u、13A－d及13B－d在讀取期間或在驗證寫入/抹除操作期間用作一感應放大器(S/A)。
各列解碼器(RDC)14A及14B係在各記憶體單元陣列12A及12B之第二方向上佈置於一端(在與晶片11邊緣側上的末端部分相對的一部分)。或者，該等列解碼器可在記憶體
單元陣列12A及12B之第二方向上佈置於兩端。
前者佈局係稱為單側列解碼器架構，因為僅在記憶體單元陣列一側上佈置列解碼器，而後者佈局係稱為雙側列解碼器架構，因為係在記憶體單元陣列兩側佈置該等列解碼器。
一接點區域16係在記憶體單元陣列12A及12B之第一方向上沿晶片11之一邊緣而佈置於一端上。一周邊電路15係佈置於頁緩衝器13A－d及13B－d與接點區域16之間。
圖3顯示位元線與頁緩衝器之間的一關係。
在記憶體單元陣列12A及12B中，佈置m(m係二或更大的一自然數)個位元線BL0,BL1,...及BLm－1。
位元線BL0,BL2,...,及BLm－2係連接至頁緩衝器13A－u及13B－u，而位元線BL1,BL3,...及BLm－1係連接至頁緩衝器13A－d及13B－d。
然而，因為藉由範例方式來說明圖3之架構，故位元線與頁緩衝器之間的連接關係不限於圖3之關係。
或者，例如，可取代圖3架構來採用位元線BL0,BL1,BL4,BL5,...係連接至頁緩衝器13A－u及13B－u而位元線BL2,BL3,BL6,BL7,...係連接至頁緩衝器13A－d及13B－d之架構。
在圖3之架構中，如圖4箭頭所示，電源供應電位Vdd及Vss係從佈置於記憶體單元陣列12A及12B一端上的接點區域(電源供應接點)16供應至佈置於記憶體單元陣列12A及12B另一端上的頁緩衝器13A－u及13B－u。
(2)電源供應線佈局
下面將說明電源供應線佈局之一特定範例。
A.第一範例
圖5顯示電源供應線佈局之一第一範例。
圖5(a)顯示在佈置於記憶體單元陣列內之複數個金屬層之一(例如在從半導體基板側起的一第三金屬層M2內的傳導線)佈局。圖5(b)顯示緊接圖5(a)傳導線下面佈置的傳導線與記憶體單元陣列。
在該第一方向延伸的位元線BL係佈置於記憶體單元陣列12A及12B上。位元線BL係佈置於從半導體基板側起的一第二金屬層M1內。在該第一方向延伸的分流區域SH係佈置於記憶體單元陣列12A及12B內。
該等分流區域SH係在第二方向上以預定間隔佈置。
分流區域SH係一區域，其中製作一分流互連與接觸孔以減少一單元源極線、一井互連及一選擇閘極線之電阻。
在該第一方向上延伸的傳導線CL1及CL2係佈置於分流區域SH上。該等傳導線CL1及CL2係佈置於從半導體基板側起的第二金屬層M1內。
一電源供應線Vss係佈置於記憶體單元陣列12A及12B上的位元線BL上。在該第一方向上延伸的電源供應線Vss供應接地電位d至頁緩衝器13A－u、13B－u、13A－d及13B－d。電源供應線Vss係佈置於從半導體基板側起的第三金屬層M2內。
電源供應線Vss還佈置於除記憶體單元陣列12A及12B上
之區域外的區域內。即，在除記憶體單元陣列12A及12B上之區域外的區域內，電源供應線Vss係還佈置於金屬層M1及M2內，且電源供應線Vss具有環繞記憶體單元陣列12A及12B之一圖案。
由此，電源供應線Vss整體變成梯狀佈局。
電源供應線Vss係連接至一電源供應接點19。電源供應線Vss形成一網狀形狀，以便在頁緩衝器或周邊電路內不形成高電阻區域。電源供應線Vss係透過網狀形狀互連而連接至電源供應(Vss)接點19。
在第一範例中，僅說明一電源供應接點19。或者，可在晶片上的接點區域內提供複數個電源供應接點19。
一單元源極線CELSRC與一單元井線CPWELL係佈置於在記憶體單元陣列12A及12B上的位元線BL與傳導線CL1及CL2上。
單元源極線CELSRC係在該第一方向上延伸，而單元源極線CELSRC透過分流區域SH供應一預定電位(例如一接地電位)至記憶體單元陣列12A及12B內的單元單位源極擴散層。單元源極線CELSRC係佈置於從半導體基板側起的第三金屬層M2內。
在該第一方向上延伸的單元井線CPWELL透過分流區域SH供應一預定電位(例如一接地電位與一抹除電位)至記憶體單元陣列12A及12B內的單元井區域。單元井線CPWELL係佈置於從第三半導體基板側起的第三金屬層M2內。
單元源極線CELSRC與單元井線CPWELL係透過接觸孔
CH而連接至位於單元源極線CELSRC與單元井線CPWELL下面的該等傳導線CL1及CL2。
單元源極線CELSRC係連接至一單元源極線驅動器(CELSRC drv.)17，而單元井線CPWELL係連接至一單元井驅動器(CPWELL drv.)18。
電源供應線Vss、單元源極線CELSRC及單元井線CPWELL係配置於相同傳導層內，即從半導體基板側起的第三金屬層M2。
一控制信號A1係供應接地電位至單元源極線CELSRC的信號，而一控制信號A2係供應接地電位至單元井線CPWELL的信號。
圖6顯示在圖5記憶體單元陣列內一金屬層M0之佈局之一範例。
圖7係沿著圖6之直線VII－VII所截取之一斷面圖。
明確而言，圖7係在單元單位CU上的位元線BLK上佈置電源供應線Vss之區域之第一方向上的一斷面圖。
一雙重井區域(包括一N型井區域21b與一P型井區域21c)係形成於一P型半導體基板21a內。
單元單位CU係形成於P型井區域21c內。單元單位CU係NAND串，其包括串聯連接的複數個記憶體單元與在該複數個記憶體單元兩端上連接的兩個選擇閘極電晶體。
該複數個記憶體單元係藉由在P型井區域21c內的n型擴散層來串聯連接。一源極擴散層22係形成於單元單位CU之一端上，而一汲極擴散層23係形成於另一端上。在單元
單位CU另一端上的汲極擴散層23係透過一接觸插塞24而連接至位元線BLk。位元線BLk係佈置於從半導體基板21a側起的第二金屬層M1內。
電源供應線Vss係佈置於位元線BLk內。電源供應線Vss係佈置於從半導體基板21a側起的第三金屬層M2內。
圖8係沿圖6之直線VIII－VIII所截取之一斷面圖，而圖9係沿圖6之直線IX－IX所截取之一斷面圖。
明確而言，圖8係在單元單位CU上的位元線BLj上佈置單元源極線CELSRC之區域之第一方向上的一斷面圖。圖9係在分流區域SH上佈置單元源極線CELSRC之區域之第一方向上的一斷面圖。
單元單位CU之源極擴散層22係透過一接觸插塞26而連接至一傳導線27，而傳導線27係佈置於從半導體基板21a側起的第一金屬層M0內。傳導線27係以圖6所示圖案而繪製至分流區域SH。
在分流區域SH內，傳導線27係透過一接觸插塞28而連接至傳導線CL1，而傳導線CL1係佈置於從半導體基板21a側起的第二金屬層M1內。傳導線CL1係透過一接觸插塞29而連接至單元源極線CELSRC，而單元源極線CELSRC係佈置於從半導體基板21a側起的第三金屬層M2內。
為了方便理解，在圖6中未顯示圖9之接觸插塞28及29。
圖10係沿圖6之直線X－X所截取之一斷面圖，而圖11係沿圖6之直線XI－XI所截取之一斷面圖。
明確而言，圖10係在單元單位CU上的位元線BLi上佈置
單元井線CPWELL之區域之第一方向上的一斷面圖。圖11係在分流區域SH上佈置單元井線CPWELL之區域之第一方向上的一斷面圖。
在P型井區域21c內的一P＋
型接觸區域30A係透過一接觸插塞31A而連接至傳導線CL2，而傳導線CL2係佈置於金屬層M1內。
類似地，在N型井區域21b內的一N＋
型接觸區域30B係透過一接觸插塞31B而連接至傳導線32B，而傳導線32B係佈置於金屬層M0內。傳導線32B係透過一接觸插塞33B而連接至傳導線CL2，而傳導線CL2係佈置於金屬層M1內。
傳導線CL2係透過一接觸插塞34而連接至單元井線CPWELL，而單元井線CPWELL係佈置於金屬層M2內。
因而，依據該第一範例之佈局，電源供應線Vss係佈置於記憶體單元陣列上的區域內，從而允許穩定地供應電源供應電位至所有佈置於晶片內的電路而不會增大晶片大小。
當電源供應線係佈置於記憶體單元陣列上時，有時在電源供應線與另一傳導線(例如一位元線)之間的寄生電容會變得較麻煩。
例如，如圖7至11所示，在抹除操作期間，先截止一電晶體HV以設定單元源極線CELSRC在浮動狀態下，同時設定位元線BLi,BLj及BLk在浮動狀態下。
接著，當一抹除電位(例如20 V)Vera係提供至單元井區域21b及21c時，抹除電位Vera會透過單元單位CU之源極擴
散層22充電單元源極線CELSRC並還透過汲極擴散層23來充電位元線BLi,BLj及BLk。
據此，在單元源極線CELSRC處的電位與在位元線BLi,BLj及BLk的電位分別變成(Vera－Vf)，其中從抹除電位Vera中減去由一PN接面所引起之一電壓降Vf。
此時，在電源供應線Vss係佈置於位元線上的位置，必需充電位元線BLk與電源供應線Vss之間的一寄生電容C3至(Vera－Vf)，如圖7所示。
因此，在一產生抹除電位Vera的電位產生電路上負載會增加，並可能由於該電位產生電路容量不足而不完全地抹除記憶體單元。
寄生電容C3係產生於由電源供應線Vss覆蓋之位元線BLk內，如圖7所示，且寄生電容C3不會產生於未由電源供應線Vss覆蓋之位元線BLi及BLj內，如圖8及10所示。
此意味著，在抹除操作期間，產生於位元線內的寄生電容取決於位元線BL。在此情況下，在位元線BLi、BLj及BLk處的電位波動係如圖12所示變化。
特定言之，在單元井區域21b及21c從抹除電位Vera變成接地電位時，在由電源供應線Vss覆蓋之位元線BLk處的電位減少速度變得低於未由電源供應線Vss覆蓋之位元線BLi及BLj之該等電位減少速度。
從在位元線處預測電位角度上看，該現象係不利的。
通常，係在抹除操作之後預測在位元線處的電位並在位元線處的電位低於一預定值時強制放電在位元線處的電
位。然而，當不正確預測位元線處的電位時，在位元線處電位超過該預定值時也會強制執行放電，從而導致元件故障。
因此，下列第二至第八範例提出電源供應線佈局，其中在抹除操作期間，產生於位元線內的寄生電容波動會落入一預定範圍內。
B.第二範例
圖13顯示該電源供應線佈局之一第二範例。
圖13(a)顯示在佈置於記憶體單元陣列內之複數個金屬層之一內(例如在從半導體基板側起的一第三金屬層M2內)的傳導線佈局。圖13(b)顯示緊接圖13(a)傳導線下面佈置的傳導線與記憶體單元陣列。
該第二範例之佈局不同於該第一範例之佈局，在於電源供應線Vss係以一蜿蜓方式在該第一方向上延伸。其他組態類似於該第一範例之該等組態。
類似於電源供應線Vss，佈置於與電源供應線Vss相同傳導層(第三金屬層M2)內的單元源極線CELSRC與單元井線CPWELL也以一蜿蜓方式在該第一方向上延伸。
在該第二範例中，因為由電源供應線Vss所覆蓋之部分之一比率(覆蓋率)可對於佈置於緊接電源供應線Vss下面之第二金屬層M1內之所有位元線BL而落入一預定範圍內，故可減少在位元線BL內所產生的寄生電容波動。因此，在抹除操作期間，在位元線BL處的電位減少速度上不會產生較大波動。
將明確說明該第二範例之佈局。
在該第一方向延伸的位元線BL係佈置於記憶體單元陣列12A及12B上。在該第一方向延伸的分流區域SH係佈置於記憶體單元陣列12A及12B上。
該等分流區域SH係在該第二方向上以預定間隔佈置。位元線BL係不佈置於分流區域SH內，並製作接觸孔用於單元單位之單元井區域與源極擴散層。
在該第一方向上延伸的傳導線CL1及CL2係佈置於分流區域SH上。
電源供應線Vss係佈置於記憶體單元陣列12A及12B上的位元線BL上。電源供應線Vss係在該第一方向上以蜿蜓方式延伸且電源供應線Vss供應接地電位至頁緩衝器13A－u、13B－u、13A－d及13B－d。
為了以蜿蜓方式延伸電源供應線Vss，較佳的係電源供應線Vss係由複數個基本圖案BP之一組合來形成，如圖14及15所示。
在該複數個基本圖案BP之各圖案之第一方向上的大小係形成使得至少一單元單位(NAND串)係由該複數個基本圖案BP之各基本圖案所覆蓋，且在該複數個基本圖案BP之各基本圖案之第二方向上的大小係形成使得至少兩位元線BL係由該複數個基板圖案BP之各基本圖案所覆蓋。
在該第二範例中，當每次該基本圖案BP位置在該第一方向上偏移一，該基本圖案BP位置會在該第二方向上偏移至少一位元線BL時，可整體以蜿蜓方式容易地形成電源供應
線Vss。
當電源供應線Vss可以蜿蜓方式容易地形成時，可僅藉由計數覆蓋一位元線BL之基本圖案BP數目來計算電源供應線Vss對一位元線BL之覆蓋率。因此，在電源供應線Vss之覆蓋率可對於所有位元線BL落入預定範圍內時，可相對於位元線BL容易地執行特性評估，以減少在位元線BL內所產生之寄生電容波動。
參考微影中所產生之未對齊，在該基本圖案BP之第二方向上的未對齊會略微影響電源供應線Vss之覆蓋率。此係因為所有圖案均同時朝相同方向偏移。
即使基本圖案BP之一寬度由於金屬層M2之一蝕刻臨界尺寸差異而變化時，因為金屬層M2之覆蓋對於所有位元線實質上均勻地變化，故可相對於位元線抑制對金屬層M2之寄生電容波動。
電源供應線Vss係連接至電源供應接點19。
單元源極線CELSRC與單元井線CPWEL係佈置於在記憶體單元陣列12A及12B之位元線BL與傳導線CL1及CL2上。
類似於電源供應線Vss，單元源極線CELSRC係在該第一方向上以蜿蜓方式延伸，且單元源極線CELSRC透過分流區域SH供應一預定電位(例如一接地電位)至記憶體單元陣列12A及12B內的單元單位源極擴散層。
類似於電源供應線Vss，單元井線CPWELL係在該第一方向上以蜿蜓方式延伸，且單元井線CPWELL透過分流區域SH供應一預定電位(例如一接地電位與一抹除電位)至記
憶體單元陣列12A及12B內的單元井區域。
類似於電源供應線Vss，較佳的係單元源極線CELSRC與單元井線CPWELL係由該等基本圖案BP組合來形成，如圖14及15所示。
單元源極線CELSRC與單元井線CPWELL係透過接觸孔CH而連接至位於單元源極線CELSRC與單元井線CPWELL下面的該等傳導線CL1及CL2。
單元源極線CELSRC係連接至單元源極線驅動器(CELSRC drv.)17，而單元井線CPWELL係連接至單元井驅動器(CPWELL drv.)18。
圖13之記憶體單元陣列之裝置結構類似於圖7至11所示之結構。
因而，依據該第二範例之佈局，電源供應線Vss係佈置於記憶體單元陣列上的區域內，從而允許穩定地供應電源供應電位至所有佈置於晶片內的電路而不會增大晶片大小。
即使電源供應線Vss係佈置於記憶體單元陣列上，在位元線BL內所產生之寄生電容波動仍可落入一預定範圍。因此，在抹除操作期間，在位元線BL處的電位減少速度上不會產生較大波動。
C.第三範例
圖16顯示該電源供應線佈局之一第三範例。
圖16(a)顯示在佈置於記憶體單元陣列內之複數個金屬層之一內(例如在從半導體基板側起的一第三金屬層M2內)的
傳導線佈局。圖16(b)顯示緊接圖16(a)傳導線下面佈置的傳導線與記憶體單元陣列。
該第三範例係該第二範例之一修改。
該第三範例之佈局不同於該第二範例之佈局，在於不是以一步進方式(第二範例)而是以一平滑方式來改變電源供應線Vss之一側。即，在該第三範例中，電源供應線Vss不係由該複數個基本圖案組合所形成。其他組態類似於該第二範例之該等組態。
佈置於與電源供應線Vss相同傳導層(第三金屬層M2)內的單元源極線CELSRC與單元井線CPWELL之該等側係平滑變化的。
在該第三範例中，因為由電源供應線Vss所覆蓋之部分之一比率(覆蓋率)可對於所有位元線落入一預定範圍內，故可減少在位元線BL內所產生之寄生電容波動。因此，在抹除操作期間，在位元線BL處的電位減少速度上不會產生較大波動。
D.第四範例
圖17顯示該電源供應線佈局之一第四範例。
圖17(a)顯示在佈置於記憶體單元陣列上之複數個金屬層之一內(例如在從半導體基板側起的一第三金屬層M2內)的傳導線佈局。圖17(b)顯示緊接圖17(a)傳導線下面佈置的傳導線與記憶體單元陣列。
該第四範例也係該第二範例之一修改。
該第四範例之佈局在架構上不同於該第二範例之佈局，
其中接地電位係從記憶體單元陣列12A及12B上的單元源極線CELSRC與單元井線CPWELL兩端供應至單元源極線CELSRC與單元井線CPWELL。
當控制信號A1上升時，在電源供應線Vss與單元源極線CELSRC之間會產生一短路以從電源供應接點19供應接地電位至單元源極線CELSRC。當控制信號A2上升時，在電源供應線Vss與單元井線CPWELL之間會產生一短路以從電源供應接點19供應接地電位至單元井線CPWELL。
其他組態類似於該第二範例之該等組態。
在該第四範例中，因為由電源供應線Vss所覆蓋之部分之比率(覆蓋率)可對於所有位元線BL落入一預定範圍內，故可減少在位元線BL內所產生之寄生電容波動。因此，在抹除操作期間，在位元線BL處的電位減少速度上不會產生較大波動。
E.第五範例
圖18顯示該電源供應線佈局之一第五範例。
圖18(a)顯示在佈置於記憶體單元陣列上之複數個金屬層之一內(例如在從半導體基板側起的一第三金屬層M2內)的傳導線佈局。圖18(b)顯示緊接圖18(a)傳導線下面佈置的傳導線與記憶體單元陣列。
該第五範例也係該第二範例之一修改。
該第五範例之佈局不同於該第二範例之佈局，在於一切換元件(N通道MOS電晶體)係佈置於記憶體單元陣列12A及12B上的電源供應線Vss與除記憶體單元陣列12A及12B上
之區域外之區域之電源供應線Vss之間且該切換元件係受控制信號B1控制。
該第五範例可採用架構，其中在抹除操作期間降低控制信號B1，並將記憶體單元陣列12A及12B上的電源供應線Vss設定在浮動狀態下。據此，可在抹除操作期間均勻化在位元線BL內所產生之寄生電容，故在位元線處電位減少之速度波動可落入一預定範圍內。
其他組態類似於該第二範例之該等組態。
在該第五範例之佈局中，在記憶體單元陣列12A及12B上的電源供應線Vss係臨時設定在浮動狀態下，使得可在抹除操作期間抑制位元線BL處電位減少之速度波動。
F.第六範例
圖19顯示該電源供應線佈局之一第六範例。
圖19(a)顯示在佈置於記憶體單元陣列上之複數個金屬層之一內(例如在從半導體基板側起的一第三金屬層M2內)的傳導線佈局。圖19(b)顯示緊接圖19(a)傳導線下面佈置的傳導線與記憶體單元陣列。
該第六範例也係該第五範例之一修改。
該第六範例之佈局不同於該第五範例之佈局，在於電源供應線Vss不是以蜿蜓方式而是以直線延伸。即，在該第六範例中，可認為該第五範例之架構係應用於在記憶體單元陣列12A及12B上具有筆直電源供應線Vss之第一範例。
該切換元件(N通道MOS電晶體)係佈置於記憶體單元陣列12A及12B上的電源供應線Vss與除記憶體單元陣列12A
及12B上之區域外之區域之電源供應線Vss之間，且該切換元件係受控制信號B1控制。
當在抹除操作期間降低控制信號B1時，在記憶體單元陣列12A及12B上的電源供應線Vss係設定在浮動狀態下，使得可在抹除操作期間均勻化在位元線BL內所產生之寄生電容。
其他組態類似於該第五範例之該等組態。
在該第六範例中，類似於電源供應線Vss係以蜿蜓方式延伸之情況，即使電源供應線Vss不以蜿蜓方式延伸，仍可減少位元線BL內所產生之寄生電容波動。因此，在抹除操作期間，在位元線BL處的電位減少速度上不會產生較大波動。
G.第七範例
圖20顯示該電源供應線佈局之一第七範例。
圖20(a)顯示在佈置於記憶體單元陣列上之複數個金屬層之一內(例如在從半導體基板側起的一第三金屬層M2內)的傳導線佈局。圖20(b)顯示緊接圖20(a)傳導線下面佈置的傳導線與記憶體單元陣列。
該第七範例也係該第二範例之一修改。
該第七範例之佈局不同於該第二範例之佈局處在於用電源供應線Vdd代替電源供應線Vss。其他組態類似於該第二範例之該等組態。
在電源供應線Vss與電源供應線Vdd之間的一差異係定義如下。
在從外面輸入至晶片的兩個外部電源供應電位中，傳輸較低電位(接地電位)之傳導線係設定至電源供應線Vss，而傳輸更高電位之傳導線係設定至電源供應線Vdd。假定電源供應線Vdd包括逐步減低電源供應電位。例如，在從外面供應3.3 V作為電源供應電位的情況下，由於一預定電路而逐步減低至2.5 V的電源供應電位還包括電源供應線Vdd之一應用範圍。
兩電源供應線Vss及Vdd可藉由組合該等第二及第七範例而佈置於該等記憶體單元陣列12A及12B上。該第七範例可組合該第三範例之架構至該第五範例之架構之至少一者。
在該第七範例中，因為由電源供應線Vdd所覆蓋部分之比率(覆蓋率)可對於緊接電源供應線Vdd下面的所有位元線而落入一預定範圍內，故可減少在位元線BL內所產生之一寄生電容波動。因此，在抹除操作期間，在位元線BL處的電位減少速度上不會產生較大波動。
H.第八範例
圖21顯示該電源供應線佈局之一第八範例。
圖21(a)顯示在佈置於記憶體單元陣列上之複數個金屬層之一內(例如在從半導體基板側起的一第三金屬層M2內)的傳導線佈局。圖21(b)顯示緊接圖21(a)傳導線下面佈置的傳導線與記憶體單元陣列。
該第八範例也係該第二範例之一修改。
該第八範例之佈局不同於該第二範例之佈局處在於用一
信號線Ls來代替電源供應線Vss。其他組態類似於該第二範例之該等組態。
在信號線Ls係佈置於記憶體單元陣列12A及12B上之情況下，信號線Ls係以蜿蜓方式延伸，從而均勻化緊接信號線Ls下面之位元線BL之寄生電容。
如本文所使用，信號線將表示除電源供應線Vss及Vdd外的傳導線。據此，該信號線之範例包括一資料線時脈信號線與一控制信號線。
取代該信號線，一傳送產生於晶片內部之一內部電源供應電位之內部電源供應線可佈置於記憶體單元陣列12A及12B上。該第八範例可組合該第三範例之架構至該第五範例之架構之至少一者。
在該第八範例中，因為由信號線Ls所覆蓋部分之比率(覆蓋率)可對於緊接信號線Ls下面的所有位元線而落入一預定範圍內，故可減少在位元線BL內所產生之一寄生電容波動。因此，在抹除操作期間，在位元線BL處的電位減少速度上不會產生較大波動。
I.其他
在該等第一至第八範例之佈局中存在兩種類型的分流區域，即用於單元單位源極擴散層之分流區域與用於單元單位之源極擴散層與單元井區域二者之分流區域。該分流區域之組態不限於該等第一至第八範例。
例如，所有分流區域可與單元單位之源極擴散層與單元井區域二者具有接觸部分。
如圖6、9及11所示，除了與單元單位之源極擴散層與單元井區域二者之接觸部分外，與一源極側選擇閘極線(SGS)與汲極側選擇閘極線(SGD)之接觸部分也提供於分流區域內。
每二單元源極線驅動器與單元井線驅動器存在於第一至第八範例之佈局中。或者，可採用僅一單元源極線驅動器與僅一單元井線驅動器存在於該一晶片上之架構。
該單元源極線驅動器包括一在抹除操作之後放電單元源極線之電路與一在抹除驗證期間與在產生一寫入脈衝期間充電單元源極線至電源供應電位Vdd之電路。
該單元井線驅動器包括一在抹除操作後放電單元井線之電路。
(3)概述
如在第一至第八範例中所述，本發明之一範例可實現該非揮發性半導體記憶體之電源供應線佈局，其可穩定地供應電源供應電位而不會增大晶片大小。
接著，將說明在本發明之一範例實際應用於一NAND快閃記憶體之情況下的一特定佈局。
圖22顯示該NAND快閃記憶體之一記憶體單元陣列。圖23至29顯示佈置於圖22之記憶體單元陣列上的第三金屬層M2佈局。
圖23係顯示圖22之一區域X1之一放大圖。
該等傳導線係以單元源極線CELSRC→單元井線
CPWELL→電源供應線VSS→單元井線CPWELL之次序在該第二方向上佈局。該複數個基本佈局係以單元源極線CELSRC→單元井線CPWELL→電源供應線VSS→單元井線CPWELL之基本佈局在該第二方向上重複。
單元井線CPWELL、單元源極線CELSRC及電源供應線Vss具有漣波形狀。
圖24係顯示圖23之一區域X2之一放大圖，而圖25係顯示圖24之一區域X3之一放大圖。
一縱向延伸虛線指示一分流區域SH。該等分流區域SH係在該第二方向上以預定間隔佈置。分流區域SH重疊單元源極線CELSRC與單元井線CPWELL。
一水平延伸實線指示NAND區塊之一邊界。
單元井線CPWELL、單元源極線CELSRC及電源供應線Vss各具有一以一第一傾度在該第一方向上延伸的區域X4與一以一第二傾度延伸的區域X5。該第一傾度大於該第二傾度。
圖26係顯示圖25之一區域X4之一放大圖，而圖27係顯示圖25之一區域X5之一放大圖。
單元井線CPWELL、單元源極線CELSRC及電源供應線Vss係分別藉由組合該複數個基本圖案BP來形成。一陰影點指示傳導線。一輪廓部分指示一空間。在該基本圖案BP之第一方向上的大小係在NAND區塊(NAND串)之第一方向上的大小，換言之，在該基本圖案BP之第一方向上的大小係覆蓋一單元單位所用之大小。
在該基本圖案BP之第一方向上的大小不限於一NAND區塊，而在該基本圖案BP之第一方向上的大小可能具有對應於複數個NAND區塊的一長度。
在圖26中，單元井線CPWELL、單元源極線CELSRC及電源供應線Vss係以該第一傾度(顯示為虛線)在第一方向上延伸。另一方面，在圖27中，單元井線CPWELL、單元源極線CELSRC及電源供應線Vss係以該第二傾度(顯示為虛線)在第二方向上延伸。
因而，單元井線CPWELL、單元源極線CELSRC及電源供應線Vss之傾度可藉由調整在基本圖案BP之第二方向上的偏移量來加以控制。
圖28係顯示圖27之一區域X6之一放大圖。
在基本圖案BP之第二方向上的大小係在16個位元線之第二方向上的大小。此時，在圖28中，進行佈局，使得當基本圖案BP在第一方向上偏移一NAND區塊時基本圖案BP在第二方向上偏移五個位元線。
因而，逐漸改變金屬層M2之位置以均勻化金屬層M2之覆蓋率至各位元線，從而允許相對於各位元線均勻化與金屬層M2的耦合電容。
較佳的係儘可能小地減少偏移量，故並不始終以五個位元線為單元來形成偏移量。實際上，位元線會在程序期間增加或減少，從而容易地影響金屬層M2邊界相鄰者位於位元線上之部分。理想上，期望在程序期間影響金屬層M2之寬度變化對於所有位元線係均勻的，使得金屬層M2
邊界以相同次數交叉各位元線。期望影響金屬層M寬度波動會在製造時相對於所有位元線相等。在此情況下，儘管位元線之一電容絕對值會略微波動，但很少產生在位元線內所產生之一電容差異。
圖29係該分流區域之一放大圖。
在金屬層M1內的分流區域內，單元源極線CELSRC與單元井線CPWELL係配置在一起，同時在第一方向上延伸。
在金屬層M2內的單元源極線CELSRC係透過接觸孔而連接至金屬層M1內的單元源極線CELSRC。在金屬層M2內的單元井線CPWELL係透過接觸孔而連接至金屬層M1內的單元井線CPWELL。
圖30顯示一種改變相對於該第一方向延伸單元井線、單元源極線及電源供應線之方向之傾度之方法。
該等基本圖案BP係規則配置的，且該等基本圖案BP係藉由在該第二方向上延伸的傳導圖案XP來相互耦合。該單元井線、單元源極線及電源供應線之傾度可藉由部分切割基本圖案BP與傳導圖案XP，以基本圖案BP之一間距P為單位來加以控制，如區域Y1及Y2中所示。
該傾度在圖30(a)中變成一NAND區塊/一間距，且該傾斜在圖30(b)中變成一NAND區塊/兩個間距。
如圖31所示，一間隙可能形成於該兩個傳導線之間以部分移除基本圖案BP。
本發明之一範例可不僅適用於NAND快閃記憶體，而且適用於通用非揮發性半導體記憶體。此外，本發明之一範
例可適用於電荷累積層由一浮動閘極所形成之浮動閘極記憶體單元與電荷累積層由一絕緣層(例如氮化物)所形成之一MONOS記憶體單元。
本發明之一範例可實現非揮發性半導體記憶體之電源供應線佈局，其可穩定地供應電源供應電位而不會增大晶片大小。
習知此項技術者將會容易地明白額外優點及修改。因此，本發明就其更廣泛態樣而言並不限於本文中所示及所述的特定細節及代表性具體實施例。據此，可進行各種修改而不脫離由隨附申請專利範圍及其等效內容所定義之一般創新概念之精神或範疇。
11‧‧‧晶片
12A‧‧‧記憶體單元陣列
12B‧‧‧記憶體單元陣列
13A－d‧‧‧頁緩衝器
13A－u‧‧‧頁緩衝器
13B－d‧‧‧頁緩衝器
13B－u‧‧‧頁緩衝器
14A‧‧‧列解碼器(RDC)
14B‧‧‧列解碼器(RDC)
15‧‧‧周邊電路
16‧‧‧接點區域/電源供應接點
17‧‧‧單元源極線驅動器
18‧‧‧單元井驅動器
19‧‧‧電源供應接點
21a‧‧‧P型半導體基板
21b‧‧‧N型井區域
21c‧‧‧P型井區域
22‧‧‧源極擴散層
23‧‧‧汲極擴散層
24‧‧‧接觸插塞
26‧‧‧接觸插塞
27‧‧‧傳導線
28‧‧‧接觸插塞
29‧‧‧接觸插塞
30A‧‧‧P＋
型接觸區域
30B‧‧‧N＋
型接觸區域
31A‧‧‧接觸插塞
34‧‧‧接觸插塞
BK0至BKn－1‧‧‧區塊
CH‧‧‧接觸孔
MC‧‧‧記憶體單元
S/A‧‧‧感應放大器
SH‧‧‧分流區域
ST‧‧‧選擇閘極電晶體
圖1顯示本發明之一範例所應用之晶片佈局之一範例；圖2顯示一NAND單元單位；圖3顯示一位元線與一頁緩衝器之間的一關係；圖4顯示一電源供應電位之一路線；圖5(a)、(b)顯示依據本發明之佈局之一第一範例；圖6係顯示一裝置結構之一範例之一平面圖；圖7係沿圖6之直線VII－VII所截取之一斷面圖；圖8係沿圖6之直線VIII－VIII所截取之一斷面圖；圖9係沿圖6之直線IX－IX所截取之一斷面圖；圖10係沿圖6之直線X－X所截取之一斷面圖；圖11係沿圖6之直線XI－XI所截取之一斷面圖；
圖12顯示一位元線之一電位波動；圖13(a)、(b)顯示依據本發明之佈局之一第二範例；圖14顯示一基本圖案之一範例；圖15顯示該基本圖案之一範例；圖16(a)、(b)顯示依據本發明之佈局之一第三範例；圖17(a)、(b)顯示依據本發明之佈局之一第四範例；圖18(a)、(b)顯示依據本發明之佈局之一第五範例；圖19(a)、(b)顯示依據本發明之佈局之一第六範例；圖20(a)、(b)顯示依據本發明之佈局之一第七範例；圖21(a)、(b)顯示依據本發明之佈局之一第八範例；圖22顯示依據一應用範例之佈局；圖23係顯示圖22之一區域X1之一放大圖；圖24係顯示圖23之一區域X2之一放大圖；圖25係顯示圖24之一區域X3之一放大圖；圖26係顯示圖25之一區域X4之一放大圖；圖27係顯示圖25之一區域X5之一放大圖；圖28係顯示圖26之一區域X6之一放大圖；圖29係一分流區域之一放大圖；圖30(a)、(b)顯示一種改變一傳導線傾度之方法；以及圖31(a)、(b)顯示一種改變傳導線傾度之方法。
12A‧‧‧記憶體單元陣列
12B‧‧‧記憶體單元陣列
13A－d‧‧‧頁緩衝器
13A－u‧‧‧頁緩衝器
13B－d‧‧‧頁緩衝器
13B－u‧‧‧頁緩衝器
15‧‧‧周邊電路
17‧‧‧單元源極線驅動器
18‧‧‧單元井驅動器
19‧‧‧電源供應接點
CH‧‧‧接觸孔
Claims (20)
- 一種非揮發性半導體記憶體，其包含：一記憶體單元陣列，其包括複數個單元單位；一電源供應接點，其係佈置於該記憶體單元陣列之一第一方向上之一端上；一第一頁緩衝器，其係佈置於該記憶體單元陣列之該第一方向上之另一端上；一位元線，其係佈置於該記憶體單元陣列上之一第一層，且在該第一方向上延伸；一非電源供應線，其係佈置於該第一層上之第二層上；一電源供應線，其係佈置於該第二層上，以連接該電源供應接點與該第一頁緩衝器，且該電源供應線包含佈置在該記憶體單元陣列上之第一部分及佈置在除該記憶體單元陣列以外之區域上之第二部分；以及一切換元件，其係連接於該非電源供應線之一端，以設定該非電源供應線在一浮動狀態下或可設定至電源供應電位以外之一電位；其中該非電源供應線與該電源供應線之該第一部分係在正交於第一方向之第二方向上相鄰接，且在該第一方向上以一蜿蜒方式延伸；當自正交於該第一方向及第二方向之一第三方向觀視該位元線、該非電源供應線及該電源供應線之該第一部分時，該位元線係與該非電源供應線及該電源供應線之 該第一部分之兩者皆交叉。
- 如請求項1之非揮發性半導體記憶體，其中該第一電源供應線之該第一部分係藉由複數個基本圖案之一組合所形成，該複數個基本圖案之各個具有在該第一方向上的一大小，至少一單元單位係由在該第一方向上的該大小所覆蓋，且該複數個基本圖案之各個具有在該第二方向上的一大小，在該位元線係由在該第二方向上的該大小所覆蓋。
- 如請求項2之非揮發性半導體記憶體，其中該複數個基本圖案之各個具有一網狀圖案。
- 如請求項1之非揮發性半導體記憶體，其進一步包含一第二頁緩衝器，其係佈置於該記憶體單元陣列之該第一方向上之一端上以及在該電源供應接點與該記憶體單元陣列之間，其中該第一電源供應線係也連接至該第二頁緩衝器。
- 如請求項4之非揮發性半導體記憶體，其進一步包含一周邊電路，其係佈置於該記憶體單元陣列之該第一方向上之一端上以及在該電源供應接點與該第二頁緩衝器之間。
- 如請求項1之非揮發性半導體記憶體，其中該複數個單元單位之各個包括複數個記憶體單元與連接至該複數個記憶體單元兩端的兩個選擇閘極電晶體。
- 如請求項6之非揮發性半導體記憶體，其中該複數個記憶體單元之各個係一浮動閘極記憶體單元。
- 如請求項6之非揮發性半導體記憶體，其中該複數個記憶體單元之各個係一MONOS記憶體單元。
- 如請求項1之非揮發性半導體記憶體，其中該電源供應接點與該第一電源供應線被設定至一接地電位。
- 如請求項1之非揮發性半導體記憶體，其中該電源供應接點與該第一電源供應線被設定至一電源供應電位。
- 如請求項1之非揮發性半導體記憶體，其中該位元線係與該非電源供應線及該電源供應線之該第一部分之兩者皆交叉兩次以上。
- 如請求項1之非揮發性半導體記憶體，其中該位元線係與該非電源供應線及該電源供應線之該第一部分之兩者皆以小於90度之一角度交叉，或與該非電源供應線及該電源供應線之該第一部分之基本圖案之塊(chunk)之兩者皆交叉。
- 如請求項1之非揮發性半導體記憶體，其中該切換元件係設定至一關閉狀態(off-state)以設定該非電源供應線在一浮動狀態下或在一抹除操作期間設定一抹除電位。
- 如請求項1之非揮發性半導體記憶體，其中該電源供應線之該第二部分具有一圍繞該記憶體單元陣列之圖案。
- 如請求項1之非揮發性半導體記憶體，其中該非電源供應線係一單元源極線，其連接至該複數個單元單位之源極端子。
- 如請求項15之非揮發性半導體記憶體，其中該切換元件係連接於該非電源供應線之一端與該電源供應線之該第 二部分之間。
- 如請求項15之非揮發性半導體記憶體，其中佈置於該第二層之該單元源極線係經由該記憶體單元陣列之一分流區域連接於該源極端子。
- 如請求項1之非揮發性半導體記憶體，其中該非電源供應線係一單元井線，其連接於一井區域，該井區域佈置有複數個單元單位。
- 如請求項18之非揮發性半導體記憶體，其中該切換元件係連接於該非電源供應線之一端與該電源供應線之該第二部分之間。
- 如請求項18之非揮發性半導體記憶體，其中該單元井線在該記憶體單元陣列之一分流區域連接於該井區域。
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