KR20090070536A - 플래시 소자의 비트라인 - Google Patents

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KR20090070536A
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박은영
박성기
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주식회사 하이닉스반도체
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Abstract

본 발명은 비트라인들과 패드막들을 서로 다른 영역에 그룹으로 형성하되, 비트라인들은 직선형태로 서로 평행하게 배열하고, 패드막들 및 콘택 플러그들은 직렬로 배열함으로써, 금속배선의 패터닝 공정을 용이하게 할 수 있다. 이로 인해, 이웃하는 금속배선들 간의 브릿지를 방지할 수 있어 플래시 소자의 전기적 특성 열화를 방지할 수 있으며 수율을 높일 수 있는 플래시 소자의 비트라인으로 이루어진다.
플래시. 비트라인, 패드막, 그룹, 직선, 평행, 금속배선

Description

플래시 소자의 비트라인{Metal layer of flash device}
본 발명은 플래시 소자의 비트라인에 관한 것으로, 특히 비트라인의 배열을 변형함으로써 플래시 소자의 제조 공정 시 수율을 증가시킬 수 있는 플래시 소자의 비트라인에 관한 것이다.
반도체 소자 중에서 전원의 공급이 중단되어도 저장된 데이터가 그대로 보존되는 비휘발성 메모리 소자가 각광받고 있다. 비휘발성 메모리 소자 중에서도 특히 휴대성과 대용량화가 용이한 플래시 소자에 대한 연구가 활발하게 진행되고 있다.
하지만, 최근 집적도의 증가로 인해 플래시 소자에 포함된 트랜지스터들 및 금속배선들의 폭 및 이들 간의 폭이 좁아지면서 여러 가지 문제점이 발생하고 있다. 예를 들면, 금속배선의 폭이 줄어들면서 저항이 증가할 수 있고, 트랜지스터들 간의 간격이 좁아지면서 이웃하는 트랜지스터 간에 간섭 현상이 증가할 수도 있다.
특히, 금속배선의 경우 콘택 플러그와 전지적으로 연결되기 위하여 패드를 형성하는데, 이러한 패드는 정렬 마진을 위하여 일반적으로 금속배선의 폭보다 넓 게 형성한다. 이처럼, 패드가 넓어짐에 따라 금속배선의 배열도 달라진다. 예를 들면, 금속배선들이 형성된 영역 내에 패드가 형성된 경우, 패드와 전기적으로 연결되지 않는 금속배선은 패드와 격리되면서, 집적도의 증가에 따라 이웃하는 다른 금속배선들과도 접하지 않아야 하므로 계단형 배열로 형성한다. 상술한 금속배선을 비트라인으로 예를 들어 설명하면 다음과 같다.
도 1은 종래의 플래시 소자의 비트라인 배열을 설명하기 위한 레이아웃도 이다. 도 1을 참조하면, 비트라인(10)은 페이지 버퍼(page buffer; PB)와 메모리 셀 어레이 간에 배열되며, 프로그램, 소거 및 독출 동작을 위하여 매우 중요한 역할을 한다. 예를 들면, 프로그램 동작 시 선택된 비트라인(10)에는 접지전압(예를 들면, 0V)을 인가하며, 소거 동작 시에는 비트라인(10)에 소거전압을 인가하여 소거 동작을 수행한다. 독출 동작 시에는 비트라인(10)에 인가된 전압의 레벨 변화를 감지하여 데이터를 판별하게 된다. 또한, 비트라인(10) 중에서 콘택 플러그와 연결되는 영역에는 패드막(20)이 형성되는데, 패드막(20)의 위치가 일정하지 않게 배열되어 비트라인(10)은 패드막(20)과의 격리를 위하여 구부러진 형태(예를 들면, 계단 형태)로 배열된다.
또한, 비트라인(10) 패턴을 형성하기 위해서는 패터닝(patterning) 공정을 실시해야 하는데, 특히, 패턴이 복잡할수록 패터닝 공정이 어렵게 때문에 이웃하는 비트라인(10) 간에 브릿지(bridge)가 발생할 가능성이 높아진다. 이에 따라, 플래시 소자의 전기적 특성이 열화될 수 있으며, 이로 인하여 신뢰도가 낮아질 수 있다. 또한, 플래시 소자의 제조 공정 수율을 감소시킬 수도 있다.
본 발명이 해결하고자 하는 과제는, 비트라인들과 패드막들을 서로 다른 영역에 형성하되, 비트라인들은 직선형태로 서로 평행하게 배열하고, 패드막들 및 콘택 플러그들은 직렬로 배열함으로써, 패터닝 공정을 용이하게 할 수 있으므로 이웃하는 금속배선 간에 브릿지 현상을 방지할 수 있고, 이로 인해 수율을 증가시킬 수 있다.
본 발명의 일 실시예에 따른 플래시 소자의 비트라인은, 반도체 기판 상에 다수의 비트라인들이 포함된 비트라인 그룹을 포함한다. 비트라인 그룹 및 비트라인 그룹과 인접한 비트라인 그룹 사이에 직렬로 배열된 패드막들을 포함하는 플래시 소자의 비트라인으로 이루어진다.
비트라인들은 서로 평행하며 직선 형태로 형성된다. 비트라인 그룹은 5개, 10개 또는 15개의 상기 비트라인들을 포함한다. 또한, 비트라인들의 폭은 서로 동일하며, 패드막들의 폭도 서로 동일하다. 그리고, 비트라인 그룹들과 패드막들은 반복하여 배열된다.
본 발명의 다른 실시예에 따른 플래시 소자의 비트라인은, 반도체 기판 상에 직선 형태로 서로 평행하게 형성된 비트라인들을 포함한다. 비트라인들과 평행하게 형성된 패드막을 포함하는 플래시 소자의 비트라인으로 이루어진다. 이때, 비트라 인들 간의 간격이 균일하게 형성된다.
본 발명은, 비트라인들과 패드막들을 서로 다른 영역에 그룹으로 형성하되, 비트라인들은 직선형태로 서로 평행하게 배열하고, 패드막들 및 콘택 플러그들은 직렬로 배열함으로써, 금속배선의 패터닝 공정을 용이하게 할 수 있다. 이로 인해, 이웃하는 금속배선들 간의 브릿지를 방지할 수 있어 플래시 소자의 전기적 특성 열화를 방지할 수 있으며 수율을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 플래시 소자의 비트라인 배열을 설명하기 위한 레이아웃도 이다. 플래시 소자에는 다수개의 금속배선들이 포함되지만, 금속배선들 중에서 비트라인(bitline; 100)이 배열되는 영역에 대하여 설명하면 다음과 같다.
플래시 소자에서 비트라인(bitline; 100)은 페이지 버퍼(page buffer; PB; 미도시)와 메모리 셀 어레이(memory cell array; 미도시)를 전기적으로 연결하는 역할을 한다. 특히, 플래시 소자의 프로그램, 소거 및 독출 동작 시에 비트라인(100)을 사용하는데, 구체적으로 설명하면 다음과 같다.
프로그램 동작 시, 선택된 비트라인(100)에는 접지전압(예를 들면, 0V)을 인가하며, 소거 동작 시에는 선택된 블럭에 소거 전압을 인가한다. 그리고, 독출 동작 시에는 선택된 비트라인(100)을 프리차지(precharge) 시키고, 이후에 선택된 비트라인(100)의 전압 레벨 변화를 감지함으로써 프로그램 또는 소거 셀을 판별할 수 있다. 이처럼, 비트라인(100)은 플래시 소자에서 매우 중요한 역할을 수행한다.
상술한 동작을 수행하기 위해서, 비트라인(100)을 프리차지 시키거나 디스차지(discharge) 시킬 수 있는 전압 공급원(미도시)이 비트라인(100)과 연결되어야 하는데, 이를 위하여 콘택 플러그(contact plug)를 사용한다. 특히, 집적도가 증가함에 따라 콘택 플러그와 비트라인(100)을 정확하게 배열하기가 매우 어려워지고 있기 때문에 콘택 플러그가 형성되는 영역에 비트라인(100)의 폭보다 넓은 패드막(200)을 형성한다. 이처럼, 비트라인(100)과 패드막(200)의 폭이 다르기 때문에, 이들을 각각 다른 영역에 그룹(group) 단위로 배열하는 것이 바람직하다. 이에 대하여 다음의 도면을 참조하여 설명하도록 한다.
도 3은 도 2를 구체적으로 설명하기 위하여 도 2의 일부를 확대한 레이아웃도이다. 도 2 및 도 3을 참조하면, 일반적으로 패드막(200)의 폭(W2)은 비트라인(100)의 폭(W1)보다 넓다. 이에 따라, 다수개의 비트라인(100)을 하나의 비트라인 그룹(G)으로 형성하고, 비트라인 그룹(G)들 사이에 패드막(200)들을 직렬로 배열시킨다. 예를 들면, 비트라인(100)을 5, 10 또는 15개 단위(소자에 따라 그룹에 포함되는 비트라인의 개수를 조절할 수 있다)로 그룹을 형성할 수 있다. 이처럼, 패드막(200)들을 직렬로 배열하고, 동일한 폭(W1)을 갖는 비트라인(100)들을 그룹(G) 단위로 배열함으로써 비트라인(100)들 간의 간격(L) 또한 균일하게 형성할 수 있다.
이에 따라, 피치(pitch; P)를 균일하게 형성할 수 있다. 이때, 피치(P)는 비트라인(100)의 폭(W1)과 비트라인(100) 간의 간격(L)을 더한 길이가 된다. 이로 인해 불필요한 공간을 줄이고, 비트라인(100) 또는 패드막(200)을 형성할 수 있으므로 플래시 소자의 크기를 감소시킬 수 있다.
또한, 비트라인(100)을 굴곡은 감소하고 직선 구간이 많도록 형성함으로써, 노광 및 현상 공정을 용이하게 실시할 수 있으며, 패터닝 공정 시 이웃하는 비트라인(100) 또는 패드막(200) 간의 브릿지(bridge) 발생을 감소시킬 수 있다. 이에 따라, 전기적 결함 발생 율을 감소시켜 수율을 증가시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 플래시 소자의 비트라인 배열을 설명하기 위한 레이아웃도 이다.
도 2는 본 발명의 플래시 소자의 비트라인 배열을 설명하기 위한 레이아웃도 이다.
도 3은 도 2를 구체적으로 설명하기 위하여 도 2의 일부를 확대한 레이아웃도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 비트라인 200 : 패드막

Claims (8)

  1. 반도체 기판 상에 다수의 비트라인들이 포함된 비트라인 그룹들; 및
    상기 비트라인 그룹들 사이에 직렬로 배열된 패드막들을 포함하는 플래시 소자의 비트라인.
  2. 제 1 항에 있어서,
    상기 비트라인들은 직선형태로 형성되며, 서로 평행한 플래시 소자의 비트라인.
  3. 제 1 항에 있어서,
    상기 비트라인 그룹들은 5개, 10개 또는 15개의 상기 비트라인들을 포함하는 플래시 소자의 비트라인.
  4. 제 1 항에 있어서,
    상기 비트라인들의 폭은 서로 동일한 플래시 소자의 비트라인.
  5. 제 1 항에 있어서,
    상기 패드막들의 폭은 서로 동일한 플래시 소자의 비트라인.
  6. 제 1 항에 있어서,
    상기 비트라인 그룹들과 상기 패드막들은 반복하여 배열되는 플래시 소자의 비트라인.
  7. 반도체 기판 상에 직선 형태로 서로 평행하게 형성된 비트라인들; 및
    상기 비트라인들과 평행하게 형성된 패드막을 포함하는 플래시 소자의 비트라인.
  8. 제 7 항에 있어서,
    상기 비트라인들 간의 간격이 균일하게 형성된 플래시 소자의 비트라인.
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