JP2015023292A - 反応性イオンエッチング方法 - Google Patents

反応性イオンエッチング方法 Download PDF

Info

Publication number
JP2015023292A
JP2015023292A JP2014148571A JP2014148571A JP2015023292A JP 2015023292 A JP2015023292 A JP 2015023292A JP 2014148571 A JP2014148571 A JP 2014148571A JP 2014148571 A JP2014148571 A JP 2014148571A JP 2015023292 A JP2015023292 A JP 2015023292A
Authority
JP
Japan
Prior art keywords
etching
substrate
feature
etched
features
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014148571A
Other languages
English (en)
Inventor
ホーク,トレイシー
Hawke Tracey
ヴェナブルズ,マーク
Venables Mark
スターランド,イアン
Sturland Ian
イーリー,レベッカ
Eley Rebecka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atlantic Inertial Systems Ltd
Original Assignee
Atlantic Inertial Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atlantic Inertial Systems Ltd filed Critical Atlantic Inertial Systems Ltd
Publication of JP2015023292A publication Critical patent/JP2015023292A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00523Etching material
    • B81C1/00531Dry etching
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B3/00Devices comprising flexible or deformable elements, e.g. comprising elastic tongues or membranes
    • B81B3/0064Constitution or structural means for improving or controlling the physical properties of a device
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00388Etch mask forming
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00619Forming high aspect ratio structures having deep steep walls
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01PMEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P15/0802Details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00Specific applications of microelectromechanical systems
    • B81B2201/02Sensors
    • B81B2201/0228Inertial sensors
    • B81B2201/0235Accelerometers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00Specific applications of microelectromechanical systems
    • B81B2201/03Microengines and actuators
    • B81B2201/033Comb drives
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00Basic microelectromechanical structures
    • B81B2203/03Static structures
    • B81B2203/0323Grooves
    • B81B2203/033Trenches
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/01Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0111Bulk micromachining
    • B81C2201/0112Bosch process

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Micromachines (AREA)
  • Pressure Sensors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】改良された反応性イオンエッチング方法が提供される。【解決手段】少なくとも第1、第2のエッチングされた形体42、44を形成する、基板46の反応性イオンエッチング方法が開示される。第1の形体42が、第2の形体44よりも大きいアスペクト比(深さ:幅)を有する。第1のエッチング段階において、前記第1の形体42のみを所定の深さにエッチングするように基板46がエッチングされる。その後、第2のエッチング段階において、前記第1および前記第2の形体42、44の両方をそれぞれの深さにエッチングするように基板46がエッチングされる。マスク40が、形体42、44に対して形状において対応する開口部を画定するように施され得る。第2の形体44が製造される基板46の領域は、第1のエッチング段階の間、第2のマスク材50で選択的にマスクされる。次いで、第2のマスク材50は、第2のエッチング段階の前に除去される。【選択図】図3F

Description

本開示は、反応性イオンエッチングの方法に関し、特に、限定するものではないが、深掘り反応性イオンエッチング(Deep Reactive Ion Etching)(DRIE)プロセスおよび同様のプロセスにおける改良に関する。
微小電気機械システム(Micro Electrical Mechanical System)(MEMS)の分野では、シリコンおよびその他の基板の異方性エッチングは、通常「ボッシュプロセス(Bosch Process)」と呼ばれるDRIE法を用いて実現され得る。このプロセスは、例えば米国特許第5,501,893号に説明されており、シリコンのプラズマエッチング段階(一般にSF6を用いる)と、フルオロポリマー(一般にC48)を含むパッシベーション段階とを交互に繰り返すことを含む。パッシベーション段階の間に、フルオロポリマーは、試料の全表面に堆積される。エッチング段階の間に、イオンアシストプラズマエッチングが優先的に用いられて、フルオロポリマーを、その側壁に対する保護を維持したままで、エッチングされた形体の底部から除去する。次いで、形体の底部に露出されたシリコンがエッチングされ、所望の深さに到達するまでこのプロセスが繰り返され得る。
米国特許第5501893号明細書 国際公開第2012/076837号パンフレット
DRIE特有の現象には、形成された形体における深さの幅に対する比として本明細書に定義されるアスペクト比にエッチング速度が反比例する、アスペクト比依存エッチング(Aspect Ratio Dependant Etching)(ARDE)と呼ばれる現象がある。このことは、RIEラグとして知られる観察結果の原因となり、これによれば、同時にエッチングされたより小さい形体は、より大きい形体よりも浅くなる。様々な形体の幾何形状をエッチストップ層までエッチングする場合、より幅広の形体をエッチングし過ぎることが当然起こり得るようになる。このことは、寸法の制御不能だけでなく、「フッティング(footing)」(またはノッチング(notching))などという影響の原因となる。
これは、加速度計などのMEMSセンサの製造において特に問題である。MEMS加速度計の例が、国際公開第2012/076837A1号に開示されている。このデバイスでは、シリコンウェハが微細加工されて、複数のフィンガーを有する可動プルーフマスを提供する。この複数のフィンガーは、使用時に固定されるウェハの一部分のフィンガーと互いに組み合う。与えられた任意のプルーフマスフィンガーの一方の側面と、隣接する固定されたフィンガーとの間の間隙は、プルーフマスフィンガーの他方の側面と、その隣接する固定されたフィンガーとの間の間隙とは異なる。プルーフマスが動くと、プルーフマスフィンガーと固定されたフィンガーとの間の間隙が変化し、この結果、フィンガー間の静電容量が変化する。これが測定および処理されて、加速度を算出し得る。閉ループ系では、間隙の寸法の変動が、プルーフマスの動きに対抗する静電力を生じる。このような系では、より幅広の間隙の幅(例えば15μm)の、より幅の狭い間隙の幅(例えば5μm)に対する比が大きいことが特に望ましい。既存のDRIEプロセスを用いて比較的大きい比をもたらし得るが、フィンガー間隔がより大きくなり、与えられた静電力を提供するためにデバイスをより大きくするという代償を伴う。デバイスをより小さく製作する場合、上に指摘したフッティング、ノッチングおよび寸法制御不能の問題が生じ得る。
ラグを補償するために現在なされている提案には、主として、圧力の値を下げることにより、エッチングおよびパッシベーションの段階およびパラメータを最適化することが含まれる。しかしながら、DRIEラグを補償する現行の技術は、エッチング速度を犠牲にしている。
少なくとも第1および第2のエッチングされた形体を形成する、基板の反応性イオンエッチング方法であって、第1のエッチングされた形体が、第2のエッチングされた形体よりも大きいアスペクト比(深さ:幅)を有し、本方法が、
第1のエッチング段階において、第1の形体のみを所定の深さにエッチングするように前記基板をエッチングするステップと、
その後、第2のエッチング段階において、第1および前記第2の形体の両方をそれぞれの深さにエッチングするように基板をエッチングするステップと、
を備える方法が本明細書に開示される。
第1および第2のエッチングする段階の提供は、これによって選択された高アスペクト比形体が低アスペクト比形体に比べてより長い時間エッチングされるのであるが、RIEラグの減少につながり得る。
本方法は、基板の表面にマスキング材料を施して、第1および第2の形体の所望の形状に対応する第1および第2の開口部を画定するステップを備え得る。第1のエッチング段階は、第1の開口部のみを介して基板を選択的にエッチングして、第1のエッチングされた形体を所定の深さにエッチングするステップを備え得る。その後、第2のエッチング段階は、両方の開口部を介して基板をエッチングして、第1および第2の形体の両方をそれぞれの深さにエッチングするステップを備え得る。
それぞれの形体は、実質的に同じ深さ、または選択された異なる深さにエッチングされ得る。
マスキングが用いられる場合、第1のエッチング段階は、第2の開口部を閉塞する段階を含み得る。その後、基板を反応性エッチングプロセスに露出させ、第1のエッチング段階では第1の開口部のみを介してエッチングが起こるようにする。
閉塞する段階は、さらなるマスキング材料を施して、第2の開口部を被覆し、後に、第2の段階のエッチングプロセスの前に、さらなるマスキング材料を第2の開口部から除去するステップを備え得る。
一実施例では、さらなるマスキング材料は、第1の段階のエッチングプロセスにより実質的に影響され得ないように、基板材料に比べて高い選択性を有し得る。あるいは、別の実施例では、さらなるマスキング材料は、選択性が少なく、前記エッチングプロセスに影響を受けやすくして、次第に薄くなり、次いで、第2の段階のエッチングが始まると第2の開口部を露出するようにしてもよい。
上記の技術は、様々なエッチングプロセスにおいて用いられ得るが、交互に繰り返すエッチング段階とパッシベーション段階とを備える異方性の反応性イオンプロセスに特別な適用を有する。
本開示はまた、上記技術によりエッチングされた基板にまで及ぶ。
実施例では、より大きいアスペクト比のより小さいアスペクト比に対する比は、2.0および3.5の間、例えば2.25から3.25、例えば2.5から3.0、例えば2.6から2.7であり得る。このように、深さの等しい形体では、(一般にそうであるように)より幅広の形体と、より幅の狭い形体との相対幅は、これらの値を取る。
第2の形体のその頂部からその底部までの幅の変動の、基板の深さに対する比は、0.015以下、例えば0.01以下であり得る。最小幅は通常は形体の頂部に、また最大幅は形体の底部にあり、幅は、頂部から底部へと通常は一様に大きくなる。したがって、例えば100μmの深さの基板では、頂部から底部までにかけての幅の最大差は、1.5μm未満(0.015の比に対応)、または1.0μm未満(0.010の比に対応)であり得る。当然ながら、より低い比、例えば0.009以下、0.008以下または0.007以下も可能であり得る。
形体は、任意の所望の形状であってもよい。しかしながら、一般に、形体は、基板に形成されたスロット、より具体的には、真っ直ぐなスロットの形態である。
形体は、基板を貫通して、または、基板の中に所定の深さまで延在してもよい。
加えて、本技術は、任意のデバイスの製造に適用され得るが、加速度計などのMEMSセンサの製造に特別な適用を有する。
したがって本開示はまた、上記技術によって製造されるMEMSセンサを包含するように及ぶ。
センサは、上記プロセスによって形成され、隣接するフィンガー間に画定される間隙またはスロットを有する、複数の互いに組み合わされたフィンガーを備え得る。間隙の深さは同じであり得るが、間隙の幅は異なるものになって、それぞれの間隙のアスペクト比が異なるようにする。間隙の相対的なアスペクト比、および、より大きいアスペクト比の間隙における最大幅の最小幅に対する比のための上記範囲が適用され得る。一般に、間隙は基板を貫通して延在し、基板の深さは均一である。
したがって、大まかに、第1および第2の形体を内部にエッチングされた基板を備えるMEMSセンサであって、第1のエッチングされた形体が、第2のエッチングされた形体よりも大きいアスペクト比(深さ:幅)を有し、第2の形体のその頂部からその底部までの幅の変動の、基板の深さに対する比が、0.015以下、例えば0.01以下であるMEMSセンサもまた、本明細書に開示される。
したがって、例えば100μmの深さの基板では、形体の幅の変動は、1.5μm未満、例えば1.0μm未満であり得る。幅は、頂部から底部にかけて概して一様に広がり得る。
より大きいアスペクト比のより小さいアスペクト比に対する比は、2.0および3.5の間、例えば2.25から3.25、例えば2.5から3.0、例えば2.6から2.7であり得る。
MEMS加速度計を示す図である。 開示されるプロセスからの利益を受け得る図1の加速度計の詳細を示す図である。 本開示によるRIEプロセスの第1の実施例を説明するための連続的な図である。 本開示によるRIEプロセスの第1の実施例を説明するための連続的な図である。 本開示によるRIEプロセスの第1の実施例を説明するための連続的な図である。 本開示によるRIEプロセスの第1の実施例を説明するための連続的な図である。 本開示によるRIEプロセスの第1の実施例を説明するための連続的な図である。 本開示によるRIEプロセスの第1の実施例を説明するための連続的な図である。 本開示によるRIEプロセスの第2の実施例を説明するための連続的な図である。 本開示によるRIEプロセスの第2の実施例を説明するための連続的な図である。 本開示によるRIEプロセスの第2の実施例を説明するための連続的な図である。
ここで、添付の図面を参照しながら、単なる例として、本開示の一部の実施例を説明する。
上述のように、シリコンおよびその他の基板のエッチングは、通常「ボッシュプロセス」と呼ばれるDRIE法を用いて実現され得る。このプロセスは、米国特許第5,501,893号に説明されている。一般的なプロセスでは、反応性イオンエッチングプロセスに耐える材料、例えばSiO2またはSiNのマスクは、マスクが、基板にエッチングされる孔、トレンチなどの形体に対応する開口部のパターンを有する状態で、エッチングされる基板(一般にシリコン)に施される。マスクは、フォトリソグラフィ法によって施されてもよい。製造プロセスは、別個のエッチング段階と堆積段階とを交互に繰り返すステップを備える。エッチング段階は、プラズマと、例えば、六フッ化硫黄(SF6)などの適切な気体のエッチャントとを用いて実行される。
堆積段階の間に、例えばオクタフルオロシクロブタン(C48)などのパッシベーションガスが用いられる。堆積段階の間に、フルオロポリマーは、露出された試料の全表面に堆積される。エッチング段階の間に、イオンアシストエッチングが優先的に用いられて、フルオロポリマーを、その側壁に対する保護を維持したままで、エッチングされた形体の底部から除去する。次いで、露出されたシリコンがエッチングされ、所望の深さになるまでエッチングおよび堆積の段階が繰り返され得る。本技術は、当技術分野で良く知られており、さらなる説明は不要である。
エッチング速度が形成された形体のアスペクト比に反比例することもまた良く知られている。この効果は、アスペクト比依存エッチング(ARDE)として知られる。このことは、より小さい形体がより大きい形体よりも浅く作製されるというRIEラグとして知られる観察結果の原因となる。このことは、高アスペクト比形体の底部において、イオン衝撃およびガス輸送が著しく減少し、形体が深くなるにつれてエッチング速度を下落させるために起こる。DRIEプロセスでは、各エッチング段階の開始時において、トレンチまたはその他の形体の底部のパッシベーション層は、イオン衝撃によって物理的にエッチングされる。しかしながら、トレンチが深くなるにつれて、衝突によって、これらのイオンがその経路から外れる可能性が高くなる。深い形体の底部に到達するイオンが少なくなると、パッシベーション層の除去が遅くなり、この結果、後のエッチング段階において、シリコンがエッチャントガスに露出される時間を減らしてしまう。さらに、幅の狭いトレンチではガス輸送が著しく減少する。エッチャントガスが、形体の底部に流れ込み、シリコンと反応し、反応からの廃棄物を除去することが非常に困難になる。
このことによる実際の影響は、形体の全幅を要求される深さまで(例えばエッチストップ層まで)到達させるために、最も大きい形体が、かなりの過剰なエッチングを受けることである。しかし、ここでの問題は、ストップ層に到達した時に、エッチャントガス内の反応性イオン(例えば、フッ素イオン)が、エッチフロントにおいてもはや消費されず(既にエッチフロントは存在しないため)、未反応のフッ素イオンが、側壁に入射する可能性のある状態で、トレンチから出ることである。このイオン角度分布の広がりの増加は、より小さい形体においてストップ層に到達する頃には、より幅広の構造の開口部は、側壁への大量のイオン衝撃を受けることになり、これが、堆積による被覆にピンホールを作製することを意味する。堆積部分におけるピンホールは、未反応のフッ素イオンが側壁を等方的に浸食し始める領域であり、トレンチの頂部に損傷を生じさせる。このことは、デバイスの計量および性能に影響し得るアンダーカットをもたらし得る。
上述のDRIEプロセスは、例えば加速度計のためのセンサなどのMEMSを製造するのに用いられ得る。図1および図2は、そうしたデバイスを示しているが、これは、単に例示のためであり、本開示の範囲を限定することを意図していない。
図1は、国際公開第2012/076837A1号に説明されたタイプの加速度計を示す。加速度計10は、支持部12を備え、これに対してプルーフマス14が一連の装着用脚部16によって移動可能に装着される。プルーフマス14、脚部16および支持部12は、互いに一体に形成され、また実質的に同一平面上にあり、ウェハ、例えばシリコンウェハのDRIEエッチングにより製作される。
プルーフマス14は、一組の装着用脚部16によって支持部12に連結される第1の質量要素18と、別の一組の装着用脚部16によって支持部12に連結される第2の質量要素20とから作られる。横断支柱22は、第1および第2の質量要素18、20を、使用時にこれらが一緒に一致して移動して、単一の質量として作用することを確実にするような方式で、相互に連結する。
図2に示されるように、第1の質量要素18は、上方および下方の可動キャパシタフィンガーのグループ24、26を備え、各フィンガーが、装着用脚部16に対して実質的に平行に延在し、そして、プルーフマス14が支持部12に対して移動し得る方向Aに対して実質的に垂直に延在する。支持部12は、上方および下方の固定されたキャパシタフィンガーのグループ28、30の第1の組に関係している。上方のグループ28のフィンガーは、上方のグループ24のフィンガーと、互いに組み合わされ、下方のグループ30のフィンガーは、下方のグループ26のフィンガーと、互いに組み合わされる。同様に、第2の質量要素20には、支持部12と関係する上方および下方の固定されたキャパシタフィンガーのグループ36、38の第2の組と互いに組み合わされる、上方および下方の可動キャパシタフィンガーのグループ32、34が提供される。第1および第2の上方のグループ28、36は、支持部12の上部12aに関係し、第1および第2の下方のグループ30、38は、支持部12の下部12bに関係する。
図2において最も良く分かるように、各互いに組み合わされた組のグループのフィンガーは、等間隔ではない。各ケースにおいて、支持部12と関係するグループ28、30、36、38のそれぞれの固定されたフィンガーは、プルーフマス14がその中央のその静止位置を占める時に、横断支柱22からより離れて隣接する可動フィンガーに対して位置するよりも、横断支柱22の最も近くにある隣接する可動フィンガーの近くに位置する。つまり、シリコンウェハは、隣接する可動フィンガーおよび固定されたフィンガーの間の間隙が異なるようにエッチングされる。各間隙の深さが同じである場合、間隙のアスペクト比は異なる。
これらの構成要素が一体的に形成されるウェハは、一般に、一組のガラスまたはその他の適切な材料の基板の間に挟まれる。これらの基板は、エッチングされて、プルーフマス14の動きが要求される領域に凹凸を提供する。一般に、シリコンウェハが、そのエッチングの前に、支持用として基板のうちの1つに取り付けられる。加速度計の一般的な構成のさらなる詳細は、国際公開第2012/076837A1号から得られ得る。
フィンガー間の間隙のアスペクト比の比は、一般に、1:1.5から1:1.8であり得る。したがって、(同じ深さの)間隙の幅の比もまた、一般に、1:1.5から1:1.8であり得る。例えば寸法に関する目的のためにはこの比を高めることが望ましいが、DRIEを用いてこれを達成しようとすると、上記のDRIEラグの問題が生じる。
以下に開示される方法では、高アスペクト比形体(例えば、より幅の狭い上述のフィンガー間の間隙)は、低アスペクト比形体(例えば、より幅広の上述のフィンガー間の間隙)よりも長くエッチングされる。本方法は、特別なマスキング段階を組み込んで、より幅の狭い形体がエッチングにおいて最初の「ヘッドスタート(head start)」を切る間、より幅広の形体がエッチングプロセスに対して被覆かつ隔離された状態にしておく。ひとたびより幅の狭い形体が十分なヘッドスタートを切った、あるいは差をつけたならば、特別なマスクは除去され得、そして、両方の形体サイズとも、これら両方が要求される同じ深さもしくはそれぞれの深さに到達する、または同時に貫通するまでエッチングされ得る。
第1の実施例では、従来型のマスキングを施した上で、実質的に不活性の第2のマスク材料が、低アスペクト比(すなわち、より幅広の)形体を形成するように設計されたマスク領域を覆って施される。第2のマスク材料にこれらを閉塞させ、要求されるヘッドスタートが達成されるまで、高アスペクト比(すなわち、より幅の狭い)形体だけを基板上において交互に繰り返すエッチングおよび堆積の段階に対して露出させたままにする。次いで、第2のマスク材料が除去された後、両方の組の形体は一緒にエッチングされる。
第2の実施例では、低アスペクト比(すなわち、より幅広の)形体は、第2のマスク材料によって被覆され、これは、エッチングプロセスにより徐々にエッチングで取り去られるが、要求されるヘッドスタートが達成された後となるまで、エッチングプロセスに対する高アスペクト比(すなわち、より幅の狭い)形体の領域におけるウェハ基板の露出を遅らせる。このように、第2のマスク材料は、犠牲マスクを提供し、これは、犠牲材料が除去されるまで、下層の物質材料の露出を先延ばしにする。犠牲マスクの厚さは、犠牲材料の反応性/エッチング速度と、要求される遅延時間とを考慮して選択される。
したがって、ここで図3を参照すると、第1の実施例では、シリコンウェハ基板46上にエッチングされた形体42、44(例えば、上述のフィンガー)のパターンを画定するマスク40が、例えば、フォトリソグラフィにより基板表面に施される。実際、開口部43、45がマスク40によって画定されて、基板46の表面にアクセスできるようにする。シリコンウェハ基板46は、支持用のベースウェハ48上に取り付けられる。上述のように、ベースウェハは、所望に応じて、エッチングされた形体の動きを可能にするための領域において、凹凸を付けられてもよい。図示のシリコンウェハ基板46は、均一な厚さ、例えば100μmであるが、可変厚さを有し得る。
図3Fを参照すると、形体42のアスペクト比は、d1:w1であり、形体44のアスペクト比は、d2:w2である。本ケースでは、d1は、d2と等しいが、これは、必ずしもそうである必要はない。d1は、d2よりも小さく、それによって、形体42のアスペクト比は、形体44より大きくなる。
形体44は、形成された暁には低アスペクト比となるが、次いで、マスキング材料50の第2の層によってマスクされる。これは、マスク44のより幅広の開口部45を閉塞または被覆するが、より幅の狭い開口部43は閉塞または被覆しない(図3B)。適切な第2のマスキング材料は、フォトレジスト材料であり、これは、例えばスピンオンプロセスにより塗布され得る。当然のことながら、高および低アスペクト比への言及は、この適用においては相対的なものであり、高および低の間の閾値レベルは、例えば試行エッチングの経験的観察に基づいて選択され得る。
エッチングの第1の段階の間に、交互に繰り返すエッチングおよび堆積の段階が適用されて、幅の狭い形体42が、要求されるヘッドスタート深さまでエッチングされるようにする。特定のプロセスのための要求される深さは、理論的なエッチング速度に基づいて経験的に決定され得る。ひとたび要求されるヘッドスタート深さに到達したならば(図3C)、第2のマスキング材料50は、任意の適切なプロセスによって、例えば適切な溶剤によって、除去されて(図3D)、マスク40のより幅広の開口部45がもう一度露出されるようにし、より低アスペクト比のより幅広の形体44のエッチングを可能にする。次いで、エッチングおよび交互になされる堆積の段階は、より幅広の形体がより速い速度でエッチングされる状態で(図3E)、第2のエッチング段階として、両方の形体が下層のベースウェハ48に概ね同時に貫通するまで(図3F)継続される。第2のエッチング段階のためのエッチングプロセスのパラメータは、一般に、第1のエッチング段階のものと同じである。
ここで図4Aから図4Cまでを参照すると、第2の実施例では、マスキング材料40の第1の層は、これまで通り施されて、幅の狭い開口部および幅広開口部43、45を画定し、第2のマスキング材料52が、幅広開口部45を少なくとも部分的に閉塞または被覆するように施されて、開口部45の下方の基板46の表面が露出されないようにする。しかしながら、この実施例では、第2のマスク材料52は、先の実施例と同様に、第1のエッチング段階の間に、幅の狭い形体42だけが基板46内へとエッチングされるように選択された材料および厚さの犠牲マスク材料である(図4C)。犠牲マスクは、標準的なフォトマスクポリマーであり得る。この第1の段階の間に、幅広形体44を被覆するマスキング材料52は、薄くなるまで、そして最終的に下層の基板を露出するまで(図3C)エッチングで取り去られ、その結果、したがって、両方の形体が前と同様にそれらの異なる速度でエッチングされ得、その結果、それらは、概ね同時にシリコンウェハ基板46の底部を貫通する(または適切な深さに到達する)。第2のマスク材料52の要求される厚さは、試験エッチングから経験的に決定され得、また、使用する材料およびエッチングパラメータに依存する。この実施例は、第1および第2のエッチング段階の間でプロセスを停止する必要をなくし、連続エッチングプロセスを利用できるようにする。
したがって、説明した方法の両方において、まず幅の狭い(高アスペクト比)形体を基板にエッチングすることによって、RIEラグの影響が低減または排除される。より幅広の(低アスペクト比)形体が製造される基板の領域はマスクされて、その形体の早期のエッチングを阻止する。マスクが除去された後、またはエッチングにより取り去られた後にのみ、より幅広の(低アスペクト比)形体のエッチングが開始される。
したがって、この技術を用いることにより、より低アスペクト比の形体の深さ方向の一様性を犠牲にすることなく、形体のアスペクト比の比を(例えば上述の数字まで)増大させ得る。
MEMSセンサ、例えば上述の加速度計との関連では、説明された方法の使用により、センサの寸法を大きくすることなく、幅広の間隙の幅の狭い間隙に対する比較的高い比の寸法が達成され得る。こうして例えば、一定の厚さの基板が用いられる場合、より幅広のスロットは、一般に、より幅広のスロットにおいて実質的に一様な深さ方向プロファイルを依然として維持しながら、より幅の狭いスロットよりも3倍またはそれ以上で幅広に作られ得る。
特定の実施例では、100μm深さの基板では、より幅の狭い間隙は、その頂部で約6μm幅であり、より幅広の間隙は、その頂部で約16μm幅であり得る。したがって、アスペクト比の比は、この実施例では、2.66である。
同じ実施例では、より幅の狭い間隙の幅の変動は、1μm未満であり得る。例えば、より幅の狭い間隙は、その頂部で6μm、その底部で7μmであり得る。
本開示の目的のために形体のアスペクト比の確認に用いられる形体の幅は、形体の最小の幅であり、具体的には、形体の頂部での幅である。
当然のことながら、本方法はMEMSセンサの製造に関して上述してきたが、本開示は、その適用に限定されるものではなく、例えばその他のMEMS構成要素の製造における用途に行き着くはずである。
10…加速度計
12…支持部
12a、12b…支持部12の上部および下部
14…プルーフマス
16…装着用脚部
18、20…第1および第2の質量要素
22…横断支柱
24、26…上方および下方の可動キャパシタフィンガーのグループ
28、30…上方および下方の固定されたキャパシタフィンガーのグループ
32、34…上方および下方の可動キャパシタフィンガーのグループ
36、38…上方および下方の固定されたキャパシタフィンガーのグループ
40…マスク
43、45…開口部
42、44…エッチングされた形体
46…シリコンウェハ基板
48…ベースウェハ
50…第2のマスキング材料
52…マスキング材料

Claims (17)

  1. 少なくとも第1および第2のエッチングされた形体を形成する、基板の反応性イオンエッチング方法であって、前記第1のエッチングされた形体が、前記第2のエッチングされた形体よりも大きいアスペクト比(深さ:幅)を有し、前記方法は、
    第1のエッチング段階において、前記第1の形体のみを所定の深さにエッチングするように前記基板をエッチングするステップと、
    その後、第2のエッチング段階において、前記第1および前記第2の形体の両方をそれぞれの深さにエッチングするように前記基板をエッチングするステップと、
    を備えることを特徴とする、基板の反応性イオンエッチング方法。
  2. 前記基板の表面にマスキング材料を施して、前記第1および第2の形体の形状に対応する第1および第2の開口部を画定することと、
    前記第1のエッチング段階において、前記第1の開口部のみを介して前記基板を選択的にエッチングして、前記第1のエッチングされた形体を所定の深さにエッチングすることと、
    その後、前記第2のエッチング段階において、両方の前記開口部を介して前記基板をエッチングして、前記第1および第2の形体の両方をそれぞれの深さにエッチングすることと、
    を含むことを特徴とする請求項1記載の方法。
  3. それぞれの形体が、実質的に同じ深さにエッチングされることを特徴とする請求項1または請求項2記載の方法。
  4. それぞれの形体が、前記基板の深さ全域を貫いてエッチングされることを特徴とする請求項3記載の方法。
  5. 前記第1のエッチング段階が、前記第2の開口部を閉塞するステップを備え、その後、前記マスキングされた基板を反応性エッチングプロセスに露出させ、それによって、前記第1の開口部のみを介してエッチングが起こるようにすることを特徴とする請求項2〜4のいずれかに記載の方法。
  6. 前記閉塞するステップが、前記第2の開口部を被覆するために、さらなるマスキング材料を施すことを含むことを特徴とする請求項5記載の方法。
  7. 前記第1の段階のエッチングプロセスの後、および前記第2の段階のエッチングプロセスの前に、前記さらなるマスキング材料を前記第2の開口部から除去することを含むことを特徴とする請求項6記載の方法。
  8. 前記さらなるマスキング材料が、前記エッチングプロセスに応じて、次第に薄くなり、次いで、前記第2の段階のエッチングが始まると、前記第2の開口部を露出することを特徴とする請求項6記載の方法。
  9. 前記反応性イオンエッチングプロセスが、交互に繰り返すエッチング段階とパッシベーション段階とを備える異方性の反応性イオンプロセスであることを特徴とする請求項1〜8のいずれかに記載の方法。
  10. 前記第1および第2の形体が、前記基板に形成されたスロットであり、これが、隣接するフィンガー間の間隔が異なる状態で、隣接し、互いに組み合わされるフィンガーを画定することを特徴とする請求項1〜9のいずれかに記載の方法。
  11. 前記基板がMEMSセンサ用のウェハであることを特徴とする請求項1〜10のいずれかに記載の方法。
  12. 請求項1〜11のいずれかに記載された方法によってエッチングされた基板を備えることを特徴とするMEMSセンサ。
  13. 第1および第2の形体を内部にエッチングされた基板を備えるMEMSセンサであって、前記第1のエッチングされた形体が、前記第2のエッチングされた形体よりも大きいアスペクト比(深さ:幅)を有し、前記第2の形体のその頂部からその底部までの幅の変動の比が、0.015以下、例えば0.01以下であることを特徴とするMEMSセンサ。
  14. 前記第1および第2の形体が、前記基板に形成されたスロットであり、これが、隣接するフィンガー間の間隔が異なる状態で、隣接し、互いに組み合わされるフィンガーを画定することを特徴とする請求項13記載のMEMSセンサ。
  15. 前記形体が前記基板を貫通して延在することを特徴とする請求項1〜14のいずれかに記載の方法またはMEMSセンサ。
  16. 前記基板が少なくとも90μm、例えば100μmの深さを有することを特徴とする請求項1〜15のいずれかに記載の方法またはMEMSセンサ。
  17. 前記より大きいアスペクト比の前記より小さいアスペクト比に対する比は、2.0および3.5の間、例えば2.25から3.25、例えば2.5から3.0、例えば2.6から2.7であることを特徴とする請求項1〜16のいずれかに記載の方法またはMEMSセンサ。
JP2014148571A 2013-07-22 2014-07-22 反応性イオンエッチング方法 Pending JP2015023292A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB1313042.2A GB2516448B (en) 2013-07-22 2013-07-22 Reactive Ion Etching
GB1313042.2 2013-07-22

Publications (1)

Publication Number Publication Date
JP2015023292A true JP2015023292A (ja) 2015-02-02

Family

ID=49119069

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014148571A Pending JP2015023292A (ja) 2013-07-22 2014-07-22 反応性イオンエッチング方法

Country Status (6)

Country Link
US (1) US9656858B2 (ja)
EP (1) EP2829512B1 (ja)
JP (1) JP2015023292A (ja)
KR (1) KR102332391B1 (ja)
CN (1) CN104326438A (ja)
GB (2) GB2540893A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207774A (ja) * 2015-04-20 2016-12-08 キヤノン株式会社 シリコンウエハの加工方法
WO2020101015A1 (ja) * 2018-11-16 2020-05-22 国立大学法人 東京大学 櫛歯型素子の製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107416761B (zh) * 2016-05-23 2019-06-28 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制造方法和电子装置
JP6866673B2 (ja) * 2017-02-15 2021-04-28 オムロン株式会社 監視システム、監視装置、および監視方法
EP4079679A1 (en) * 2021-04-22 2022-10-26 Murata Manufacturing Co., Ltd. Method for etching gaps of unequal width

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60171729A (ja) * 1984-02-17 1985-09-05 Fujitsu Ltd 半導体装置の製造方法
JP2000077681A (ja) * 1998-09-03 2000-03-14 Murata Mfg Co Ltd 電子部品の製造方法
JP2003502161A (ja) * 1999-06-16 2003-01-21 キオニックス インコーポレーテッド マイクロエレクトロメカニカルおよびマイクロフルイディック装置を製造する改良された方法
JP2008504975A (ja) * 2004-06-29 2008-02-21 ウナクシス ユーエスエイ、インコーポレイテッド 時分割多重化エッチング処理時にアスペクト比に依存するエッチングを低減する方法と装置
JP2011242364A (ja) * 2010-05-21 2011-12-01 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
CN102616733A (zh) * 2012-04-17 2012-08-01 中国工程物理研究院电子工程研究所 双掩膜浓硼掺杂soi mems加工方法
US20150140823A1 (en) * 2012-09-18 2015-05-21 Csmc Technologies Fab1 Co., Ltd. Silicon etching method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10130428B4 (de) * 2001-06-23 2005-12-22 Boehringer Ingelheim Microparts Gmbh Verfahren zum flächenartigen Verbinden von Körpern
US7105098B1 (en) * 2002-06-06 2006-09-12 Sandia Corporation Method to control artifacts of microstructural fabrication
TWI234819B (en) * 2003-05-06 2005-06-21 Walsin Lihwa Corp Selective etch method for side wall protection and structure formed using the method
DE102004043233B4 (de) * 2003-09-10 2014-02-13 Denso Corporation Verfahren zum Herstellen eines beweglichen Abschnitts einer Halbleitervorrichtung
JP4334558B2 (ja) 2006-09-20 2009-09-30 株式会社東芝 パターン形成方法
US7786017B1 (en) * 2009-09-17 2010-08-31 International Business Machines Corporation Utilizing inverse reactive ion etching lag in double patterning contact formation
US20110076853A1 (en) * 2009-09-28 2011-03-31 Magic Technologies, Inc. Novel process method for post plasma etch treatment
TW201216354A (en) * 2010-10-05 2012-04-16 Univ Nat Taiwan Science Tech Method for etching high-aspect-ratio features
US8450212B2 (en) * 2011-06-28 2013-05-28 International Business Machines Corporation Method of reducing critical dimension process bias differences between narrow and wide damascene wires
CN102602881B (zh) 2012-04-01 2014-04-09 杭州士兰集成电路有限公司 Mems封帽硅片的多硅槽形成方法及其刻蚀掩膜结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60171729A (ja) * 1984-02-17 1985-09-05 Fujitsu Ltd 半導体装置の製造方法
JP2000077681A (ja) * 1998-09-03 2000-03-14 Murata Mfg Co Ltd 電子部品の製造方法
JP2003502161A (ja) * 1999-06-16 2003-01-21 キオニックス インコーポレーテッド マイクロエレクトロメカニカルおよびマイクロフルイディック装置を製造する改良された方法
JP2008504975A (ja) * 2004-06-29 2008-02-21 ウナクシス ユーエスエイ、インコーポレイテッド 時分割多重化エッチング処理時にアスペクト比に依存するエッチングを低減する方法と装置
JP2011242364A (ja) * 2010-05-21 2011-12-01 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
CN102616733A (zh) * 2012-04-17 2012-08-01 中国工程物理研究院电子工程研究所 双掩膜浓硼掺杂soi mems加工方法
US20150140823A1 (en) * 2012-09-18 2015-05-21 Csmc Technologies Fab1 Co., Ltd. Silicon etching method
JP2015534726A (ja) * 2012-09-18 2015-12-03 シーエスエムシー テクノロジーズ エフエイビー1 カンパニー リミテッド シリコンエッチング法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207774A (ja) * 2015-04-20 2016-12-08 キヤノン株式会社 シリコンウエハの加工方法
WO2020101015A1 (ja) * 2018-11-16 2020-05-22 国立大学法人 東京大学 櫛歯型素子の製造方法
JP2020082223A (ja) * 2018-11-16 2020-06-04 国立大学法人 東京大学 櫛歯型素子の製造方法

Also Published As

Publication number Publication date
KR102332391B1 (ko) 2021-11-30
US20150021745A1 (en) 2015-01-22
EP2829512B1 (en) 2018-03-07
US9656858B2 (en) 2017-05-23
GB2540893A (en) 2017-02-01
CN104326438A (zh) 2015-02-04
GB201313042D0 (en) 2013-09-04
GB2516448B (en) 2016-12-07
GB201618374D0 (en) 2016-12-14
EP2829512A1 (en) 2015-01-28
KR20150011326A (ko) 2015-01-30
GB2516448A (en) 2015-01-28

Similar Documents

Publication Publication Date Title
US7785481B2 (en) Method for fabricating micromachined structures
JP2015023292A (ja) 反応性イオンエッチング方法
US20160096726A1 (en) MEMS Device and Method of Making a MEMS Device
US10513431B2 (en) Multiple silicon trenches forming method for MEMS sealing cap wafer and etching mask structure thereof
US9187320B2 (en) Method for etching a complex pattern
US7524767B2 (en) Method for manufacturing a micro-electro-mechanical structure
US9324760B2 (en) CMOS integrated method for fabrication of thermopile pixel on semiconductor substrate with buried insulation regions
US11524893B2 (en) Method for manufacturing micromechanical structures in a device wafer
US8492188B2 (en) Method for producing a micromechanical component
JP7079728B2 (ja) 簡略化されたmemsデバイスの製造プロセス
JP7060000B2 (ja) 陥凹構造をエッチングするための方法
WO2014168782A1 (en) Silicon substrate mems device
JP5382937B2 (ja) 厚膜底部におけるフィーチャ限界寸法の制御性の向上されたエッチング方法
JP2009269120A (ja) シリコン構造体の製造方法
US8877605B1 (en) Silicon substrate fabrication
CN113548637A (zh) 用于制造微机械结构的方法和微机械结构
US20140252507A1 (en) Self-sealing membrane for mems devices
KR101539197B1 (ko) Z축 움직임 성능을 개선하고 구조물 깊이 편차를 최소화하는 마이크로머시닝 방법 및 이를 이용한 가속도 센서
CN114823322A (zh) 用于在多层系统的第一半导体层中形成沟道的方法
Mori Silicon-on-insulator (SOI) technology for micro-electromechanical systems (MEMS) and nano-electromechanical systems (NEMS) sensors
KR20110021635A (ko) 3차원 mems 구조체 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171017

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20180116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180316

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180814

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181214

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20190128

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20190308