JPS5817637A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5817637A JPS5817637A JP11509381A JP11509381A JPS5817637A JP S5817637 A JPS5817637 A JP S5817637A JP 11509381 A JP11509381 A JP 11509381A JP 11509381 A JP11509381 A JP 11509381A JP S5817637 A JPS5817637 A JP S5817637A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- wiring
- wire
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明け、多層配線構造の半導体装置、特に絶縁ゲート
型電界効果トランジスタを集積化したＶＬｓｘ（超大規
模集積回路装置）に関するものである。
型電界効果トランジスタを集積化したＶＬｓｘ（超大規
模集積回路装置）に関するものである。
従来の多層配線構造に用いられている層間絶縁膜として
、バイポーラディジタルＩＣでは、プラズマ析出技術に
よる窒化シリコン膜（以下、ｐ−ＢｌｘＨｙＷｌと陽子
）’ｔ−１層目として下層のアルミニウム配線上に直接
被着せしめ、更にこのｐ −８１ｘＮｙ展上に回転塗布
により形成ａれたガラス膜（、スピンｅオン・ガラス−
以下、５ｏａｐと陽子）と化学的気相成長技術によるリ
ンシリケートガラス膜とを順次形成したものが知られて
いる（％開閉５６−３３８９９号明細書）。しかしなが
ら、Ｃの公知のＰ−ＢｉＸＮ７膜−ＢＯＧｌｌｉ−Ｐ２
Ｏ３［からなる３層構造の層間絶縁膜について本発明者
が検討を加えた結果、次のような問題点があることが判
明した。
、バイポーラディジタルＩＣでは、プラズマ析出技術に
よる窒化シリコン膜（以下、ｐ−ＢｌｘＨｙＷｌと陽子
）’ｔ−１層目として下層のアルミニウム配線上に直接
被着せしめ、更にこのｐ −８１ｘＮｙ展上に回転塗布
により形成ａれたガラス膜（、スピンｅオン・ガラス−
以下、５ｏａｐと陽子）と化学的気相成長技術によるリ
ンシリケートガラス膜とを順次形成したものが知られて
いる（％開閉５６−３３８９９号明細書）。しかしなが
ら、Ｃの公知のＰ−ＢｉＸＮ７膜−ＢＯＧｌｌｉ−Ｐ２
Ｏ３［からなる３層構造の層間絶縁膜について本発明者
が検討を加えた結果、次のような問題点があることが判
明した。
即ち、上記層間絶縁膜を例えばＣＭＯＢ（Ｏｏｍ−ｐｌ
ｅｍｅｎｔａｒｙ Ｍ ＯＳ ）型のＶＬＳＩに適用し
１（場合、Ｍ工８ＦｈｉＴ（Ｍｅｔａｌ工ｎ５ｕｌａｔ
ｏｒ ＥｌａｍｉｃＯ−ｎｄｕｃｔｏｒ Ｆｉｅｌｄ
１ｌｉｆｆｅｃｔτｒ６，１１８ｉ６ｔＯｒ ）のゲー
ト篇、極に接続逃れた下層のアルミニウム配線−Ｆに設
けられると、１層目のＰ−８ｉｘＮｙ膜をその７ ルミ
ニウム配縁の板面に被層する段階でゲ′−トの破壊やし
きい値°電圧の変動が午じ易いことが分った。具体的に
言えば、Ｐ−８１ｘＮｙ膜はグラスフロー、ボンディン
グ、モールド等の熱処理時にアルミニウム配線に圧縮応
力を加えてその熱変形を防止する点では、下層の配線上
に直接被看嘔れることが望ましいが、プラズマ析出処理
で被１ｉ逼れるためにプラズｉ放電時に生じる電荷がア
ルミニウム配Ｓを介してゲート電極に影響を与え１この
結果ゲート電極がチャージアップして静電破壊したり、
ダメージを受けてＰＩＴの°特性劣化會招くものと推定
ちれる。従って、上記層間絶縁膜は、特にＭＩａ型ＶＬ
８工の如きデバイスには使用することができない。
ｅｍｅｎｔａｒｙ Ｍ ＯＳ ）型のＶＬＳＩに適用し
１（場合、Ｍ工８ＦｈｉＴ（Ｍｅｔａｌ工ｎ５ｕｌａｔ
ｏｒ ＥｌａｍｉｃＯ−ｎｄｕｃｔｏｒ Ｆｉｅｌｄ
１ｌｉｆｆｅｃｔτｒ６，１１８ｉ６ｔＯｒ ）のゲー
ト篇、極に接続逃れた下層のアルミニウム配線−Ｆに設
けられると、１層目のＰ−８ｉｘＮｙ膜をその７ ルミ
ニウム配縁の板面に被層する段階でゲ′−トの破壊やし
きい値°電圧の変動が午じ易いことが分った。具体的に
言えば、Ｐ−８１ｘＮｙ膜はグラスフロー、ボンディン
グ、モールド等の熱処理時にアルミニウム配線に圧縮応
力を加えてその熱変形を防止する点では、下層の配線上
に直接被看嘔れることが望ましいが、プラズマ析出処理
で被１ｉ逼れるためにプラズｉ放電時に生じる電荷がア
ルミニウム配Ｓを介してゲート電極に影響を与え１この
結果ゲート電極がチャージアップして静電破壊したり、
ダメージを受けてＰＩＴの°特性劣化會招くものと推定
ちれる。従って、上記層間絶縁膜は、特にＭＩａ型ＶＬ
８工の如きデバイスには使用することができない。
従って、本発明の目的は、上記のような静電的な影響を
与えず、しかも配線の熱望形も生じさぞない層間絶縁膜
を壱する半導体装置、特に絶縁ゲート型（代表的にはＭ
ＩＳ型）半導体装置を提供することにある。
与えず、しかも配線の熱望形も生じさぞない層間絶縁膜
を壱する半導体装置、特に絶縁ゲート型（代表的にはＭ
ＩＳ型）半導体装置を提供することにある。
この目的を達成するために、本発明によれば。
下層の配線上ＫＨまず静電的影響を与えない絶縁膜（例
えば８０Ｇｊｌ＊）を形成し、更にこの上に圧縮応力音
生ぜしめる絶縁膜（例えばプラズマ析出技術による酸化
シリコン膜−以下、Ｐ ’１ＫＯ７腺と格子−又はＰ
−８ｉｘＭｙ展）ｔ−形成して１ＭＩＢ型半導体装置に
も充分適用できる層間絶縁膜をｍ成している。
えば８０Ｇｊｌ＊）を形成し、更にこの上に圧縮応力音
生ぜしめる絶縁膜（例えばプラズマ析出技術による酸化
シリコン膜−以下、Ｐ ’１ＫＯ７腺と格子−又はＰ
−８ｉｘＭｙ展）ｔ−形成して１ＭＩＢ型半導体装置に
も充分適用できる層間絶縁膜をｍ成している。
以下、本発明ｆＯＭＯＢ型ＶＬＳＩに適用し友賽施例を
図面について詳細に述べる。
図面について詳細に述べる。
第１図及び第２図は、０ＭＯ８型Ｖ ＬＳ Ｉｉ構成す
る２人力ＮＡＮＤ回路を示すものであって、第３図にそ
の等価回路を示している。
る２人力ＮＡＮＤ回路を示すものであって、第３図にそ
の等価回路を示している。
この回路によれば、共通のＮ型シリコン基板１の一主面
に公知の選択酸化技術でフィールド／１０、膜２が形成
場れ、各素子領域ＦｉＰ型のウェル領域１：ｌ（よって
１１気的に分離ネれており、一方の孝子ｇＡ埴にはＰチ
ャネルＭ工８？ＥＴ部３が、他方の素子領域にはＮチャ
ネルＭ１８ＰＲＴｓ４が夫々設けられている。７１７部
３と４とには、共通のポリシリコン配＃１５ 、６が形
ｇ−ｇれ、これらのポリシリコン配線の一部は各ＦＥＴ
のゲート電極ＧＩａ、Ｇ１１）、Ｇ２＆ｈ Ｇｌｂ と
して夫々ａＸしている。これら各ゲート電極の両側には
、ソース又はドレイン領域としてのＰ 型拡散領域７゜
Ｂ、９及びＮ 型拡散領域１０．１１．１２が夫々形成
場れている。１３ｔ′ｉ基板ＩＫ形Ｈ，δれたＰ型ウェ
ル領域である。ゲート電極Ｇｌａ及びＧｌａに対しては
１層目のアルミニウム配線１４が接続され、更にこの配
ｆｉ１４には入力信号ＩＮ、ｔ−供給するための２層目
のアルミニウム配＠１５が接続されている。また、ゲー
ト電極Ｇｌｂ及びＧｌｂに対しても１層目の別のアルミ
ニウム配線１６が接続ちれ、更にこの配線１６には別の
入力信号ｌＮＢ１１供給するための２層目の別のアルミ
ニウム配線１７が接続逼れている。他方、Ｐチャネル儒
の拡散領域８とＮチャネル側の拡散領域１２とＦｉ１層
目のアルミニウム配線１Ｂで接続もれ、その中間点から
＃′ｉ２層目のアルミニウム配線１９によって出力が取
出逼れている。また、給電部分については、１層目のア
ルミニウム配線２０によって拡散領域７及び９．に電源
電圧ＶＤＤか供給もれ、基板１に対してもＭ Ｗ拡散領
域２１．２２’ｉ介して電源電圧ｖＤＤが供給されてい
る。接地電位は１層目のアルミニウム配線２３によって
拡散領域１０に供給もれ、かつＰ 型拡散領域２４を介
してウェル１３にも供給されている。なお、第１図にお
いてＸ印を付した箇所は各層間のコンタクト部分を示し
ている。
に公知の選択酸化技術でフィールド／１０、膜２が形成
場れ、各素子領域ＦｉＰ型のウェル領域１：ｌ（よって
１１気的に分離ネれており、一方の孝子ｇＡ埴にはＰチ
ャネルＭ工８？ＥＴ部３が、他方の素子領域にはＮチャ
ネルＭ１８ＰＲＴｓ４が夫々設けられている。７１７部
３と４とには、共通のポリシリコン配＃１５ 、６が形
ｇ−ｇれ、これらのポリシリコン配線の一部は各ＦＥＴ
のゲート電極ＧＩａ、Ｇ１１）、Ｇ２＆ｈ Ｇｌｂ と
して夫々ａＸしている。これら各ゲート電極の両側には
、ソース又はドレイン領域としてのＰ 型拡散領域７゜
Ｂ、９及びＮ 型拡散領域１０．１１．１２が夫々形成
場れている。１３ｔ′ｉ基板ＩＫ形Ｈ，δれたＰ型ウェ
ル領域である。ゲート電極Ｇｌａ及びＧｌａに対しては
１層目のアルミニウム配線１４が接続され、更にこの配
ｆｉ１４には入力信号ＩＮ、ｔ−供給するための２層目
のアルミニウム配＠１５が接続されている。また、ゲー
ト電極Ｇｌｂ及びＧｌｂに対しても１層目の別のアルミ
ニウム配線１６が接続ちれ、更にこの配線１６には別の
入力信号ｌＮＢ１１供給するための２層目の別のアルミ
ニウム配線１７が接続逼れている。他方、Ｐチャネル儒
の拡散領域８とＮチャネル側の拡散領域１２とＦｉ１層
目のアルミニウム配線１Ｂで接続もれ、その中間点から
＃′ｉ２層目のアルミニウム配線１９によって出力が取
出逼れている。また、給電部分については、１層目のア
ルミニウム配線２０によって拡散領域７及び９．に電源
電圧ＶＤＤか供給もれ、基板１に対してもＭ Ｗ拡散領
域２１．２２’ｉ介して電源電圧ｖＤＤが供給されてい
る。接地電位は１層目のアルミニウム配線２３によって
拡散領域１０に供給もれ、かつＰ 型拡散領域２４を介
してウェル１３にも供給されている。なお、第１図にお
いてＸ印を付した箇所は各層間のコンタクト部分を示し
ている。
この１ｉＡＮＤ回路において重要な構成は、＃２図に明
示するように、ゲート電極（例えばＧｌａ及び配ｍ５）
に接続嘔れたアルミニウム配線（例えば１４）と入力信
号供給用のアルミニウム配線（例えば１５）との間に形
成する層間絶縁膜２５が、下層の８０Ｇ膜２６と上層の
ｐ−８１ｚＯｙ膜（例えば、Ｐ−１３１０又はＰ−８１
０１Ｍ）２７との２層構造からなっていることである。
示するように、ゲート電極（例えばＧｌａ及び配ｍ５）
に接続嘔れたアルミニウム配線（例えば１４）と入力信
号供給用のアルミニウム配線（例えば１５）との間に形
成する層間絶縁膜２５が、下層の８０Ｇ膜２６と上層の
ｐ−８１ｚＯｙ膜（例えば、Ｐ−１３１０又はＰ−８１
０１Ｍ）２７との２層構造からなっていることである。
８０Ｇ膜２６は既述した公知の層間絶縁膜に用いられて
いるものと同じであってよいが、１層目の配線上に直接
被着されていることに注目丁べきであり、また回転塗布
技術によって例えば１５００Ａ程度と薄く形ａ逼れてい
ることも重要である。上層のｐ−５１ｚＯｙ膜２７ＩＩ
ｉ公知のプラズマ析出技術によって８０Ｇ展２６上に被
層δれ、その膜厚は例えば８０００ Ａ程度と比較的大
きいことが重要である。第２図は配縁１４側を示すもの
であるが、配線１６ｇＡも上記と同様の８０Ｇ膜２６−
Ｐ−８１ＸＯ７膜２７０ノ一間杷縁膜２５が設けられて
いる。なお、騨２図中、２８１／Ｊゲート酸化膜、２９
はポリシリコン表面の熱酸化８１０１膜、３０ＦｉＯＶ
Ｄにより被着ちれたリンシリケートガラス膜である。
いるものと同じであってよいが、１層目の配線上に直接
被着されていることに注目丁べきであり、また回転塗布
技術によって例えば１５００Ａ程度と薄く形ａ逼れてい
ることも重要である。上層のｐ−５１ｚＯｙ膜２７ＩＩ
ｉ公知のプラズマ析出技術によって８０Ｇ展２６上に被
層δれ、その膜厚は例えば８０００ Ａ程度と比較的大
きいことが重要である。第２図は配縁１４側を示すもの
であるが、配線１６ｇＡも上記と同様の８０Ｇ膜２６−
Ｐ−８１ＸＯ７膜２７０ノ一間杷縁膜２５が設けられて
いる。なお、騨２図中、２８１／Ｊゲート酸化膜、２９
はポリシリコン表面の熱酸化８１０１膜、３０ＦｉＯＶ
Ｄにより被着ちれたリンシリケートガラス膜である。
このように、層間絶縁膜２５の下地としてまず８０Ｌ）
膜２６を形成しているが、この８０Ｇ膜は形成時に何ら
静電荷音帯びることがなく、ポリシリコン配−５及び６
（ゲート電極Ｇ１ａｂ Ｇｌｂ、Ｇ＝、、 Ｇｔｂ ）
に対して静電的な影１１ｔ−与えることはない。しかも
、８０Ｇ膜２６Ｆｉ回転塗布によるために、塗布後の表
面の平坦性が良く、特に各配線の１一方向の両側部の段
差を埋めるから、上層の配線のパターニング（エツチン
グ）後にその配線材料が上記両側部に付着して残ること
がない。
膜２６を形成しているが、この８０Ｇ膜は形成時に何ら
静電荷音帯びることがなく、ポリシリコン配−５及び６
（ゲート電極Ｇ１ａｂ Ｇｌｂ、Ｇ＝、、 Ｇｔｂ ）
に対して静電的な影１１ｔ−与えることはない。しかも
、８０Ｇ膜２６Ｆｉ回転塗布によるために、塗布後の表
面の平坦性が良く、特に各配線の１一方向の両側部の段
差を埋めるから、上層の配線のパターニング（エツチン
グ）後にその配線材料が上記両側部に付着して残ること
がない。
仮にこのような付着物が残っていると、上記両側部に沿
って上層の隣接し合う配線間が短絡する原因となる。例
えば第１図において、上記付層物は電源ライン２０及び
接地ライン２３０両側部に沿って残るから、これらのラ
インと交差する出力ライン１９の如き上層配線が隣接し
て設けられていると、上記両側部の付着物によって上層
配線間が電気的に導通してしまう。
って上層の隣接し合う配線間が短絡する原因となる。例
えば第１図において、上記付層物は電源ライン２０及び
接地ライン２３０両側部に沿って残るから、これらのラ
インと交差する出力ライン１９の如き上層配線が隣接し
て設けられていると、上記両側部の付着物によって上層
配線間が電気的に導通してしまう。
更に、５ｏＧｊ［２６のみでは、ボンディング等の熱処
理時に特に１層目のアルミニウム配線が熱膨張し易く、
このために配線の変形やヒーロック（小突起）を生じて
しまい、これも短絡等の原因となる。しかし本実施例で
は、８０Ｇ膜２６上にプラズマ析出技術により形成場れ
た８１ｚＯｙ膜２７け緻密な膜であって、熱処理時にア
ルミニウム配線に対して圧縮応力を加えるという効果的
な性質ｔＯＷしていることから、上記の如き配線の変形
等の事態か生じるのを防止することができる。これに付
随した効果として、アルミニウム配線の変形を防止する
ためにその配線材料自体に８１等の添加物を混入させる
必要がないから、配線のパターニングが非常に容易と゛
なり、その微細加工が可能となる。
理時に特に１層目のアルミニウム配線が熱膨張し易く、
このために配線の変形やヒーロック（小突起）を生じて
しまい、これも短絡等の原因となる。しかし本実施例で
は、８０Ｇ膜２６上にプラズマ析出技術により形成場れ
た８１ｚＯｙ膜２７け緻密な膜であって、熱処理時にア
ルミニウム配線に対して圧縮応力を加えるという効果的
な性質ｔＯＷしていることから、上記の如き配線の変形
等の事態か生じるのを防止することができる。これに付
随した効果として、アルミニウム配線の変形を防止する
ためにその配線材料自体に８１等の添加物を混入させる
必要がないから、配線のパターニングが非常に容易と゛
なり、その微細加工が可能となる。
上記の如く、本実施例に１１層間絶絶縁膜、８１ｚＯｙ
膜２７の形成時のプラズマ放電による電荷の影響がＥＩ
ＯＧ膜２６によって迩薮（シールド）されるから、下層
のアルミニウム配線に接続されたゲートの静電破壊又は
ダメージを効果的に防止できるものと考えられる。特に
、°ゲート酸化膜が３００〜３５ＯＮと薄いショートチ
ャネルのＭ工８１Ｆ］ＣＴではゲート破壊が生じ易いが
、こうしたゲート破壊゛を防止する上で本実施例による
層間絶縁ｊ［＃ｉ非常に有効であるつしかも、８１ｘＯ
ｙ膜２７によって配線の熱変形も防止できるから、−挙
両得の効果があり、超微細化されたａＭｏ Ｓ型ＶＬ８
工に極めて好適な多層配線用の層間絶縁膜となる。
膜２７の形成時のプラズマ放電による電荷の影響がＥＩ
ＯＧ膜２６によって迩薮（シールド）されるから、下層
のアルミニウム配線に接続されたゲートの静電破壊又は
ダメージを効果的に防止できるものと考えられる。特に
、°ゲート酸化膜が３００〜３５ＯＮと薄いショートチ
ャネルのＭ工８１Ｆ］ＣＴではゲート破壊が生じ易いが
、こうしたゲート破壊゛を防止する上で本実施例による
層間絶縁ｊ［＃ｉ非常に有効であるつしかも、８１ｘＯ
ｙ膜２７によって配線の熱変形も防止できるから、−挙
両得の効果があり、超微細化されたａＭｏ Ｓ型ＶＬ８
工に極めて好適な多層配線用の層間絶縁膜となる。
ゲートの静電破壊の問題は本発明者によって実験的に確
認もれているうこれを第４図及び第５図に示す実験デー
タに基いて説明する。
認もれているうこれを第４図及び第５図に示す実験デー
タに基いて説明する。
第４図は、本実施例による層間絶縁膜（但し、Ｐ−８１
ＸＯ７０展犀は１μ溝と一定）に訃いてＳＯＧ膜の膜厚
全変化さゼた場合に生じるゲート耐圧不良数を相対値で
示したものである。これに゛よれば、８０ ｃａｌｌを
設けない場合（既述したＰ −Ｅ１１Ｍ膜−８０Ｇ膜−
Ｐ２Ｏ膜と等価）の不良数を１と丁れば、本実施例のよ
うにＳｏＧ膜を設けてそのｇＯＧ膜のｋ ＩＩ ｋ憎子
と耐圧不良が減少することが分る。特に、七の膜厚が１
５００〜２０００Ａの範囲では非常に効果がある。但、
２０００Ａ１ｉ越えて余り厚すると、熱処理時に８０Ｇ
膜自体が割れ易くなるから、２０００Ａ以下とするのが
望ましい。
ＸＯ７０展犀は１μ溝と一定）に訃いてＳＯＧ膜の膜厚
全変化さゼた場合に生じるゲート耐圧不良数を相対値で
示したものである。これに゛よれば、８０ ｃａｌｌを
設けない場合（既述したＰ −Ｅ１１Ｍ膜−８０Ｇ膜−
Ｐ２Ｏ膜と等価）の不良数を１と丁れば、本実施例のよ
うにＳｏＧ膜を設けてそのｇＯＧ膜のｋ ＩＩ ｋ憎子
と耐圧不良が減少することが分る。特に、七の膜厚が１
５００〜２０００Ａの範囲では非常に効果がある。但、
２０００Ａ１ｉ越えて余り厚すると、熱処理時に８０Ｇ
膜自体が割れ易くなるから、２０００Ａ以下とするのが
望ましい。
また、第５図は、今度は８０Ｇの膜厚ｔ？１０００Ａと
一定にしてＰ−８ｉｘＯｙの膜厚を変化１ぜた場合のデ
ータである。これによれば、Ｐ−８１ｚＯｙ會厚くする
程ゲート耐圧が同上することが分る。
一定にしてＰ−８ｉｘＯｙの膜厚を変化１ぜた場合のデ
ータである。これによれば、Ｐ−８１ｚＯｙ會厚くする
程ゲート耐圧が同上することが分る。
この原因は、一般にプラズマ析出処理においては反応停
止時でのプラズマ放電の影響が下地に対して大きくなる
ことが認められ、従って析出期間中はその影Ｖがあまシ
ないと考えられる。つまり、Ｐ−ＢＩＸＯｙｍ’を薄く
析出さゼると反応時間が知かいために放電ｔｒｔよる電
荷が下地に対し直接的に影響を与えるが、厚く析出嘔ぜ
ると反応停止時の８１ｚＯｙ腺の上面と１地とに充分な
距離かあ６ために電荷の影響が下地に及び難くなり、厚
いｐ −８１ｘＯｙＭのパッシベーション作用が働くモ
のと思われる。なお、このｐ−８１ｚＯｙの膜厚につい
ては、第５図のデータ及び上述した配線の変形防止の点
から薄くすると効果がな（，０，８μｍ以上とするのが
望ましい。
止時でのプラズマ放電の影響が下地に対して大きくなる
ことが認められ、従って析出期間中はその影Ｖがあまシ
ないと考えられる。つまり、Ｐ−ＢＩＸＯｙｍ’を薄く
析出さゼると反応時間が知かいために放電ｔｒｔよる電
荷が下地に対し直接的に影響を与えるが、厚く析出嘔ぜ
ると反応停止時の８１ｚＯｙ腺の上面と１地とに充分な
距離かあ６ために電荷の影響が下地に及び難くなり、厚
いｐ −８１ｘＯｙＭのパッシベーション作用が働くモ
のと思われる。なお、このｐ−８１ｚＯｙの膜厚につい
ては、第５図のデータ及び上述した配線の変形防止の点
から薄くすると効果がな（，０，８μｍ以上とするのが
望ましい。
また、本発明者は、本実施例による層間絶縁膜を用いれ
は、容量−電圧特性（ａ−Ｖ％性）がＰ−８１ｘＯｙ（
Ｄ膜厚増加に伴なって同上する（変動が少ない）こと、
及びＢＯＧ膜によってゲート酸化膜の汚染全防止できる
ことも確認している。
は、容量−電圧特性（ａ−Ｖ％性）がＰ−８１ｘＯｙ（
Ｄ膜厚増加に伴なって同上する（変動が少ない）こと、
及びＢＯＧ膜によってゲート酸化膜の汚染全防止できる
ことも確認している。
次に、第１図及び第２図に示したデバイスの作成方法を
説明する。
説明する。
このＣＭＯＢ構造のＭ工８１ＦＫＴ自体は、公知の選択
酸化、熱酸化、イオン打込み、ＧＶＤ、真空蒸瑠、エツ
チング等の、各種技術を用いて作成ちれるので、それら
の工程は具体的には説明しないこととする。但、層間絶
縁膜２５を形成するには、ます８１の水酸化Ｉ＠（９１
１えは４．８％）及びリン（例えばｏ、ａ ｔ ／ １
００ｏｏ ）をエタノール、酢酸エチル等に溶解せしめ
て回転下でウェハ上に塗布し、所定温度で所定時間（例
えば９５０Ｃで１５分、４４０℃で２０分）ベークし、
これによってＳＯＧ膜２６を形成する。次に、例えば、
８１Ｈ４６０００／ ａｉｍ、Ｎ 、ｏ ６００ ｏｏ
／ ａｉｍ（Ｄ反応１ｊスｋＡｒで供給し、４００℃
でプラズマ放ＷδぞてＳＯＧ膜上にＰ−８１０，膜を析
出妊ゼる。そしてこのＳＯＧ膜とＰ−８１０，膜との積
層膜に公知のフォトエツチングを施して、スルーホール
ｔ−形成し、しかる後に２層のアルミニウム金真空蒸潰
で付着せしめ、更にエツチングでパターニングすること
によって第１図及び第２図に示した如き構造に仕上げる
。
酸化、熱酸化、イオン打込み、ＧＶＤ、真空蒸瑠、エツ
チング等の、各種技術を用いて作成ちれるので、それら
の工程は具体的には説明しないこととする。但、層間絶
縁膜２５を形成するには、ます８１の水酸化Ｉ＠（９１
１えは４．８％）及びリン（例えばｏ、ａ ｔ ／ １
００ｏｏ ）をエタノール、酢酸エチル等に溶解せしめ
て回転下でウェハ上に塗布し、所定温度で所定時間（例
えば９５０Ｃで１５分、４４０℃で２０分）ベークし、
これによってＳＯＧ膜２６を形成する。次に、例えば、
８１Ｈ４６０００／ ａｉｍ、Ｎ 、ｏ ６００ ｏｏ
／ ａｉｍ（Ｄ反応１ｊスｋＡｒで供給し、４００℃
でプラズマ放ＷδぞてＳＯＧ膜上にＰ−８１０，膜を析
出妊ゼる。そしてこのＳＯＧ膜とＰ−８１０，膜との積
層膜に公知のフォトエツチングを施して、スルーホール
ｔ−形成し、しかる後に２層のアルミニウム金真空蒸潰
で付着せしめ、更にエツチングでパターニングすること
によって第１図及び第２図に示した如き構造に仕上げる
。
以上、本発明全例示したが、上述の例は本発明の技術的
思想に基いて更に変形が可能である。例えば、層間絶縁
膜を構成する下層の絶縁膜はプラズマ放電やスバツイ法
による場合のように形成時に電荷を帯び易いものでなけ
れば、１３０ＧＪＩＱ以外にＱ ＶＤによるリンシリケ
ートガラ４ＬＭ％ ８１０雪展、或いはリンシリケート
ガラス族（下地）−８０Ｇ膜の２層構造等を用いること
ができる。この２層構造については、下地のＰＥＩＧ膜
だけでけ配縁の両側部への被着均一性が悪いが、８０Ｇ
膜を被せることによって表面を平坦化できる。また、８
００′に下地としてこの上［Ｐ８Ｇ’ｉ被ぜた構造にし
てもよい。一方、層間絶縁膜を構成する上層の絶縁ｌｌ
ａはｐ−８１ｚＯｙに代えてＰ−８１１Ｍ７を用いてよ
く、またスパッタ法による絶縁膜（例えば８ｔｘＯｙ
）も圧縮応力を示すことから上層の絶縁膜として使用可
能である。上述の実施例でＦｉＭＩ８ＦＫＴのゲート電
極としてポリシリコンを用いたが、アルミニウムのゲー
ト電極としてもよい。
思想に基いて更に変形が可能である。例えば、層間絶縁
膜を構成する下層の絶縁膜はプラズマ放電やスバツイ法
による場合のように形成時に電荷を帯び易いものでなけ
れば、１３０ＧＪＩＱ以外にＱ ＶＤによるリンシリケ
ートガラ４ＬＭ％ ８１０雪展、或いはリンシリケート
ガラス族（下地）−８０Ｇ膜の２層構造等を用いること
ができる。この２層構造については、下地のＰＥＩＧ膜
だけでけ配縁の両側部への被着均一性が悪いが、８０Ｇ
膜を被せることによって表面を平坦化できる。また、８
００′に下地としてこの上［Ｐ８Ｇ’ｉ被ぜた構造にし
てもよい。一方、層間絶縁膜を構成する上層の絶縁ｌｌ
ａはｐ−８１ｚＯｙに代えてＰ−８１１Ｍ７を用いてよ
く、またスパッタ法による絶縁膜（例えば８ｔｘＯｙ
）も圧縮応力を示すことから上層の絶縁膜として使用可
能である。上述の実施例でＦｉＭＩ８ＦＫＴのゲート電
極としてポリシリコンを用いたが、アルミニウムのゲー
ト電極としてもよい。
この場合、アルミニウムゲート電極上に直接８０Ｇ膜、
ｐ−８ｔｘＯｙｎｉを順次重ね、上述のＦＯＧ７１１！
３０に代わる層間絶縁膜として形成してよい。
ｐ−８ｔｘＯｙｎｉを順次重ね、上述のＦＯＧ７１１！
３０に代わる層間絶縁膜として形成してよい。
これによって、アルミニウムゲート電極自体の熱変形及
び静電破壊を上述したと同様の理由で効果的に防止でき
る。なお、本発明は上述したデバイス以外のＭＩＢ型半
導体装置にも勿論適用可能であり、ま友靜電破壊が問題
となる棟々のデバイスに広く応用することができる。
び静電破壊を上述したと同様の理由で効果的に防止でき
る。なお、本発明は上述したデバイス以外のＭＩＢ型半
導体装置にも勿論適用可能であり、ま友靜電破壊が問題
となる棟々のデバイスに広く応用することができる。
図面は本発明の実施例を示すものであって、第１図ｉｊ
ＯＭ ＯＢ型ＶＬＳＩ（７）１素子（２人力ＮＡＮＤ
ゲート）の平面図、第２図は第１図のＸ−Ｘ線断面図、
第３図はその等価回路図、第４図σ８０Ｇ膜厚による耐
圧不良数の変化會示すグラフ、＃５図Ｆｉｐ−ａｉｘＯ
ｙ膜厚による耐圧不良数の変化會示すグラフである。 なお、図面に用いられている符号において、ＪＦｉＦチ
ャネルＭ工５ＦＫＴｆ＠ｌ、４けＮチャネル縁工８ＰＩ
Ｔ部、５及び６はポリシリコン配線、７〜１２は拡散領
域、１３はウェル領域、１４．１６．１８．２０及び２
３はアルミニウム配−（１層目）、１５．１７及び１９
ｉ１ｔアルミニウム配線（２層目）、２５は層間絶縁膜
、２６はＳＯＧｇ、２７ｔｉＰ−８ｉｘｏｙｍ、Ｇ１６
． ＧＩｂｘＧ、１及びｄＢ）はポリシリコン配線）１
１ｆｉｌである。 第 ２ 図 第 ３ 図 Ｔｈ。 第 ４ 図 第 ５ 図
ＯＭ ＯＢ型ＶＬＳＩ（７）１素子（２人力ＮＡＮＤ
ゲート）の平面図、第２図は第１図のＸ−Ｘ線断面図、
第３図はその等価回路図、第４図σ８０Ｇ膜厚による耐
圧不良数の変化會示すグラフ、＃５図Ｆｉｐ−ａｉｘＯ
ｙ膜厚による耐圧不良数の変化會示すグラフである。 なお、図面に用いられている符号において、ＪＦｉＦチ
ャネルＭ工５ＦＫＴｆ＠ｌ、４けＮチャネル縁工８ＰＩ
Ｔ部、５及び６はポリシリコン配線、７〜１２は拡散領
域、１３はウェル領域、１４．１６．１８．２０及び２
３はアルミニウム配−（１層目）、１５．１７及び１９
ｉ１ｔアルミニウム配線（２層目）、２５は層間絶縁膜
、２６はＳＯＧｇ、２７ｔｉＰ−８ｉｘｏｙｍ、Ｇ１６
． ＧＩｂｘＧ、１及びｄＢ）はポリシリコン配線）１
１ｆｉｌである。 第 ２ 図 第 ３ 図 Ｔｈ。 第 ４ 図 第 ５ 図
Claims (1)
- １、半導体基体上に多層配線が施されている半導体装置
において、前記多層配線を構成する上層及び下層の両配
線間に設けられた層間絶縁膜が、前記下層の配線側に静
電的な影４Ｉヲ与えることのない下層の絶縁膜と、熱処
理時に前記下層の配線に対して圧縮応力を加える性質を
壱する上層の絶縁膜とからなっていることを物像とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11509381A JPS5817637A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11509381A JPS5817637A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817637A true JPS5817637A (ja) | 1983-02-01 |
Family
ID=14654025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11509381A Pending JPS5817637A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817637A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216344A (ja) * | 1985-03-20 | 1986-09-26 | Nec Corp | 半導体装置の製造方法 |
| JPS61287151A (ja) * | 1985-06-14 | 1986-12-17 | Matsushita Electronics Corp | 半導体装置 |
| JPS61289649A (ja) * | 1985-06-17 | 1986-12-19 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6254940A (ja) * | 1985-09-04 | 1987-03-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05192492A (ja) * | 1992-01-23 | 1993-08-03 | Fuji Car Mfg Co Ltd | クリーニング装置 |
| JP2005277235A (ja) * | 2004-03-26 | 2005-10-06 | Casio Comput Co Ltd | 多層薄膜、薄膜検査方法および薄膜形成方法 |
-
1981
- 1981-07-24 JP JP11509381A patent/JPS5817637A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216344A (ja) * | 1985-03-20 | 1986-09-26 | Nec Corp | 半導体装置の製造方法 |
| JPS61287151A (ja) * | 1985-06-14 | 1986-12-17 | Matsushita Electronics Corp | 半導体装置 |
| JPS61289649A (ja) * | 1985-06-17 | 1986-12-19 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6254940A (ja) * | 1985-09-04 | 1987-03-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05192492A (ja) * | 1992-01-23 | 1993-08-03 | Fuji Car Mfg Co Ltd | クリーニング装置 |
| JP2005277235A (ja) * | 2004-03-26 | 2005-10-06 | Casio Comput Co Ltd | 多層薄膜、薄膜検査方法および薄膜形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4242156A (en) | Method of fabricating an SOS island edge passivation structure | |
| US4889829A (en) | Method for producing a semiconductor device having a silicon-on-insulator structure | |
| US6333548B1 (en) | Semiconductor device with etch stopping film | |
| JPH04122063A (ja) | 半導体装置及びその製造方法 | |
| US4015281A (en) | MIS-FETs isolated on common substrate | |
| JPS5817637A (ja) | 半導体装置 | |
| JP3415496B2 (ja) | 半導体装置及びその製造方法 | |
| JPS60169163A (ja) | 半導体装置 | |
| JP3107582B2 (ja) | 半導体装置の製造方法 | |
| JPS63129658A (ja) | 相補型電界効果トランジスタ | |
| JPH06204467A (ja) | 半導体集積回路装置及びその製造方法 | |
| KR100197980B1 (ko) | 반도체 소자의 제조방법 | |
| JP3567599B2 (ja) | 半導体装置の診断方法 | |
| JP3137774B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6074658A (ja) | 半導体集積回路装置 | |
| JPS6047437A (ja) | 半導体装置およびその製造方法 | |
| JPS615563A (ja) | 半導体装置 | |
| JPS59191336A (ja) | 半導体装置 | |
| JPS63116470A (ja) | メモリトランジスタをもつ半導体装置の製造方法 | |
| JPH05136353A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS62122174A (ja) | 電界効果半導体装置および製造方法 | |
| JPH0750739B2 (ja) | 半導体集積回路の多層配線構造 | |
| JPH0719845B2 (ja) | 半導体集積回路装置 | |
| JPH1074836A (ja) | 半導体装置 | |
| JPH09246379A (ja) | 半導体集積回路装置およびその製造方法 |