JPS58197824A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58197824A JPS58197824A JP57079960A JP7996082A JPS58197824A JP S58197824 A JPS58197824 A JP S58197824A JP 57079960 A JP57079960 A JP 57079960A JP 7996082 A JP7996082 A JP 7996082A JP S58197824 A JPS58197824 A JP S58197824A
- Authority
- JP
- Japan
- Prior art keywords
- film
- films
- sio2
- gate
- bias sputtering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置に関し、更に詳述すれば半導体装
置の多層配線の層間絶縁膜や半導体素子のパッシベーシ
ョン膜の構造に関するものである。
置の多層配線の層間絶縁膜や半導体素子のパッシベーシ
ョン膜の構造に関するものである。
従来多層配線の層間絶縁膜やパッシベーション膜には化
学気相成長法（Ｃｈｅｍｉｃａｌ ｖａｐｏｕｒｄｅｐ
ｏｓｉｔｉｏｎ ）によって形成するリンガラス膜（ｐ
ｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ ＱＩａａ８）が広く
用偽られて来た。ところが、この化学気相成長法による
リンガラス膜に於ては膜の強度やステップカバし一ジ（
下地段差部分の像層特性）が十分でないなどの問題点が
ある。従って今後微細な配線を用いた多層配線を形成し
、半導体素子の高集積度化及び高信頼性化を達成するた
めに、これらの問題点を解決できる新しい絶縁膜及びそ
の形成技術が重要になってきている。
学気相成長法（Ｃｈｅｍｉｃａｌ ｖａｐｏｕｒｄｅｐ
ｏｓｉｔｉｏｎ ）によって形成するリンガラス膜（ｐ
ｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ ＱＩａａ８）が広く
用偽られて来た。ところが、この化学気相成長法による
リンガラス膜に於ては膜の強度やステップカバし一ジ（
下地段差部分の像層特性）が十分でないなどの問題点が
ある。従って今後微細な配線を用いた多層配線を形成し
、半導体素子の高集積度化及び高信頼性化を達成するた
めに、これらの問題点を解決できる新しい絶縁膜及びそ
の形成技術が重要になってきている。
そこで本発明者らは、化学気相成長法に比べ緻密で強固
な膜が得られるバイアススパッタ法について検討した。
な膜が得られるバイアススパッタ法について検討した。
ところがＭＯＳ（Ｍｅｔａｔ Ｑｘｉｄｅ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ）キャパシタ上にバイアススパッタ法
によって８ｊＯｚ膜（スパッタ５Ｉ０２嘆）を形成し、
これをドライエツチングするとゲー）８１０２ 膜の耐
圧が劣化する欠点が生じてい友。
ｏｎｄｕｃｔｏｒ）キャパシタ上にバイアススパッタ法
によって８ｊＯｚ膜（スパッタ５Ｉ０２嘆）を形成し、
これをドライエツチングするとゲー）８１０２ 膜の耐
圧が劣化する欠点が生じてい友。
本発明は、上記欠点を除く九めになされたもので半導体
素子の高集積度化、高信頼性化を達成するための多層配
線の層間絶縁膜や半導体素子のパッシベーション膜を提
供することを目的とする。
素子の高集積度化、高信頼性化を達成するための多層配
線の層間絶縁膜や半導体素子のパッシベーション膜を提
供することを目的とする。
即ち本発明はバイアススパッタ法によってＳＩＯ！膜を
形成し、これをドライエツチングしても半導体素子に損
傷を与えない、あるいは半導体素子に与える損傷が十分
小さく無視できるような多層配線の層間絶縁膜や半導体
素子のパッシベーション膜の構造を提供することを目的
とする。
形成し、これをドライエツチングしても半導体素子に損
傷を与えない、あるいは半導体素子に与える損傷が十分
小さく無視できるような多層配線の層間絶縁膜や半導体
素子のパッシベーション膜の構造を提供することを目的
とする。
上記目的を達成するための本発明の構成は、半導体素子
表面の全面に化学気相成長法によって形成されたリンガ
ラス膜上にバイアスステップ法によって形成された８１
（ｈ 嘆を設けることにある。
表面の全面に化学気相成長法によって形成されたリンガ
ラス膜上にバイアスステップ法によって形成された８１
（ｈ 嘆を設けることにある。
以下図面を用いて詳述する。
第１図は本発明を評価するために用いたＭＯＳキャパシ
タの断面模式図を示す０面方位（１００）、比抵抗１０
０百のＰ型Ｂｉ基板に乾燥酸素雰囲気中１０００℃の熱
酸化によって３９ｘｍのゲート８ｊＣｈ膜を形成し、膜
厚０．９μｍのＡＩを蒸着した０次にフォトリングラフ
ィを用いてゲート面積６．４ Ｘ １０”” ｍ”及び
１．１５ｍｍ”をもつＭＯＳキャパシタを作成し次１作
成したＭＯＳキャパシタ：：′。
タの断面模式図を示す０面方位（１００）、比抵抗１０
０百のＰ型Ｂｉ基板に乾燥酸素雰囲気中１０００℃の熱
酸化によって３９ｘｍのゲート８ｊＣｈ膜を形成し、膜
厚０．９μｍのＡＩを蒸着した０次にフォトリングラフ
ィを用いてゲート面積６．４ Ｘ １０”” ｍ”及び
１．１５ｍｍ”をもつＭＯＳキャパシタを作成し次１作
成したＭＯＳキャパシタ：：′。
の絶縁耐圧をゲート面積６．４Ｘｌ□−ａ■２及び１．
１ｍ”の場合について測定を行なった結果を第２図（ａ
）および（ｂ）に示す、（８）はゲート面積６．４×１
０−” ｗ” 、 （ｂ）Ｈケ−） Ｅｌ積１．１ ｗ
ｍ鵞”Ｔ’ア、ｂ、 以下の図面でも同じであるので省
略する。第２図（ａ）は絶縁耐圧２０Ｖ未満のゲート５
ｌＯｚ膜の欠陥密度Ｈ１４１固／ｃｍ”で同図中）は欠
陥密度０のものである。バイアススパッタ法によってこ
のＭＯＳキャパシタに直接スパッタＳ Ｉ ０１膜を形
成した。
１ｍ”の場合について測定を行なった結果を第２図（ａ
）および（ｂ）に示す、（８）はゲート面積６．４×１
０−” ｗ” 、 （ｂ）Ｈケ−） Ｅｌ積１．１ ｗ
ｍ鵞”Ｔ’ア、ｂ、 以下の図面でも同じであるので省
略する。第２図（ａ）は絶縁耐圧２０Ｖ未満のゲート５
ｌＯｚ膜の欠陥密度Ｈ１４１固／ｃｍ”で同図中）は欠
陥密度０のものである。バイアススパッタ法によってこ
のＭＯＳキャパシタに直接スパッタＳ Ｉ ０１膜を形
成した。
スパッタ８１０ｍ膜の形成に用いたバイアススパッタ装
置は、例えば特公昭５６−２１８３６に示した様な基板
を設置する基板電極にもターゲット電極と同様に高周波
電力が印加できるものである。
置は、例えば特公昭５６−２１８３６に示した様な基板
を設置する基板電極にもターゲット電極と同様に高周波
電力が印加できるものである。
この様な装置を用いスパッタ８１０ｘ ＩＩＩＨ５Ａ
ｒ圧力５ ｍ ’Ｉ’ｏｒｒ 、ターゲット電力ＬＯＷ
／ｃｍ”、基板電力０．３Ｗ／＠”、基板温度３００℃
で膜厚的１．５μｍ形成した。次にドライエツチングに
よってＭＯＳキャパシタにコンタクト穴をあけた。
ｒ圧力５ ｍ ’Ｉ’ｏｒｒ 、ターゲット電力ＬＯＷ
／ｃｍ”、基板電力０．３Ｗ／＠”、基板温度３００℃
で膜厚的１．５μｍ形成した。次にドライエツチングに
よってＭＯＳキャパシタにコンタクト穴をあけた。
ドライエツチングは平行平板型の反応性スパッタエツチ
ング装置を用いＣＦａ ＋ ３０ ％ Ｈｓの反応、′
１・［ ガス、ガス圧力０． Ｉ Ｔ”’ｓ基板温度６０℃、高
周波電力０．３Ｗ／ｃｍ”で行なった。この′従来方法
の場合のゲー）８１０ｇ膜の絶縁耐圧をゲート面積６．
４ Ｘ １０−”■８と１．１■３の場合について第３
図に示す。ゲート面積６．４ Ｘ １０−Ａｗｍ”の場
合ゲート８＋ｏ２膜の絶縁耐圧の劣化の割合は第２図（
ａ）に比較して小さいが、ゲート面積１．１ｓｍ”の場
合にはゲート５ｌＯｚ膜の絶縁耐圧は著しく劣化するこ
とがわかる。この様なゲート８ｊＣｈ膜の絶縁耐圧の劣
化は、今後バイアススパッタ法あるいはドライエツチン
グ法などのドライプロセスを用いて半導体素子の高集積
度化、高信頼性化を実現していく上で大きな問題となる
ことが予想される。本発明はこの様な問題を解決するた
めになされたものである。即ち第１図のＭＯＳキャパシ
タに化学気相成長法によって４モル−のリンガラス膜を
膜厚的０．２μｍ形成した。これにスパッタ８’Ｏｚ膜
の形成とコンタクト穴明けを従来の第３図と同じバイア
ススパッタとドライエツチングの条件で行なった。この
場合のゲー）８１０ｓ嘆の絶縁耐圧をゲート面積６．４
Ｘ １０−” ｗ”及び１．１ｍ＋”の場合について
第４図に示す、同図からゲート面積が１．１■２と大き
い場合についてもゲ）８’Ｏ冨膜の絶縁耐圧の劣化は極
めて小さいことがわかる。この様に半導体素子表面の全
面に化学気相成長法によってリンカラス膜を形成するこ
とによってバイアススパッタ法によるスパッタ８１０２
膜の形成あるいはドライエツチングによるコンタクト穴
の形成などによるゲー）Ｓ’Ｏｉ膜の絶縁耐圧の劣化ｋ
ｉ効果的に防止することができる。ｔた、フラットバン
ド電圧の変動量ΔＶνｌは４５０ｔ、３０分の水素アニ
ール後に於て０．１Ｖ以下に保たれる。従って本発明を
用いれば半導体素子の高集積度化、高信頼性化を達成す
ることができる。
ング装置を用いＣＦａ ＋ ３０ ％ Ｈｓの反応、′
１・［ ガス、ガス圧力０． Ｉ Ｔ”’ｓ基板温度６０℃、高
周波電力０．３Ｗ／ｃｍ”で行なった。この′従来方法
の場合のゲー）８１０ｇ膜の絶縁耐圧をゲート面積６．
４ Ｘ １０−”■８と１．１■３の場合について第３
図に示す。ゲート面積６．４ Ｘ １０−Ａｗｍ”の場
合ゲート８＋ｏ２膜の絶縁耐圧の劣化の割合は第２図（
ａ）に比較して小さいが、ゲート面積１．１ｓｍ”の場
合にはゲート５ｌＯｚ膜の絶縁耐圧は著しく劣化するこ
とがわかる。この様なゲート８ｊＣｈ膜の絶縁耐圧の劣
化は、今後バイアススパッタ法あるいはドライエツチン
グ法などのドライプロセスを用いて半導体素子の高集積
度化、高信頼性化を実現していく上で大きな問題となる
ことが予想される。本発明はこの様な問題を解決するた
めになされたものである。即ち第１図のＭＯＳキャパシ
タに化学気相成長法によって４モル−のリンガラス膜を
膜厚的０．２μｍ形成した。これにスパッタ８’Ｏｚ膜
の形成とコンタクト穴明けを従来の第３図と同じバイア
ススパッタとドライエツチングの条件で行なった。この
場合のゲー）８１０ｓ嘆の絶縁耐圧をゲート面積６．４
Ｘ １０−” ｗ”及び１．１ｍ＋”の場合について
第４図に示す、同図からゲート面積が１．１■２と大き
い場合についてもゲ）８’Ｏ冨膜の絶縁耐圧の劣化は極
めて小さいことがわかる。この様に半導体素子表面の全
面に化学気相成長法によってリンカラス膜を形成するこ
とによってバイアススパッタ法によるスパッタ８１０２
膜の形成あるいはドライエツチングによるコンタクト穴
の形成などによるゲー）Ｓ’Ｏｉ膜の絶縁耐圧の劣化ｋ
ｉ効果的に防止することができる。ｔた、フラットバン
ド電圧の変動量ΔＶνｌは４５０ｔ、３０分の水素アニ
ール後に於て０．１Ｖ以下に保たれる。従って本発明を
用いれば半導体素子の高集積度化、高信頼性化を達成す
ることができる。
実施例；
本発明を電界効果型トランジスタの多層配線の形成に適
用し次場合の概略断面図を第５図及び第６図に示す。ま
ず第５図について説明する。第５図はｐ型ＳＩ基板１上
にＮ型の拡散層が形成されている。２１ｄ素子間分離用
絶縁膜、３はゲート５ｌＯｚ膜、５はゲート電極４とソ
ースあるいはドレイン電極６との絶縁を保つための絶縁
膜である。７．８Ｆｉ本発明による絶縁膜で７が化学気
相成長法で形成したリンカラス膜、８がバイヤススパッ
タ法によって形成したスパッタ８ｊ（ｈｌｌ！である。
用し次場合の概略断面図を第５図及び第６図に示す。ま
ず第５図について説明する。第５図はｐ型ＳＩ基板１上
にＮ型の拡散層が形成されている。２１ｄ素子間分離用
絶縁膜、３はゲート５ｌＯｚ膜、５はゲート電極４とソ
ースあるいはドレイン電極６との絶縁を保つための絶縁
膜である。７．８Ｆｉ本発明による絶縁膜で７が化学気
相成長法で形成したリンカラス膜、８がバイヤススパッ
タ法によって形成したスパッタ８ｊ（ｈｌｌ！である。
同図の様にバイアススパッタ法によって形成したＳｉＯ
ｘ膜はその表面が平坦になるという％微かある。９は素
子間を接続するための配線金属である。この様に層間絶
縁１１１７．８を化学気相成長法によるリンガラス膜と
バイアススパッタによるスパッタＳ’Ｏｘ膜の２層嘆と
することによって、バイアススパッタおよびドライエツ
チングによるゲー）８１０鵞膜の絶縁耐圧の劣化は抑制
される。第６図は、第５図の絶縁膜５に本発明による絶
縁膜を適用し九例である。なお図面の符号は第５図に対
応しており同図においては素子間の相互接続配線は省略
されている。
ｘ膜はその表面が平坦になるという％微かある。９は素
子間を接続するための配線金属である。この様に層間絶
縁１１１７．８を化学気相成長法によるリンガラス膜と
バイアススパッタによるスパッタＳ’Ｏｘ膜の２層嘆と
することによって、バイアススパッタおよびドライエツ
チングによるゲー）８１０鵞膜の絶縁耐圧の劣化は抑制
される。第６図は、第５図の絶縁膜５に本発明による絶
縁膜を適用し九例である。なお図面の符号は第５図に対
応しており同図においては素子間の相互接続配線は省略
されている。
以上、バイアススパッタ法で形成する絶縁膜についてＦ
ｉＳ’０ｓｌｌｌを中心に説明したが、他の絶縁膜とし
て例えば８１ｓＮ４ｍ ｋｌ＊ｏｓｍリンガラス、ボロ
ンガラスなどについても同様である。
ｉＳ’０ｓｌｌｌを中心に説明したが、他の絶縁膜とし
て例えば８１ｓＮ４ｍ ｋｌ＊ｏｓｍリンガラス、ボロ
ンガラスなどについても同様である。
第１図は本発明を評価するために用いたＭＯＳキャパシ
タの断面模式図、第２図は第１図のＭＯＳキャパシタの
絶縁耐圧、第３図は従来技術を説明するための図、第４
図は本発明を説明する友めの図、第５図および第６図は
本発明の一実施例としての半導体装置の概略断面図であ
る。 １・・・３ｉ基板、２・・・素子間分離用絶縁膜、３・
・・ゲート酸化暎、４・・・ゲート電極、５・・・絶縁
膜、６・・・ソースあるいはドレイン電極、７・・・化
学気相成長法で形成したリンカラス膜、８・・・バイア
ススパラ■ １ 図 Ｚ ｚ 図 （ｄ ） （））） ゲ−［Ｓ・θ２ｓｎｇｌ耐ｆ （１４ケート’Ｊｚｌ＄
４１１ジ［１／ｉシＶう１３図 （と７．ン （ｂ）”ｆ、
４図 （ｄ） （ｂ）第１頁の続
き ０発 明 者 佐藤朗 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 角南英夫 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
タの断面模式図、第２図は第１図のＭＯＳキャパシタの
絶縁耐圧、第３図は従来技術を説明するための図、第４
図は本発明を説明する友めの図、第５図および第６図は
本発明の一実施例としての半導体装置の概略断面図であ
る。 １・・・３ｉ基板、２・・・素子間分離用絶縁膜、３・
・・ゲート酸化暎、４・・・ゲート電極、５・・・絶縁
膜、６・・・ソースあるいはドレイン電極、７・・・化
学気相成長法で形成したリンカラス膜、８・・・バイア
ススパラ■ １ 図 Ｚ ｚ 図 （ｄ ） （））） ゲ−［Ｓ・θ２ｓｎｇｌ耐ｆ （１４ケート’Ｊｚｌ＄
４１１ジ［１／ｉシＶう１３図 （と７．ン （ｂ）”ｆ、
４図 （ｄ） （ｂ）第１頁の続
き ０発 明 者 佐藤朗 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発 明 者 角南英夫 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内
Claims (1)
- １．２層の絶縁膜を多層配線の眉間絶縁あるいはパッシ
ベーションに用いた半導体装置において、上記絶縁膜は
化学気相成長法によって形成したリンガラス膜とバイア
ススパッタ法で形成した絶縁膜との２層膜を用いたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079960A JPS58197824A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079960A JPS58197824A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197824A true JPS58197824A (ja) | 1983-11-17 |
Family
ID=13704867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57079960A Pending JPS58197824A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216344A (ja) * | 1985-03-20 | 1986-09-26 | Nec Corp | 半導体装置の製造方法 |
| JPH0289346A (ja) * | 1988-09-27 | 1990-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1982
- 1982-05-14 JP JP57079960A patent/JPS58197824A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216344A (ja) * | 1985-03-20 | 1986-09-26 | Nec Corp | 半導体装置の製造方法 |
| JPH0289346A (ja) * | 1988-09-27 | 1990-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0576187B2 (ja) * | 1988-09-27 | 1993-10-22 | Tokyo Shibaura Electric Co |
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