JPS59188146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59188146A JPS59188146A JP6266483A JP6266483A JPS59188146A JP S59188146 A JPS59188146 A JP S59188146A JP 6266483 A JP6266483 A JP 6266483A JP 6266483 A JP6266483 A JP 6266483A JP S59188146 A JPS59188146 A JP S59188146A
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- JP
- Japan
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- electrode
- film
- aluminum
- substrate
- etching
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は１く導体装置の製造゛方法の内、特に電極配線
の形成方法に関する。
の形成方法に関する。
（１））従来技術と問題点
周知のように半導体装置を製造する際には、半導体素子
を形成した後に素子の各領域から導出する電極配線が形
成され、また半導体集積回路（ＩＣ）では多数の素子か
ら導出した電極配線か多層に積層される。
を形成した後に素子の各領域から導出する電極配線が形
成され、また半導体集積回路（ＩＣ）では多数の素子か
ら導出した電極配線か多層に積層される。
このような電極配線は、一般に半導体素子上の厚い絶縁
膜を窓開げした後、電極膜を被着し、パターンニングし
て電極配線を形成する形成方法が用いられる。第１図は
そのような電極配線の断面図を例示しており、１は半導
体基板、２は絶縁体の二酸化シリコン（ＳｉＣ２）ｌＬ
３はアルミニウム電極配線、４は電極窓である。
膜を窓開げした後、電極膜を被着し、パターンニングし
て電極配線を形成する形成方法が用いられる。第１図は
そのような電極配線の断面図を例示しており、１は半導
体基板、２は絶縁体の二酸化シリコン（ＳｉＣ２）ｌＬ
３はアルミニウム電極配線、４は電極窓である。
かような電極配線の形成方法において、段差部分（電極
窓内）での電極配線の断線を防く必要があり、そのため
絶縁膜の電極窓側面に傾斜をもたせて電極膜を被着する
形成方法が行われている。
窓内）での電極配線の断線を防く必要があり、そのため
絶縁膜の電極窓側面に傾斜をもたせて電極膜を被着する
形成方法が行われている。
しかし、かかる形成方法によっても完全に１υ１線を防
止するには至らず、信頼性上て尚重要な問題点となって
おり、特にに部分で亀裂が入って断線しやすい欠点を有
している。
止するには至らず、信頼性上て尚重要な問題点となって
おり、特にに部分で亀裂が入って断線しやすい欠点を有
している。
その理由は、電極窓の側面に顛斜をもだ・已るための方
法が、例えばザイドエソチングで行うと傾斜形状（テー
パー形状）が一定になり難（、また絶縁膜を高温ノルド
ずれば、素子特性の変動を避けるために処理温度１時間
に制約を受けて、所要形状に形成することが極めて難し
いためである。
法が、例えばザイドエソチングで行うと傾斜形状（テー
パー形状）が一定になり難（、また絶縁膜を高温ノルド
ずれば、素子特性の変動を避けるために処理温度１時間
に制約を受けて、所要形状に形成することが極めて難し
いためである。
口、つ、上記の電極配線形成方法は多層構造に二ＴＬ
三層と積層するに従って、上面の凹凸が激しくなり、断
線の心配が増加する方法である。
三層と積層するに従って、上面の凹凸が激しくなり、断
線の心配が増加する方法である。
（Ｃ１発明の目的
本発明はこのような問題点をなくして、Ｗｉ線の生しな
い電極形成方法を提案するものである。
い電極形成方法を提案するものである。
（ｄ＋ 発明の構成
その目的は、基板上に電極窓を形成し、電極膜を被着し
てパターンニングし電極を形成する工程と、次いで該電
極より厚い膜厚の絶縁膜を被着し、該絶縁膜面を側方向
よりイオンエツチングし、更に上方よりドライエツチン
グして上記電極を露出させる工程と、次いで再び電極膜
を被着しパターンニングして上記電極と接続する配線を
形成する工程とが含まれる半導体装置の製造方法によっ
て達成される。
てパターンニングし電極を形成する工程と、次いで該電
極より厚い膜厚の絶縁膜を被着し、該絶縁膜面を側方向
よりイオンエツチングし、更に上方よりドライエツチン
グして上記電極を露出させる工程と、次いで再び電極膜
を被着しパターンニングして上記電極と接続する配線を
形成する工程とが含まれる半導体装置の製造方法によっ
て達成される。
［ｅ） 発明の実施例
以下１図面を参照して実施例によって詳細に説明する。
第２図ないし第９図は本発明にかかる一実施例の工程順
断面図である。まっ、第２図に示すようにＮ型半導体基
板１上に膜厚１０００への５ｊ０２膜１０を形成する。
断面図である。まっ、第２図に示すようにＮ型半導体基
板１上に膜厚１０００への５ｊ０２膜１０を形成する。
この５ｉ０２欣は基板を熱生成した酸化膜でよい。次い
で、第３図に示すようにフォＩ−プロセスを用いてレジ
スト膜パターン（図示せず）を形成し、５ｉ０２膜１０
をエツチングして窓開けして電極窓４を形成する。
で、第３図に示すようにフォＩ−プロセスを用いてレジ
スト膜パターン（図示せず）を形成し、５ｉ０２膜１０
をエツチングして窓開けして電極窓４を形成する。
次いで、第４図に示すようにその上面に膜厚１μｍのア
ルミニウム膜１１をスパッタｌｋ又は蒸着法で被着する
。次いで、第５図に示すようにフメトプロセスによって
レジスト膜パターン（図示−Ｕず）を形成し、四塩化炭
素ガスを用いたドライエツチングによってアルミニウム
電極１】にパターンニングする。次いで、第６図に示す
ようにその上面に膜厚２μｍ程度のＳｉ○２欣１２を化
学気相成長（ＣＶＤ）法で被着する。そうすれば、アル
ミニウム電極上は図のように盛り上がって突起部１３が
形成される。
ルミニウム膜１１をスパッタｌｋ又は蒸着法で被着する
。次いで、第５図に示すようにフメトプロセスによって
レジスト膜パターン（図示−Ｕず）を形成し、四塩化炭
素ガスを用いたドライエツチングによってアルミニウム
電極１】にパターンニングする。次いで、第６図に示す
ようにその上面に膜厚２μｍ程度のＳｉ○２欣１２を化
学気相成長（ＣＶＤ）法で被着する。そうすれば、アル
ミニウム電極上は図のように盛り上がって突起部１３が
形成される。
次いで、アルゴンガスを用いたイオンエツチングを基板
面の側方向から行う。そうすると、第７図に示すように
突起部１３が特に良（エツチングされ、除去されて平坦
な５ｉ０２膜１２面が得られる。次いで、第８図に示す
ようにフレオン（ＣＦ４）ガスを用いたりアクティブイ
オンエツチング（１′ライエツチングの一種）により、
アルミニウム電極１１が露出するまで５ｉ０２１７１２
をエツチングする。
面の側方向から行う。そうすると、第７図に示すように
突起部１３が特に良（エツチングされ、除去されて平坦
な５ｉ０２膜１２面が得られる。次いで、第８図に示す
ようにフレオン（ＣＦ４）ガスを用いたりアクティブイ
オンエツチング（１′ライエツチングの一種）により、
アルミニウム電極１１が露出するまで５ｉ０２１７１２
をエツチングする。
次いで、第９図に示すようにアルミニウム電極１１が露
出して、月、つ５ｉ０２１１１２とアルミニウム電極１
１とが同一面に平坦化された表面」二に、再び膜厚１μ
ｍのアルミニウム膜１４を被着し、ツメ１−プロセスに
よってバクーンニングしてアルミニウム配線１４を形成
する。かようにして、アルミニウム電極■１と接続した
アルミニウム配線１４からなる電極配線が形成される。
出して、月、つ５ｉ０２１１１２とアルミニウム電極１
１とが同一面に平坦化された表面」二に、再び膜厚１μ
ｍのアルミニウム膜１４を被着し、ツメ１−プロセスに
よってバクーンニングしてアルミニウム配線１４を形成
する。かようにして、アルミニウム電極■１と接続した
アルミニウム配線１４からなる電極配線が形成される。
上記は一実施例であるが、このようにして形成すれば断
線の恐れのない電極配線が作成され、しかも平坦な面上
に順次に積層することができるから信頼性の高い多層配
線層構造が得られる。
線の恐れのない電極配線が作成され、しかも平坦な面上
に順次に積層することができるから信頼性の高い多層配
線層構造が得られる。
（ｆｌ 発明の効果
以上の説明から明らかなように、本発明によれば断線の
生じない高信頼化した電極配線を形成することができて
、ＩＣやＬＳＩなどの信頼性向」二に大きく貢献するも
のである。
生じない高信頼化した電極配線を形成することができて
、ＩＣやＬＳＩなどの信頼性向」二に大きく貢献するも
のである。
第１図は従来の電極配線の断面図、第２図・〜第９図は
本発明にかかる一実施例の形成工程順断面図である。 図中、１ばＮ型半導体基板、２，１０．１２は二酸化シ
リコン（Ｓｉ０２）膜、３，１１．．１４はアルミニウ
ム膜（電極、配線）、４ば電極窓。 １３はアルミニウム突起部を示している。 第 １ し１ ３ 第２図 第５図 第６図 １ 第９図
本発明にかかる一実施例の形成工程順断面図である。 図中、１ばＮ型半導体基板、２，１０．１２は二酸化シ
リコン（Ｓｉ０２）膜、３，１１．．１４はアルミニウ
ム膜（電極、配線）、４ば電極窓。 １３はアルミニウム突起部を示している。 第 １ し１ ３ 第２図 第５図 第６図 １ 第９図
Claims (1)
- 基板」−に電極窓を形成し、電極膜を被着してパターン
ニングし電極を形成する工程と、次いで該電極より厚い
膜Ｊ７の絶縁膜を被着し、該絶縁膜面を側方向よりイオ
ンエツチングし、更に上方よりドライエツチングして上
記電極を露出させる工程と、次いで再び電極膜を被着し
パターンニングして上記電極と接続する配線を形成する
工程とが含まれることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6266483A JPS59188146A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6266483A JPS59188146A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188146A true JPS59188146A (ja) | 1984-10-25 |
Family
ID=13206781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6266483A Pending JPS59188146A (ja) | 1983-04-08 | 1983-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188146A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717148A (en) * | 1980-07-04 | 1982-01-28 | Sony Corp | Manufacture of semiconductor device |
| JPS5843540A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 半導体装置の配線形成方法 |
-
1983
- 1983-04-08 JP JP6266483A patent/JPS59188146A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717148A (en) * | 1980-07-04 | 1982-01-28 | Sony Corp | Manufacture of semiconductor device |
| JPS5843540A (ja) * | 1981-09-09 | 1983-03-14 | Nec Corp | 半導体装置の配線形成方法 |
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