JPH02295123A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02295123A JPH02295123A JP11652689A JP11652689A JPH02295123A JP H02295123 A JPH02295123 A JP H02295123A JP 11652689 A JP11652689 A JP 11652689A JP 11652689 A JP11652689 A JP 11652689A JP H02295123 A JPH02295123 A JP H02295123A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000002184 metal Substances 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 239000011229 interlayer Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 abstract description 6
- 238000001039 wet etching Methods 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 15
- 238000007796 conventional method Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、金属配線の形
成方法に関するものである。
成方法に関するものである。
半導体装置の高集積化にともない、金属配線は長くなり
、配線抵抗は増加する。また、配線レイアウトの複雑さ
もまた増加してゆく。こわらの問題に対し、絶縁膜をは
さみながら金属配線を多層化してゆく、いわゆる多層配
線構造は極めて有効である。第２図に従来の多層配線構
造の模式的断面図を示す。図において、（１）は半導体
基板、（２）は絶縁膜、（３）はコンタクトホール、（
４）は第一層目の金属配線膜、（５）は第一層目の金属
配線膜によって形成さねた段差、（６）は居間絶縁膜、
（７）は居間絶縁膜によって形成さねた段差、（８）は
第二層目の金属配線膜である。
、配線抵抗は増加する。また、配線レイアウトの複雑さ
もまた増加してゆく。こわらの問題に対し、絶縁膜をは
さみながら金属配線を多層化してゆく、いわゆる多層配
線構造は極めて有効である。第２図に従来の多層配線構
造の模式的断面図を示す。図において、（１）は半導体
基板、（２）は絶縁膜、（３）はコンタクトホール、（
４）は第一層目の金属配線膜、（５）は第一層目の金属
配線膜によって形成さねた段差、（６）は居間絶縁膜、
（７）は居間絶縁膜によって形成さねた段差、（８）は
第二層目の金属配線膜である。
第３図を用いて、従来の多層配線構造の形成方法につい
て説明する。
て説明する。
第３図１に示すように、半導体基板（１）の全面に絶縁
膜（２）を形成した後、写真製版技術によりコンタクト
ホール（３）を開口する。
膜（２）を形成した後、写真製版技術によりコンタクト
ホール（３）を開口する。
第３図ｂに示すようｌこ、スパッタ法等により第一層目
の金属膜（４）を堆積し、そして写真製版技術及びドラ
イエッチングにより配線パターンに加工する。
の金属膜（４）を堆積し、そして写真製版技術及びドラ
イエッチングにより配線パターンに加工する。
第３図Ｃに示すようｌζ、化学的気相成長法により、層
間絶縁膜（６）を堆積する。
間絶縁膜（６）を堆積する。
第３図ｄに示すように、第一層目の金属配線膜（４）と
同様にして第二層目の金属配線膜（８）を形成する。
同様にして第二層目の金属配線膜（８）を形成する。
従来の多層配線構造の形成方法では、第２図及び第３図
ｂ，ａ．ｄで示すように第一層目の金属配線膜（４）の
端部による段差（５）が大きいため、その上に形成され
る層間絶縁膜（６）の段差被覆性が悪いと層間絶縁膜（
６）の段差部（７）の上部において層間絶縁膜（６》が
庇しのように出っ張り，このため層間絶縁膜（６）の段
差部（７）の下部において第二層目の金属配線膜（８）
が断線するという問題があった。
ｂ，ａ．ｄで示すように第一層目の金属配線膜（４）の
端部による段差（５）が大きいため、その上に形成され
る層間絶縁膜（６）の段差被覆性が悪いと層間絶縁膜（
６）の段差部（７）の上部において層間絶縁膜（６》が
庇しのように出っ張り，このため層間絶縁膜（６）の段
差部（７）の下部において第二層目の金属配線膜（８）
が断線するという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので上部金属配線膜の断線のない多層配線構造を有
する半導体装置の製造方法を提供することを目的とする
。
たもので上部金属配線膜の断線のない多層配線構造を有
する半導体装置の製造方法を提供することを目的とする
。
本発明に係る半導体装置の製造方法は半導体基板上にお
いて、第一の金属膜を堆積する工程と、前記第一の金属
膜上にレジストを塗布する工程と、前記レジストを配線
パターンにパターニングする工程と、前記レジストをマ
スクとして前記第一の金属配線膜を等方性エッチング法
によりエッチングした後異方性エッチング法によりエッ
チングする工程と、的記レジストを除去した後、眉間絶
縁膜を堆積する工程と、前記層間絶縁膜上に第二の金属
膜を堆積する工程を含むことを特徴とする。
いて、第一の金属膜を堆積する工程と、前記第一の金属
膜上にレジストを塗布する工程と、前記レジストを配線
パターンにパターニングする工程と、前記レジストをマ
スクとして前記第一の金属配線膜を等方性エッチング法
によりエッチングした後異方性エッチング法によりエッ
チングする工程と、的記レジストを除去した後、眉間絶
縁膜を堆積する工程と、前記層間絶縁膜上に第二の金属
膜を堆積する工程を含むことを特徴とする。
本発明によれば、レジストをマスクとして多層配線構造
における第一の金属配線膜を等方性エッチングによりエ
ッチングした後、異方性エッチングによりエッチングす
る工程を経ることによって多層配線構造における第一の
金属配線膜の端部に形成される段差を緩和する。
における第一の金属配線膜を等方性エッチングによりエ
ッチングした後、異方性エッチングによりエッチングす
る工程を経ることによって多層配線構造における第一の
金属配線膜の端部に形成される段差を緩和する。
以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例の工程別断面図である。
第ｌ図ａに示すように、従来の多層配線構造の形成方法
と同様の方法により半導体基板上（１）に絶縁膜（２）
を形成し、コンタクトホール（３）を開口する。
と同様の方法により半導体基板上（１）に絶縁膜（２）
を形成し、コンタクトホール（３）を開口する。
第ｌ図ｂ＃こ示すように、第一層目の金属配線膜（４）
をスパツタ法により堆積する。
をスパツタ法により堆積する。
第１図Ｃに示すように、レジスト（９）を塗布ｌ，レジ
スト上に配線パターンをパターニングする。
スト上に配線パターンをパターニングする。
第１図ｄに示すように、湿式のエッチングにより、金属
配線膜（４》をエッチングする。このとき、金属配線膜
（４）は等方的にエッチングされる。
配線膜（４》をエッチングする。このとき、金属配線膜
（４）は等方的にエッチングされる。
第１図６に示すように、ドライエッチングにより、金属
配線膜（４》をエッチングする。このとき金属配線膜（
４）は異方的にエッチングされる。
配線膜（４》をエッチングする。このとき金属配線膜（
４）は異方的にエッチングされる。
第１図ｆに示すように、レジストを除去した後、従来の
方法と同様に層間絶縁膜（６）及び第二層目の金属配線
膜（８）を形成する。
方法と同様に層間絶縁膜（６）及び第二層目の金属配線
膜（８）を形成する。
以上のように第一層目の金属配線膜（４）を等方性エッ
チングである湿式のエッチングでエッチングした後、異
方性エッチングであるドライ式のエツチングでエッチン
グすることにより、第１図ｅ．ｆで示すように第一層目
の金属配線膜（４）により形成される段差（５）が緩和
されろ。
チングである湿式のエッチングでエッチングした後、異
方性エッチングであるドライ式のエツチングでエッチン
グすることにより、第１図ｅ．ｆで示すように第一層目
の金属配線膜（４）により形成される段差（５）が緩和
されろ。
なお、上記実施例では二層配線構造について示したが、
二層以上の多層配線構造でもよい。又、等方的エッチン
グを行うものとして湿式エッチング法を採用したが、等
方的エッチングの進むドライ式エッチング法でも良い。
二層以上の多層配線構造でもよい。又、等方的エッチン
グを行うものとして湿式エッチング法を採用したが、等
方的エッチングの進むドライ式エッチング法でも良い。
以上のように、この発明によれば、レジストをマスクと
して多層配線構造における第一の金属配線膜を等方性エ
ッチングによりエッチングしたあと、異方性エッチング
によりエッチングしたので第一の金属配線膜によって形
成される段差を緩和でき、居間絶縁膜によって形成さわ
る段差も緩和さね、第二の金属配線膜の断線が防止でき
ろ。
して多層配線構造における第一の金属配線膜を等方性エ
ッチングによりエッチングしたあと、異方性エッチング
によりエッチングしたので第一の金属配線膜によって形
成される段差を緩和でき、居間絶縁膜によって形成さわ
る段差も緩和さね、第二の金属配線膜の断線が防止でき
ろ。
第１図はこの発明の一実施例による多層配線構造の形成
方法を模式的に示す断面図である。第２図は従来の多層
配線構造を示す断面図である。第３図は従来の多層配線
構造の形成方法を模式的に示す断面図である。 （１）は半導体基板、（２）は絶縁膜、（３）はコンタ
クトホール、（４）は第一層目の金属配線膜、（６）は
層間絶縁暎、（８）は第二層目の金属配線膜、（９）は
レジスト。
方法を模式的に示す断面図である。第２図は従来の多層
配線構造を示す断面図である。第３図は従来の多層配線
構造の形成方法を模式的に示す断面図である。 （１）は半導体基板、（２）は絶縁膜、（３）はコンタ
クトホール、（４）は第一層目の金属配線膜、（６）は
層間絶縁暎、（８）は第二層目の金属配線膜、（９）は
レジスト。
Claims (1)
- 半導体基板上において、第一の金属膜を堆積する工程と
、前記第一の金属膜上にレジストを塗布する工程と、前
記レジストに配線パターンをパターニングする工程と、
前記レジストをマスクとして前記第一の金属配線膜を等
方性エッチング法によりエッチングした後異方性エッチ
ング法によりエッチングする工程と、前記レジストを除
去した後、層間絶縁膜を堆積する工程と、前記層間絶縁
膜上に第二の金属膜を堆積する工程を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11652689A JPH02295123A (ja) | 1989-05-09 | 1989-05-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11652689A JPH02295123A (ja) | 1989-05-09 | 1989-05-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02295123A true JPH02295123A (ja) | 1990-12-06 |
Family
ID=14689313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11652689A Pending JPH02295123A (ja) | 1989-05-09 | 1989-05-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02295123A (ja) |
-
1989
- 1989-05-09 JP JP11652689A patent/JPH02295123A/ja active Pending
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