JPH1145885A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1145885A JPH1145885A JP21591997A JP21591997A JPH1145885A JP H1145885 A JPH1145885 A JP H1145885A JP 21591997 A JP21591997 A JP 21591997A JP 21591997 A JP21591997 A JP 21591997A JP H1145885 A JPH1145885 A JP H1145885A
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- Japan
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- insulating film
- wiring layer
- forming
- film
- hard mask
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Abstract
(57)【要約】
【課題】配線層上にコンタクトを開口した時に、コンタ
クトのアスペクト比を小さくしてコンタクト抵抗の増大
などの不良を引き起こす確率を低減すると共に、平坦性
を向上する半導体装置の製造方法の提供。 【解決手段】層間膜を塗布絶縁膜とそれをエッチバック
する工程を用いて平坦化を行っている多層配線構造にお
いて、下の配線層をハードマスクでエッチングするとき
に、ハードマスクを塗布絶縁膜のエッチバック後に除去
することにより配線層上のコンタクト部がハードマスク
の分だけ浅くすることができ、配線カバレッジが向上す
る。また、段差部での平坦性が改善される。
クトのアスペクト比を小さくしてコンタクト抵抗の増大
などの不良を引き起こす確率を低減すると共に、平坦性
を向上する半導体装置の製造方法の提供。 【解決手段】層間膜を塗布絶縁膜とそれをエッチバック
する工程を用いて平坦化を行っている多層配線構造にお
いて、下の配線層をハードマスクでエッチングするとき
に、ハードマスクを塗布絶縁膜のエッチバック後に除去
することにより配線層上のコンタクト部がハードマスク
の分だけ浅くすることができ、配線カバレッジが向上す
る。また、段差部での平坦性が改善される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。
法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法について、
図４（ａ）〜図６（ｇ）の工程断面図を参照して以下に
説明する。
図４（ａ）〜図６（ｇ）の工程断面図を参照して以下に
説明する。
【０００３】半導体基板１の全面にＣＶＤ法により層間
絶縁膜２を形成した後、スパッタ法により膜厚６０ｎｍ
のＴｉ、１００ｎｍのＴｉＮを各々連続してスパッタす
る。スパッタ後、ＣＶＤ法により全面にタングステンを
形成して、積層配線層３を形成する。次に、積層配線層
３上にプラズマＣＶＤ法により膜厚２００ｎｍのプラズ
マ酸化膜を形成しハードマスク４の形成を行う。このと
きの断面図を図４（ａ）に示す。
絶縁膜２を形成した後、スパッタ法により膜厚６０ｎｍ
のＴｉ、１００ｎｍのＴｉＮを各々連続してスパッタす
る。スパッタ後、ＣＶＤ法により全面にタングステンを
形成して、積層配線層３を形成する。次に、積層配線層
３上にプラズマＣＶＤ法により膜厚２００ｎｍのプラズ
マ酸化膜を形成しハードマスク４の形成を行う。このと
きの断面図を図４（ａ）に示す。
【０００４】ハードマスク４を形成した後、リソグラフ
ィーにより、レジストパターン５を形成する。このとき
の断面図を図４（ｂ）に示す。
ィーにより、レジストパターン５を形成する。このとき
の断面図を図４（ｂ）に示す。
【０００５】次に、ハードマスク４をドライエッチング
法によりエッチングを行い、プラズマ剥離によりレジス
ト５を除去する。レジスト５を除去後、ハードマスク４
をマスクとして積層配線層３をドライエッチング法によ
りエッチングを行い、パターニングを行う。このときの
断面図を図４（ｃ）に示す。
法によりエッチングを行い、プラズマ剥離によりレジス
ト５を除去する。レジスト５を除去後、ハードマスク４
をマスクとして積層配線層３をドライエッチング法によ
りエッチングを行い、パターニングを行う。このときの
断面図を図４（ｃ）に示す。
【０００６】次に、プラズマＣＶＤ法により膜厚５００
ｎｍのプラズマ酸化膜６を形成する。そして、プラズマ
酸化膜６上には、有機シリカ７を塗布した後、約４００
度３０分ベーク処理を行う。このときの断面図を図５
（ｄ）に示す。
ｎｍのプラズマ酸化膜６を形成する。そして、プラズマ
酸化膜６上には、有機シリカ７を塗布した後、約４００
度３０分ベーク処理を行う。このときの断面図を図５
（ｄ）に示す。
【０００７】次に、ドライエッチング処理に有機シリカ
７のエッチバックを行い、ハードマスク４の上方で絶縁
膜６が露出されるまでエッチバックを行う。このときの
断面図を図５（ｅ）に示す。
７のエッチバックを行い、ハードマスク４の上方で絶縁
膜６が露出されるまでエッチバックを行う。このときの
断面図を図５（ｅ）に示す。
【０００８】次に、プラズマＣＶＤ法により膜厚約４０
０ｎｍのプラズマ酸化膜６′を形成し、積層配線３上に
コンタクト孔を形成する（図５（ｆ）参照）。コンタク
ト孔を形成後、積層配線３に接続されるように、スパッ
タ法により７００ｎｍのＡｌＳｉＣｕと５０ｎｍのＴｉ
Ｎをスパッタし、積層配線層３′を形成する。このとき
の断面図を図６（ｇ）に示す。
０ｎｍのプラズマ酸化膜６′を形成し、積層配線３上に
コンタクト孔を形成する（図５（ｆ）参照）。コンタク
ト孔を形成後、積層配線３に接続されるように、スパッ
タ法により７００ｎｍのＡｌＳｉＣｕと５０ｎｍのＴｉ
Ｎをスパッタし、積層配線層３′を形成する。このとき
の断面図を図６（ｇ）に示す。
【０００９】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法においては、下記記載の
問題点を有している。
た従来の半導体装置の製造方法においては、下記記載の
問題点を有している。
【００１０】第１の問題点として、配線層上にハードマ
スクを残すと、配線層上にコンタクトを開口した時に、
ハードマスクの高さ分だけコンタクトのアスペクト比が
大きくなり、コンタクト抵抗の増大などの不良を引き起
こす確率が大きくなる、ということである。
スクを残すと、配線層上にコンタクトを開口した時に、
ハードマスクの高さ分だけコンタクトのアスペクト比が
大きくなり、コンタクト抵抗の増大などの不良を引き起
こす確率が大きくなる、ということである。
【００１１】また、第２の問題点として、段差部では塗
布絶縁膜の埋め込み性が悪いため、ハードマスクの高さ
分だけ平坦性が悪い、ということである。
布絶縁膜の埋め込み性が悪いため、ハードマスクの高さ
分だけ平坦性が悪い、ということである。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、配線層上にコン
タクトを開口した時に、コンタクトのアスペクト比を小
さくしてコンタクト抵抗の増大などの不良を引き起こす
確率を低減すると共に、平坦性を向上する半導体装置の
製造方法を提供することにある。
てなされたものであって、その目的は、配線層上にコン
タクトを開口した時に、コンタクトのアスペクト比を小
さくしてコンタクト抵抗の増大などの不良を引き起こす
確率を低減すると共に、平坦性を向上する半導体装置の
製造方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
本発明の半導体装置の製造方法は、半導体基板上に第１
の層間絶縁膜を形成し、前記層間絶縁膜上に第１の配線
層を形成する工程と、前記配線層上に絶縁膜または導電
膜を形成する工程と、前記第１の配線層と前記絶縁膜ま
たは導電膜をパターニングする工程と、前記第１の配線
層と前記絶縁膜または導電膜上に第２の層間絶縁膜を形
成する工程と、前記第２の層間絶縁膜上に塗布絶縁膜を
形成する工程と、前記塗布絶縁膜をエッチバックして第
１の配線層上の前記絶縁膜または導電膜を露呈させる工
程と、前記絶縁膜または導電膜を除去する工程と、前記
第１の配線層と前記塗布絶縁膜上に第３の層間絶縁膜を
形成する工程と、前記第１の配線層の上方に接続孔を形
成する工程と、前記接続孔を介して前記第１の配線層に
接続されるように第２の配線層を形成する工程と、前記
第２の配線層をパターニングする工程と、を含む。
本発明の半導体装置の製造方法は、半導体基板上に第１
の層間絶縁膜を形成し、前記層間絶縁膜上に第１の配線
層を形成する工程と、前記配線層上に絶縁膜または導電
膜を形成する工程と、前記第１の配線層と前記絶縁膜ま
たは導電膜をパターニングする工程と、前記第１の配線
層と前記絶縁膜または導電膜上に第２の層間絶縁膜を形
成する工程と、前記第２の層間絶縁膜上に塗布絶縁膜を
形成する工程と、前記塗布絶縁膜をエッチバックして第
１の配線層上の前記絶縁膜または導電膜を露呈させる工
程と、前記絶縁膜または導電膜を除去する工程と、前記
第１の配線層と前記塗布絶縁膜上に第３の層間絶縁膜を
形成する工程と、前記第１の配線層の上方に接続孔を形
成する工程と、前記接続孔を介して前記第１の配線層に
接続されるように第２の配線層を形成する工程と、前記
第２の配線層をパターニングする工程と、を含む。
【００１４】本発明によれば、有機シリカエッチバック
後、ハードマスクを除去することにより、配線層上にコ
ンタクトを開口した時に、コンタクトのアスペクト比が
小さくなりコンタクト抵抗の増大などの不良を引き起こ
す確率が小さくなる。また、段差部ではハードマスクの
高さ分だけ平坦性が改善される。
後、ハードマスクを除去することにより、配線層上にコ
ンタクトを開口した時に、コンタクトのアスペクト比が
小さくなりコンタクト抵抗の増大などの不良を引き起こ
す確率が小さくなる。また、段差部ではハードマスクの
高さ分だけ平坦性が改善される。
【００１５】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の半導体装置の製造方法は、その好ましい
実施の形態において、層間膜を塗布絶縁膜とこれをエッ
チバックする工程を用いて平坦化を行っている多層配線
構造において、下の配線層をハードマスクでエッチング
するときに、ハードマスクを塗布絶縁膜のエッチバック
後に除去することにより、配線層上のコンタクト部がハ
ードマスクの分だけ浅くすることができ、配線カバレッ
ジが向上するようにしたものである。また、また、段差
部ではハードマスクの高さ分だけ平坦性が改善される。
する。本発明の半導体装置の製造方法は、その好ましい
実施の形態において、層間膜を塗布絶縁膜とこれをエッ
チバックする工程を用いて平坦化を行っている多層配線
構造において、下の配線層をハードマスクでエッチング
するときに、ハードマスクを塗布絶縁膜のエッチバック
後に除去することにより、配線層上のコンタクト部がハ
ードマスクの分だけ浅くすることができ、配線カバレッ
ジが向上するようにしたものである。また、また、段差
部ではハードマスクの高さ分だけ平坦性が改善される。
【００１６】
【実施例】次に、本発明の実施例について、図１（ａ）
〜図３（ｇ）の工程断面図を参照して以下に説明する。
〜図３（ｇ）の工程断面図を参照して以下に説明する。
【００１７】半導体基板１の全面にＣＶＤ法により層間
絶縁膜２を形成した後、スパッタ法により膜厚６０ｎｍ
のＴｉ、１００ｎｍのＴｉＮを各々連続してスパッタす
る。スパッタ後、ＣＶＤ法により全面にタングステンを
形成して、積層配線層３を形成する。次に、ポリシリコ
ン膜からなるハードマスク４を形成する。このときの断
面図を、図１（ａ）に示す。
絶縁膜２を形成した後、スパッタ法により膜厚６０ｎｍ
のＴｉ、１００ｎｍのＴｉＮを各々連続してスパッタす
る。スパッタ後、ＣＶＤ法により全面にタングステンを
形成して、積層配線層３を形成する。次に、ポリシリコ
ン膜からなるハードマスク４を形成する。このときの断
面図を、図１（ａ）に示す。
【００１８】ハードマスク４形成後、リソグラフィーに
より、レジストパターン５を形成する。このときの断面
図を図１（ｂ）に示す。
より、レジストパターン５を形成する。このときの断面
図を図１（ｂ）に示す。
【００１９】次に、ハードマスク４をドライエッチング
法によりエッチングを行い、プラズマ剥離によりレジス
ト５を除去する。レジスト５を除去後、ハードマスク４
をマスクとして積層配線層３をドライエッチング法によ
りエッチングを行いパターニングを行う。このときの断
面図を図１（ｃ）に示す。
法によりエッチングを行い、プラズマ剥離によりレジス
ト５を除去する。レジスト５を除去後、ハードマスク４
をマスクとして積層配線層３をドライエッチング法によ
りエッチングを行いパターニングを行う。このときの断
面図を図１（ｃ）に示す。
【００２０】次に、プラズマＣＶＤ法により膜厚５００
ｎｍのプラズマ酸化膜６を形成する。そして、プラズマ
酸化膜６上には、有機シリカ７を塗布した後、約４００
度３０分ベーク処理を行う。
ｎｍのプラズマ酸化膜６を形成する。そして、プラズマ
酸化膜６上には、有機シリカ７を塗布した後、約４００
度３０分ベーク処理を行う。
【００２１】次に、ドライエッチング処理により有機シ
リカ７のエッチバックを行い、ハードマスク４が露出さ
れるまでエッチバックを行う。このときの断面図を図２
（ｄ）に示す。
リカ７のエッチバックを行い、ハードマスク４が露出さ
れるまでエッチバックを行う。このときの断面図を図２
（ｄ）に示す。
【００２２】次に、ドライエッチング法によりハードマ
スク４を除去する。このときの断面図を図２（ｅ）に示
す。
スク４を除去する。このときの断面図を図２（ｅ）に示
す。
【００２３】次に、プラズマＣＶＤ法により約４００ｎ
ｍのプラズマ酸化膜６′を形成して、積層配線３上にコ
ンタクト孔を形成する。このときの断面図を図２（ｆ）
に示す。
ｍのプラズマ酸化膜６′を形成して、積層配線３上にコ
ンタクト孔を形成する。このときの断面図を図２（ｆ）
に示す。
【００２４】コンタクト孔を形成後、積層配線３に接続
されるようにスパッタ法により７００ｎｍのＡｌＳｉＣ
ｕと５０ｎｍのＴｉＮをスパッタし、積層配線層３′を
形成する。このときの断面図を図３（ｇ）に示す。
されるようにスパッタ法により７００ｎｍのＡｌＳｉＣ
ｕと５０ｎｍのＴｉＮをスパッタし、積層配線層３′を
形成する。このときの断面図を図３（ｇ）に示す。
【００２５】また、ハードマスクとして、プラズマ酸化
膜及び有機シリカ膜と選択比が大きいＴｉＮなどを使用
してもよい。
膜及び有機シリカ膜と選択比が大きいＴｉＮなどを使用
してもよい。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
ハードマスクとしてプラズマ酸化膜及び有機シリカ膜と
選択比が大きいポリシリコンを用いることにより、有機
シリカエリカエッチバック後にハードマスクだけを除去
することができるために、積層配線層上のコンタクト部
がハードマスクの分だけ浅くすることができ、配線カバ
レッジが向上する。また、段差部での平坦性がハードマ
スクの高さ分改善される。
ハードマスクとしてプラズマ酸化膜及び有機シリカ膜と
選択比が大きいポリシリコンを用いることにより、有機
シリカエリカエッチバック後にハードマスクだけを除去
することができるために、積層配線層上のコンタクト部
がハードマスクの分だけ浅くすることができ、配線カバ
レッジが向上する。また、段差部での平坦性がハードマ
スクの高さ分改善される。
【図１】本発明の一実施例の製造方法を工程順に説明の
ための工程断面図である。
ための工程断面図である。
【図２】本発明の一実施例の製造方法を工程順に説明の
ための工程断面図である。
ための工程断面図である。
【図３】本発明の一実施例の製造方法を工程順に説明の
ための工程断面図である。
ための工程断面図である。
【図４】従来技術を説明のための工程断面図である。
【図５】従来技術を説明のための工程断面図である。
【図６】従来技術を説明のための工程断面図である。
１ 半導体基板 ２ 層間絶縁膜 ３、３′ 積層配線層 ４、４′ ハードマスク ５ レジスト ６、６′ プラズマ酸化膜 ７ 有機シリカ塗布絶縁膜
Claims (3)
- 【請求項１】（ａ）半導体基板上に第１の層間絶縁膜を
形成し、前記第１の層間絶縁膜上に第１の配線層を形成
する工程と、 （ｂ）前記第１の配線層上に絶縁膜または導電膜を形成
する工程と、 （ｃ）前記第１の配線層と前記絶縁膜または導電膜をパ
ターニングする工程と、 （ｄ）前記第１の配線層と前記絶縁膜または導電膜上に
第２の層間絶縁膜を形成する工程と、 （ｅ）前記第２の層間絶縁膜上に塗布絶縁膜を形成する
工程と、 （ｆ）前記塗布絶縁膜をエッチバックして前記第１の配
線層上の前記絶縁膜または導電膜を露呈させる工程と、 （ｇ）前記絶縁膜または導電膜を除去する工程と、 （ｈ）前記第１の配線層と前記塗布絶縁膜上に第３の層
間絶縁膜を形成する工程と、 （ｉ）前記第１の配線層の上方に接続孔を形成する工程
と、 （ｊ）前記接続孔を介して前記第１の配線層に接続され
るように第２の配線層を形成する工程と、 （ｋ）前記第２の配線層をパターニングする工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記絶縁膜または導電膜が、前記第２の層
間絶縁膜及び前記塗布絶縁膜と選択比の高い部材よりな
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】層間膜を塗布絶縁膜とこれをエッチバック
する工程を用いて平坦化を行っている多層配線を含む半
導体装置の製造方法において、 下の配線層をハードマスクでエッチングするときに前記
ハードマスクを塗布絶縁膜のエッチバック後に除去する
ことにより、前記配線層上のコンタクト部がハードマス
クの分だけ浅くすることができようにしたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21591997A JPH1145885A (ja) | 1997-07-25 | 1997-07-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21591997A JPH1145885A (ja) | 1997-07-25 | 1997-07-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145885A true JPH1145885A (ja) | 1999-02-16 |
Family
ID=16680440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21591997A Pending JPH1145885A (ja) | 1997-07-25 | 1997-07-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1145885A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010532578A (ja) * | 2007-06-29 | 2010-10-07 | フリースケール セミコンダクター インコーポレイテッド | デュアルメタルゲート構造の形成方法 |
-
1997
- 1997-07-25 JP JP21591997A patent/JPH1145885A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010532578A (ja) * | 2007-06-29 | 2010-10-07 | フリースケール セミコンダクター インコーポレイテッド | デュアルメタルゲート構造の形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010306 |