JPH08181213A

JPH08181213A - 半導体装置の製造方法

Info

Publication number: JPH08181213A
Application number: JP32550894A
Authority: JP
Inventors: Hiroshi Horikoshi; 越浩堀
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-12-27
Filing date: 1994-12-27
Publication date: 1996-07-12

Abstract

(57)【要約】（修正有）【目的】ヴィアホールにおける上側配線パターンのステ
ップカバレージを向上させることができ、ヴィアホール
の抵抗値を削減してエレクトロマイグレーション耐性を
向上させる半導体装置の製造方法の提供。【構成】下側層間絶縁膜１２の表面全面に下側配線層２
０およびプラグ層１８からなる導電層１４を堆積した
後、この導電層の内のプラグ層だけをエッチングしてプ
ラグを形成するとともに、下側配線層の表面を露出さ
せ、次いで、この下側配線層および前記プラグの表面全
面に絶縁膜２２を形成して平坦化した後、下側層間絶縁
膜の表面を露出させ、次いで、この下側層間絶縁膜およ
び下側配線パターンの表面全面に上側層間絶縁膜を形成
して平坦化し、この上側層間絶縁膜をエッチバックして
プラグの表面を露出させた後、上側層間絶縁膜に上側配
線パターンを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多層配線構造を有する
半導体装置の製造方法に関し、詳しくは、層間絶縁膜に
ヴィアホールを開孔することなく、層間絶縁膜により電
気的に分離される上側配線パターンと下側配線パターン
とを電気的に接続することができる半導体装置の製造方
法に関する。

【０００２】

【従来の技術】半導体装置は、その内部回路を構成する
トランジスタなどの素子が微細化されるとともに、これ
らの素子間を接続する配線も多層構造化されて、年々着
実に高集積化かつ小型化されている。このような多層配
線構造を有する半導体装置において、配線層間は絶縁膜
により分離されるため、上側配線パターンと下側配線パ
ターンとの電気的接続は、この絶縁膜に無数のヴィアホ
ールを開孔することにより行われる。

【０００３】ここで、図４（ａ）〜（ｃ）および図５
（ｄ）〜（ｆ）に示す断面工程図を用いて、従来の多層
配線構造を有する半導体装置の製造方法を説明する。な
お、例えば図４（ａ）に示すように、ウエハー１０の表
面全面に第１層間絶縁膜１２が形成され、図示していな
いが、この第１層間絶縁膜１２にコンタクトホールが開
孔されているものとして以下の説明を続ける。

【０００４】まず、図４（ａ）に示すように、第１層間
絶縁膜１２の表面全面に第１配線層３２を堆積した後、
フォトリソグラフィー工程により、第１配線層３２の表
面全面にフォトレジスト３４を塗布し、第１配線パター
ンのフォトマスクを用いて、フォトレジスト３４を露
光、現像してパターンを転写する。続いて、図４（ｂ）
に示すように、このフォトレジスト３４をマスクとし
て、第１配線層３２をエッチングして第１配線パターン
３６を形成した後、フォトレジスト３４を除去する。

【０００５】続いて、図４（ｃ）に示すように、第１配
線パターン３６の上に第２層間絶縁膜３８を形成し、そ
の表面を平坦化する。続いて、図５（ｄ）に示すよう
に、フォトリソグラフィー工程により、第２層間絶縁膜
３８の表面全面にフォトレジスト４０を塗布し、ヴィア
ホールのフォトマスクを用いて、フォトレジスト４０を
露光、現像してパターンを転写する。続いて、図５
（ｅ）に示すように、このフォトレジスト４０をマスク
として、第２層間絶縁膜３８をエッチングしてヴィアホ
ール４２を開孔し、このヴィアホール４２の底面に第１
配線パターン３６の表面を露出させた後、フォトレジス
ト４０を除去する。

【０００６】最後に、図５（ｆ）に示すように、第１配
線パターン３６の形成方法と同様に、第２配線パターン
４４を形成することにより、第２層間絶縁膜３８により
電気的に分離された第１配線パターン３６と第２配線パ
ターン４４とを、ヴィアホール４２を介して電気的に接
続することができる。

【０００７】しかし、上述する従来の多層配線構造を有
する半導体装置の製造方法においては、第１配線パター
ン３６と第２配線パターン４４とを電気的に接続するた
めに、第２層間絶縁膜３８にヴィアホール４２を開孔し
ているため、例えば第２層間絶縁膜３８をエッチングし
てヴィアホール４２を開孔する際に、いわゆるアルミク
ラウンが発生したり、ヴィアホール４２の側壁にエッチ
ングガスによるポリマーが生成されてしまうという問題
点があった。また、ヴィアホール４２の内部に第２配線
層を被覆する際に、ヴィアホール４２の底面に露出する
第１配線パターン３６の表面に自然酸化膜が形成される
ため、例えば逆スパッタエッチングにより、この自然酸
化膜をエッチングして除去する必要があるが、エッチン
グ条件によりヴィアホール４２の抵抗値が高くなってし
まうという問題点もあった。

【０００８】また、上述する問題点以外にも、例えば図
５（ｆ）に示すように、ヴィアホール４２の内部におけ
る第２配線パターン４４の段差被覆性（ステップカバレ
ージ）が悪いため、ヴィアホール４２が高抵抗化されて
しまい、第２配線パターン４４のエレクトロマイグレー
ション耐性が劣化して、最悪の場合には第２配線パター
ン４４が断線してしまうという問題点もあった。このた
め、例えばブランケットタングステンＣＶＤ（化学気相
成長）エッチバック法またはセレクティブタングステン
ＣＶＤ法により、ヴィアホール４２の内部にタングステ
ンなどのプラグを埋め込む必要が生じてしまい、そのた
めのコストや工程時間が余分にかかってしまうという問
題点もあった。

【０００９】このような問題点に対処するために、例え
ば「第４０回応用物理学関係連合講演会講演子稿集第２
分冊ｐｐ７７８、３１ａ−ＺＹ−５に記載されたヴィア
ホールマスクレス多層配線形成技術がある。このヴィア
ホールマスクレス多層配線形成技術について以下に説明
する。

【００１０】まず、下層からチタン（Ｔｉ）膜、チタン
ナイトライド（ＴｉＮ）膜、タングステン（Ｗ）膜、ア
ルミニウム（Ａｌ）膜の順番に金属膜を積層する。続い
て、第１配線マスクを用いてフォトリソグラフィー工程
を行い、塩素（Ｃｌ）系エッチングガス→フッ素（Ｆ）
系エッチングガス→塩素系エッチングガスの順番で積層
金属膜を連続してエッチングする。即ち、塩素系エッチ
ングガスにより、ヴィアホールとなるアルミピラー部分
以外のアルミニウム膜を選択的にエッチングして除去
し、フッ素系エッチングガスにより、第１配線パターン
となる部分以外のタングステン膜を選択的にエッチング
して除去し、塩素系エッチングガスにより、第１配線パ
ターンとなる部分以外のチタンナイトライド膜およびチ
タン膜を選択的にエッチングして除去することにより、
第１配線パターンおよびアルミピラーを形成する。続い
て、第１配線パターンおよびアルミピラーの上に酸化膜
を堆積し、レジストエッチバック法により、酸化膜を平
坦化してアルミピラーの表面を露出させる。最後に、酸
化膜の上に第２配線パターンを形成することにより、酸
化膜により電気的に分離された第１配線パターンと第２
配線パターンとを、アルミピラーを介して電気的に接続
するというものである。

【００１１】しかしながら、上述するヴィアホールマス
クレス多層配線形成技術においては、それぞれの金属膜
を選択的にエッチングできるエッチングガスを用いて、
積層金属膜を順番に連続してエッチングすることによ
り、第１配線パターンおよびヴィアホールとなるアルミ
ピラーを形成している。このため、例えばアルミニウム
には塩素系エッチングガスというように、エッチングガ
スと金属膜との組み合わせが制限されてしまうという問
題点がある。また、例えばアルミピラーとタングステン
配線というように、ヴィアホールと配線パターンとを同
一材料で形成することができないため、ヴィアホールと
配線パターンとを必然的に積層金属膜構造にしなければ
ならないという問題点もある。また、開示されている実
施例では第１配線パターンとしてタングステンを用いて
いるが、タングステンはアルミニウムと比較して非常に
高価であるという問題点もある。

【００１２】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、プラグを
形成し、このプラグの周囲に層間絶縁膜を形成した後、
この層間絶縁膜をエッチバックしてプラグの表面を露出
させることにより、層間絶縁膜にヴィアホールを開孔す
る際のプロセス不良を解決することができ、ヴィアホー
ルにおける上側配線パターンのステップカバレージを向
上させることができ、ヴィアホールの抵抗値を削減して
エレクトロマイグレーション耐性を向上させることがで
きる半導体装置の製造方法を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、下側層間絶縁膜の表面全面に下側配線層
およびプラグ層からなる導電層を堆積した後、この導電
層の内のプラグ層だけをエッチングしてプラグを形成す
るとともに、前記下側配線層の表面を露出させ、次い
で、この下側配線層および前記プラグの表面全面に絶縁
膜を形成して平坦化した後、この絶縁膜および前記下側
配線層をエッチングして下側配線パターンを形成すると
ともに、前記下側層間絶縁膜の表面を露出させ、次い
で、この下側層間絶縁膜および前記下側配線パターンの
表面全面に上側層間絶縁膜を形成して平坦化し、この上
側層間絶縁膜をエッチバックして前記プラグの表面を露
出させた後、前記上側層間絶縁膜の上に上側配線パター
ンを形成することを特徴とする半導体装置の製造方法を
提供するものである。

【００１４】ここで、前記プラグ形成工程は、前記導電
層の表面全面にネガ型フォトレジストを塗布し、ヴィア
ホールの反転フォトマスクを用いて、前記ネガ型フォト
レジストを露光、現像してパターン転写し、前記パター
ン転写されたネガ型フォトレジストをマスクとして、前
記プラグ層をエッチングして前記プラグを形成するのが
好ましい。

【００１５】また、前記プラグ形成工程は、前記導電層
の表面全面にポジ型フォトレジストを塗布し、ヴィアホ
ールのフォトマスクを用いて、前記ポジ型フォトレジス
トを露光、現像してパターン転写し、前記パターン転写
されたポジ型フォトレジストをマスクとして、前記プラ
グ層をエッチングして前記プラグを形成するのが好まし
い。

【００１６】

【発明の作用】本発明の半導体装置の製造方法は、導電
層のプラグ層をエッチングしてプラグを形成し、同様
に、導電層の下側配線層をエッチングして下側配線パタ
ーンを形成し、続いて、導電層の上に上側層間絶縁膜を
形成し、これをエッチバックしてプラグの表面を露出さ
せ、上側層間絶縁膜の上に上側配線パターンを形成する
ことにより、上側層間絶縁膜により電気的に分離される
上側配線パターンと下側配線パターンとをプラグを介し
て電気的に接続するものである。即ち、本発明の半導体
装置の製造方法においては、まずプラグを形成し、この
プラグの周囲に上側層間絶縁膜を形成するため、ヴィア
ホールの内部に完全にプラグを埋め込むことができる。
従って、本発明の半導体装置の製造方法によれば、上側
層間絶縁膜にヴィアホールを開孔する必要がないため、
ヴィアホールを開孔するためのエッチングによるプロセ
ス不良、例えばアルミクラウンの発生やポリマーの堆積
等の問題を解決することができる。また、ヴィアホール
の内部にプラグが完全に埋め込まれるため、即ち、ヴィ
アホールにおける上側配線パターンのステップカバレー
ジが１００％であるため、ヴィアホールの抵抗値を極め
て低くすることができ、エレクトロマイグレーション耐
性を向上させることができる。

【００１７】

【実施例】以下に、添付の図面に示す好適実施例に基づ
いて、本発明の半導体装置の製造方法を詳細に説明す
る。

【００１８】図１（ａ）〜（ｃ）、図２（ｄ）〜（ｆ）
および図３（ｇ）〜（ｉ）は、本発明の半導体装置の製
造方法を説明する一実施例の断面工程図である。なお、
例えば図１（ａ）に示すように、ウエハー１０の表面全
面に第１層間絶縁膜１２が形成され、図示していない
が、この第１層間絶縁膜１２にコンタクトホールが開孔
されているものとして以下の説明を続ける。

【００１９】まず、図１（ａ）に示すように、第１層間
絶縁膜１２の表面全面に、第１配線パターンとなる第１
配線層、およびヴィアホールに埋め込まれ、第１配線パ
ターンおよび第２配線パターンとを電気的に接続するプ
ラグが形成されるプラグ層からなる導電層１４を堆積す
る。例えば、第１配線層として、第１層間絶縁膜１２の
表面全面に、バリアメタルとなるチタンタングステン
（ＴｉＷ）膜を膜厚０．１μｍ堆積し、このチタンタン
グステン膜の表面全面に、配線膜となるアルミニウム合
金膜を膜厚０．５μｍ堆積し、このアルミニウム合金膜
の表面全面に、反射防止膜となるチタンタングステン膜
を膜厚０．０５μｍ堆積し、さらにプラグ層として、ア
ルミニウム合金膜を膜厚０．８μｍ堆積して、この積層
膜を導電層１４とする。

【００２０】なお、第１配線層として、バリアメタルお
よび反射防止膜を形成することなく、例えば第１層間絶
縁膜１２の表面全面にアルミニウム合金膜を膜厚０．５
μｍ堆積し、プラグ層としてアルミニウム合金膜を膜厚
０．８μｍ堆積する場合には、アルミニウム合金膜を膜
厚１．３μｍ連続的に堆積して、この単層膜を導電層１
４としても良い。従って、この導電層１４は、第１配線
層の膜厚およびプラグ層の膜厚に相当する膜厚が合計さ
れた膜厚を有する。なお、第１配線層の膜厚を０．５μ
ｍ、プラグ層の膜厚を０．８μｍとして、以下の説明を
続ける。

【００２１】上述する導電層１４、即ち、第１配線層お
よびプラグ層の材料としては、従来公知のどのような材
料を用いても良いし、第１配線層は単層膜でも積層膜で
も良いし、第１導電層およびプラグ層の膜厚も特に限定
されるものではない。例えば、導電層１４として、アル
ミニウム・シリコン合金（Ａｌ−Ｓｉ）、アルミニウム
・銅合金（Ａｌ−Ｃｕ）、アルミニウム・シリコン・銅
合金（Ａｌ−Ｓｉ−Ｃｕ）等のアルミニウム合金や、銅
（Ｃｕ）、銀（Ａｇ）などの単層膜を堆積しても良い
し、あるいはチタン（Ｔｉ）、タングステン（Ｗ）、ジ
ルコニウム（Ｚｒ）などの高融点金属や、チタンナイト
ライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、窒
化ジルコニウム（ＺｒＮ）等の高融点金属化合物と、上
述する単層膜とを積層した積層膜を堆積しても良い。

【００２２】続いて、図１（ｂ）に示すように、フォト
リソグラフィー工程により、この導電層１４の表面全面
にフォトレジスト１６を塗布し、ヴィアホールの反転フ
ォトマスクを用いて、フォトレジスト１６を露光、現像
してパターンを転写し、フォトレジスト１６でプラグと
なる部分をマスクする。なお、本実施例においては、ヴ
ィアホールの反転フォトマスクを用いて、ネガ型フォト
レジストを露光、現像してパターンを転写するが、これ
とは逆に、ヴィアホールのフォトマスクを用いて、ポジ
型フォトレジストを露光、現像してパターンを転写して
も良いことは言うまでもない。

【００２３】続いて、図１（ｃ）に示すように、このフ
ォトレジスト１６をマスクとして、プラグ層の膜厚、即
ち、０．８μｍだけ導電層１４をエッチングし、プラグ
１８を形成するとともに第１配線層２０の表面を露出さ
せた後、フォトレジスト１６を除去する。ここで、エッ
チング精度を向上させるために、第１配線層２０とプラ
グ層との間にエッチングストップ用の膜、例えばチタ
ン、タングステンなどの高融点金属や、チタンタングス
テン、チタンナイトライドなどの高融点金属化合物等を
堆積して、導電層１４を積層膜としておくのが好まし
い。しかしながら、第１配線層２０とプラグ層との間に
エッチングストップ用の膜を堆積しなくても、時間管理
によりエッチバックの制御は充分可能であるため、導電
層１４が単層膜であっても問題はない。

【００２４】続いて、図２（ｄ）に示すように、導電層
１４の表面全面に絶縁膜２２、例えばＳＯＧ（Spin-On-
Glass ）膜を形成し、その表面を平坦化する。なお、平
坦化の方法は特に限定されるものではなく、例えばスピ
ン・オン・グラス法、レジストエッチバック法、電子サ
イクロトロン共鳴（ＥＣＲ）−ＣＶＤ法等どのような平
坦化法を用いても良い。

【００２５】続いて、図２（ｅ）に示すように、フォト
リソグラフィー工程により、絶縁膜２２の表面全面にフ
ォトレジスト２４を塗布し、第１配線パターンのフォト
マスクを用いて、フォトレジスト２４を露光、現像して
パターンを転写する。

【００２６】続いて、図２（ｆ）に示すように、このフ
ォトレジスト２４をマスクとして、絶縁膜２２および第
１配線層２０の膜厚、即ち、０．５μｍだけ導電層１４
をエッチングして、第１配線パターン２６を形成すると
ともに第１層間絶縁膜１２の表面を露出させた後、フォ
トレジスト２４を除去する。

【００２７】続いて、図３（ｇ）に示すように、第１配
線パターン２６の表面全面に第２層間絶縁膜２８、例え
ばプラズマ酸化膜を形成し、その表面を平坦化する。同
様に、平坦化の方法は特に限定されるものではなく、例
えばスピン・オン・グラス法、レジストエッチバック
法、ＥＣＲ−ＣＶＤ法等どのような平坦化法を用いても
良い。

【００２８】続いて、図３（ｈ）に示すように、表面が
平坦化された第２層間絶縁膜２８をエッチバックして、
プラグ１８の表面を露出させる。なお、エッチバック
は、例えばリアクティブ・イオン・エッチング（ＲＩ
Ｅ）によるドライプロセスによる方法、ケミカル・メカ
ニカル・ポリッシング（ＣＭＰ）による方法など、どの
ような方法を用いても良い。

【００２９】最後に、図３（ｉ）に示すように、第２層
間絶縁膜２８の表面全面に第２配線層を堆積し、フォト
リソグラフィー工程により、第２層間絶縁膜２８の表面
全面にフォトレジストを塗布し、第２配線パターンのフ
ォトマスクを用いて、フォトレジストを露光、現像して
パターンを転写し、このフォトレジストをマスクとして
第２配線層をエッチングし、第２配線パターン３０を形
成することにより、第２層間絶縁膜２８により電気的に
分離された第１配線パターン２６と第２配線パターン３
０とを、ヴィアホールに埋め込まれたプラグ１８を介し
て電気的に接続することができる。

【００３０】なお、第２層間絶縁膜２８をエッチバック
して、プラグ１８の表面を露出させた後、プラグ１８の
表面には自然酸化膜が形成されるため、例えば逆スパッ
タエッチングを行ってプラグ１８の表面の自然酸化膜を
除去し、同一装置内において、ウエハー１０を大気に晒
すことなく、第２層間絶縁膜２８の表面全面に第２配線
層を堆積するのが好ましい。

【００３１】このように、本発明の半導体装置の製造方
法を用いることにより、ヴィアホールを開孔することな
く、ヴィアホールの内部にプラグを完全に埋め込むこと
ができる。本発明の半導体装置の製造方法によれば、ヴ
ィアホールをエッチングして開孔する必要がないため、
アルミクラウンが発生する、ヴィアホールの側壁にエッ
チングガスによるポリマーが堆積する等のプロセス不良
が発生するという問題を完全に解決することができる。
また、本発明の半導体装置の製造方法によれば、ヴィア
ホールの内部がプラグにより完全に埋め込まれるため、
第２配線パターン（上層配線パターン）のステップカバ
レージが１００％になり、第２配線パターンのエレクト
ロマイグレーション耐性を向上させることができる。

【００３２】なお、本発明の半導体装置の製造方法を実
施例を挙げて説明したが、本発明はこれに限定されるも
のではなく、第２層間絶縁膜以降の層間絶縁膜に形成さ
れる全てのヴィアホールにおいて適用することが可能で
ある。

【００３３】

【発明の効果】以上詳細に説明した様に、本発明の半導
体装置の製造方法は、プラグを形成した後、このプラグ
の周囲に層間絶縁膜を形成し、この層間絶縁膜をエッチ
バックしてプラグの表面を露出させることにより、ヴィ
アホールの内部をプラグで完全に埋め込み、このプラグ
を介して、上側配線パターンと下側配線パターンとを電
気的に接続するものである。従って、本発明の半導体装
置の製造方法によれば、ヴィアホールをエッチングして
開孔する必要がないため、その際発生するプロセス不
良、例えばアルミクラウンの発生やポリマーの堆積等の
プロセス不良が発生することを完全に解決することがで
きる。また、本発明の半導体装置の製造方法によれば、
ヴィアホールがプラグで完全に埋め込まれるため、ヴィ
アホールにおける抵抗値を低減することができ、上側配
線パターンのエレクトロマイグレーション耐性を向上さ
せることができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は、本発明の半導体装置の製造
方法を説明する一実施例の断面工程図である。

【図２】（ｄ）〜（ｆ）は、本発明の半導体装置の製造
方法を説明する一実施例の断面工程図である。

【図３】（ｇ）〜（ｉ）は、本発明の半導体装置の製造
方法を説明する一実施例の断面工程図である。

【図４】（ａ）〜（ｃ）は、従来の半導体装置の製造方
法を説明する一例の断面工程図である。

【図５】（ｄ）〜（ｆ）は、従来の半導体装置の製造方
法を説明する一例の断面工程図である。

【符号の説明】

１０ウエハー１２、２２、２８、３８絶縁膜１４導電層１６、２４、３４、４０フォトレジスト１８プラグ２０、３２配線層２６、３０、３６、４４配線パターン４２ヴィアホール

Claims

【特許請求の範囲】

【請求項１】下側層間絶縁膜の表面全面に下側配線層お
よびプラグ層からなる導電層を堆積した後、この導電層
の内のプラグ層だけをエッチングしてプラグを形成する
とともに、前記下側配線層の表面を露出させ、次いで、
この下側配線層および前記プラグの表面全面に絶縁膜を
形成して平坦化した後、この絶縁膜および前記下側配線
層をエッチングして下側配線パターンを形成するととも
に、前記下側層間絶縁膜の表面を露出させ、次いで、こ
の下側層間絶縁膜および前記下側配線パターンの表面全
面に上側層間絶縁膜を形成して平坦化し、この上側層間
絶縁膜をエッチバックして前記プラグの表面を露出させ
た後、前記上側層間絶縁膜の上に上側配線パターンを形
成することを特徴とする半導体装置の製造方法。
【請求項２】前記プラグ形成工程は、前記導電層の表面
全面にネガ型フォトレジストを塗布し、ヴィアホールの
反転フォトマスクを用いて、前記ネガ型フォトレジスト
を露光、現像してパターン転写し、前記パターン転写さ
れたネガ型フォトレジストをマスクとして、前記プラグ
層をエッチングして前記プラグを形成する請求項１に記
載の半導体装置の製造方法。
【請求項３】前記プラグ形成工程は、前記導電層の表面
全面にポジ型フォトレジストを塗布し、ヴィアホールの
フォトマスクを用いて、前記ポジ型フォトレジストを露
光、現像してパターン転写し、前記パターン転写された
ポジ型フォトレジストをマスクとして、前記プラグ層を
エッチングして前記プラグを形成する請求項１に記載の
半導体装置の製造方法。