JPH065851A

JPH065851A - 半導体装置および論理回路

Info

Publication number: JPH065851A
Application number: JP16107192A
Authority: JP
Inventors: Hideyuki Matsuoka; 秀行松岡; Toshiyuki Yoshimura; 俊之吉村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-06-19
Filing date: 1992-06-19
Publication date: 1994-01-14

Abstract

(57)【要約】【目的】クーロン遮蔽の物理現象を利用し新しい伝導特
性を持ち、かつ、室温で用いるＳｉ−ＬＳＩの中に組み
込むのに好適な構造を有する半導体装置を提供し、しか
もこの半導体装置を大量生産可能なＳｉ−ＬＳＩプロセ
スで提供する。またこの半導体装置の論理回路への適用
を提案する。【構成】絶縁ゲート型電界効果トランジスタ構造を備え
る半導体装置において、ソース・ドレイン領域８と９と
の間に半導体基板１上にゲート絶縁膜３を介して形成さ
れた複数の第１のゲート電極４と、該複数の第１のゲー
ト電極の隣合う電極４、４間に絶縁膜６を介して該第１
のゲート電極４と絶縁した第２のゲート電極７を有する
構成を備え、さらに、ドレイン電流を制御する手段は、
上記第１および第２のゲート電極４および７に電位を与
えて形成されるチャネル１１相互間のトンネル領域を通
過するキャリアを、上記第２のゲート電極７に与える電
位によって制御するものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はクーロン遮蔽現象を利用
した低消費電力のＭＩＳ型電界効果トランジスタを有す
る半導体装置とこれを用いた論理回路に係り、特にビッ
トジェネレータ等論理回路に用いるのに好適な非線形特
性を有する半導体装置とその応用に関する。

【０００２】

【従来の技術】クーロン遮蔽については、例えば、アイ
ビーエム・ジャーナル・オブ・リサーチ・アンド・ディ
ベロップメント、ボリューム３２、１９８８、ｐ．１４
４(IBMJournal of Research and development, vol.32,
1988, p.144)に記載がある。すなわちこの文献では、
金属と絶縁物から構成される極微細な接合において起こ
るクーロン遮蔽という物理現象が紹介されている。

【０００３】

【発明が解決しようとする課題】本発明は、極微細構造
において初めて観測されうるクーロン遮蔽の上記物理現
象を利用し、従来の半導体装置にはない新しい伝導特性
を持ち、かつ、室温で用いるＳｉ−ＬＳＩの中に組み込
むのに好適な構造を有する半導体装置を提供することを
目的とし、しかもこの半導体装置を大量生産可能なＳｉ
−ＬＳＩプロセスで提供することを併せて目的とするも
のである。またこの半導体装置の論理回路への適用を提
案するものである。

【０００４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明では、例えば図１（ｂ）に示すように、絶縁
ゲート型電界効果トランジスタ構造を備える半導体装置
において、上記ソース・ドレイン領域８と９との間に半
導体基板１上にゲート絶縁膜３を介して形成された複数
の第１のゲート電極４と、該複数の第１のゲート電極の
隣合う電極４、４間に絶縁膜６を介して該第１のゲート
電極４と絶縁した第２のゲート電極７を有する構成を備
え、さらに、ドレイン電流を制御する手段は、上記第１
および第２のゲート電極４および７に電位を与えて形成
されるチャネル（例えば図１（ｃ）の１１）間のトンネ
ル領域を通過するキャリアを、上記第２のゲート電極７
に与える電位によって制御するものとする。ここで、第
２のゲート電極７によって形成されるチャネル（例えば
図１（ｃ）の１１のうち、電極７に対応するチャネル）
の持つ帯電エネルギーは、温度によって規定される熱エ
ネルギーよりも大きいこととする。すなわち、使用温度
に対応してこの条件を満たす極微細な電極構造を有す
る。またこの場合に、例えば図１（ｃ）のように、上記
第１のゲート電極４によって形成されるチャネルと、上
記第２のゲート電極７によって形成されるチャネルが、
交互に並び、上記ソース８から上記ドレイン９まで、間
にトンネル領域を挾んでつながっていることとする。す
なわち、チャネル間のトンネル領域を通過するキャリア
の電流をドレイン電流とする構造を有する。さらにこの
場合に、例えば図１（ｄ）に示すように、上記素子分離
領域２の形成によって、上記第１および第２のゲート電
極４および７によって形成されるチャネル１１の幅が規
定される。すなわち、通常のＬＳＩ製造プロセスによる
素子分離領域の形成によりチャネル幅が規定される。こ
こで、上記素子分離領域の形成によって規定されるチャ
ネルの幅は０．１μｍ以下であるようにする。あるい
は、以上による半導体装置において、キャリアがトンネ
ルをする距離は０．１μｍ以下にする。またあるいは、
以上の半導体装置において、第２のゲート電極によって
構成されるチャネルの長さは０．１μｍ以下にする。以
上の半導体装置において、ゲートに与える電位によって
チャネルの伸びを制御し、実効的なトンネル距離、即ち
トンネル容量が制御される。

【０００５】ここで、半導体装置の構造として、例えば
図５（ｅ）に示すように、３個以上の上記第１のゲート
電極４と、１個の上記第２のゲート電極７を有し、該第
２のゲート電極７の一部が、上記の、隣合う第１のゲー
ト電極間に絶縁膜を介して第１のゲート電極と絶縁した
第２のゲート電極構造を備えることとしてもよい。これ
により、後述するように、閾値電圧を小さくした形状の
伝導特性が得られる利点がある。

【０００６】あるいは、半導体装置の構造として、例え
ば図９（ａ）に示すように、３個以上ｎ個の上記第１の
ゲート電極４と、該第１のゲート電極間に設置する（ｎ
−１）個の第２のゲート電極７を有し、該（ｎ−１）個
の第２のゲート電極７がそれぞれ独立に、上記の、隣合
う第１のゲート電極間に絶縁膜を介して第１のゲート電
極と絶縁した第２のゲート電極構造をその一部に備える
こととすることもできる。これにより、自由に伝導特性
を制御できる利点がある。

【０００７】このような半導体装置を用いて論理回路を
構成する。これにより、その伝導特性を利用した低消費
電力の論理回路が得られる利点がある。

【０００８】

【作用】まず、本発明の動作原理になるクーロン遮蔽に
ついて簡単に説明を行う。容量Ｃを持つキャパシタを考
える。電荷Ｑが蓄えられている時、帯電エネルギーＥｃ
（Ｑ）はＥｃ（Ｑ）＝Ｑ²／２Ｃで与えられる。この状
態から電子１個（素電荷をｅとする）が一方の電極から
他方の電極にトンネルすると、帯電エネルギーＥｃの変
化量は

【０００９】

【数１】

【００１０】となる。今、温度Ｔが低く、熱エネルギー
ｋＴ（ｋはボルツマン定数）と帯電エネルギーＥｃの間
に、

【００１１】

【数２】

【００１２】が成り立っているとする。ここで、Ｅｃが
最小になる場合を考える。それはＱ＝ｅの時であり、Ｔ
＜ｅ²／２ｋＣの関係が成り立っていると仮定する。す
ると、−ｅ／２＜Ｑ＜ｅ／２の時、ΔＥｃ＞０となるの
でトンネル現象は起こらない。これがクーロン遮蔽であ
る。

【００１３】次にこの原理を本発明の実施例の構造に適
用して作用を説明する。本発明の電界効果トランジスタ
の一例の上面図及び断面図を図１に示す。すなわち、図
１（ａ）は上面図、図１（ｂ）は図１（ａ）のＡ−Ａ′
面で切った横断面図、図１（ｃ）は特に図１（ｂ）の中
央部を拡大し、ゲート電極と対応するチャネルの形状、
およびチャネルにおける電子のフェルミエネルギーと伝
導帯端の関係を示す図で、フェルミエネルギーが伝導帯
端よりも低い部分で電子はトンネルすることを示す。ま
た図１（ｄ）は図１（ａ）のＢ−Ｂ′面で切った縦断面
図である。ソース領域８、ドレイン領域９の間にチャネ
ルを形成するための第１のゲート電極群４が設けられ、
それらは絶縁膜３により基板１と絶縁されている。ま
た、絶縁膜６を介して第２のゲート電極７が設けられて
いる。第１および第２のゲート電極に電位を与えるとそ
の下にチャネルが形成されソースドレイン方向のチャネ
ルにおけるポテンシャルは図１（ｃ）に示したようにな
る。なお、図１（ｃ）において、１１の部分がチャネル
で、１１で示された部分うち、両側の長いチャネルは第
１のゲート電極により形成されるチャネル、トンネル領
域に相当する２つの短い間隙を隔てた中央の１１のチャ
ネル部分が第２のゲート電極７により形成されるもので
ある。すなわち、チャネルはトンネル個所が２つ直列に
つながったものになっている。そして、これらのチャネ
ルがソースからドレインまで、２つのトンネル個所を間
に挾んでつながっていることになり、チャネル間のトン
ネル領域を通過するキャリアがドレイン電流を与えるこ
とになる。本発明の等価回路は図２に示したようにな
る。ここで、C1,C2は１番目及び２番目のトンネル領域
の容量、C3は第２のゲート電極と、第２のゲート電極に
よって形成されるチャネルとの間の容量である。また等
価回路全体の自由エネルギーＦは次のように表わされ
る。

【００１４】

【数３】

【００１５】ここでn1,n2は１番目及び２番目のトンネ
ル領域を通過した電子の個数、Vdはドレイン印加電圧で
ある。またQ0は第２のゲート電極によって形成されるチ
ャネルに最初にあった電荷量である。電子が１個トンネ
ルした前後での F(n1,n2) を比較して、クーロン遮蔽の
範囲は次のようになる。

【００１６】

【数４】

【００１７】この結果から中央の電極の電荷量Q0によっ
てクーロン遮蔽の範囲を周期的に変化させることが可能
である。これは第２のゲート電極７に与える電位によっ
て基板に誘起されるキャリアの密度を制御することに相
当する。こうして、ドレイン電流で与えられる本発明の
電気伝導特性は図３に示したようになる。そして従来に
ない新しい伝導特性が得られる。なお、図３に示すコン
トロールゲート電圧は第２のゲート電極の電圧を意味す
る。図３に示す伝導特性は、例えば論理回路に用いられ
るビットジェネレータに有効である。このような特性を
得ようとすると、通常、複数の素子を用いる必要があ
る。本発明によれば、このような特性を微小電力損失の
単一素子で実現することが可能になる。

【００１８】クーロン遮蔽の前提条件の上にたつものと
すると、第２のゲート電極によって形成されるチャネル
の帯電エネルギーは、温度によって規定される熱エネル
ギーよりも大きいことを要することは、もはや上記の原
理により明らかであるが、使用温度を室温として考える
と、室温に対応してこの条件を満たすためには、チャネ
ルが有する容量もこれにより制約され、また、トンネル
領域を通過するキャリアを利用するための条件を含め、
これらから、チャネル幅、キャリアがトンネルする距
離、すなわちチャネル間隔、第２のゲート電極によって
形成されるチャネルの長さ（単にチャネル長という）
は、必然的に制約され、これにより極微細構造が必要と
なる。そして、チャネル幅、チャネル間隔、チャネル長
を０．１μｍ以下とすることが室温での使用を可能にす
る。本発明ではこのような極微細構造を、大量生産性の
ある通常の光リソグラフィ技術によるＳｉ−ＬＳＩプロ
セスによって実現している。すなわち、通常のＬＳＩ製
造プロセスによる素子分離領域の形成において、前工程
で作られた素子形成部分のレジスト膜に対し、素子分離
領域の酸化膜がこれを両側から圧縮するように伸びる作
用を利用してチャネルの幅を所要の幅に規定することが
可能になる。図１（ｄ）は、チャネル１１が両側の素子
分離領域２によるこのような作用を受けてその幅が規定
された断面構造を示す。さらに、図１（ｃ）に示される
ように、２つの第１のゲート電極相互間の距離が、第１
のゲートによるチャネルと第２のゲートによるチャネル
との間隔と、第２のゲートによるチャネルの長さに対応
することとなり、この場合に、チャネル間隔は絶縁膜６
の厚さで与えられ、その残部がチャネル長を与えること
になる。このような本発明の構造のお蔭で、通常のＬＳ
Ｉ製造プロセスを用いても極微細なチャネル間隔やチャ
ネル長が規定し易いものとなっている。

【００１９】ゲートに電位を与えるとチャネルが実効的
に伸び、これにより、トンネル容量を制御することが可
能である。本発明は極微細構造の中でのキャリアのトン
ネル効果を利用するものであるだけに、この現象も有効
に利用するものである。

【００２０】上記手段の説明の中で述べたように、本発
明を例えば図５または図９に示すような電極構造にする
ことができる。これにより後述において詳述するように
伝導特性を所望のように変えることが可能になる。この
ことが本発明の利用の範囲を広げてくれる。

【００２１】本発明によって得られる新しい伝導特性
が、図３に例示するように、例えば論理回路用のビット
ジェネレータに好適な特性であること、さらに本発明の
素子が微小電流を利用するものであること、また上記の
ように利用の対象に適合するよう電極構造を設定可能な
こと、しかもこのような本発明の素子が大量生産性のあ
るＬＳＩ製造プロセスで提供できること等の理由によ
り、本発明は素子としてのみならず、論理回路に適用し
てＬＳＩに組み込むことにより一層の効果をもたらすこ
とになる。

【００２２】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。（実施例１）図１は本発明の実施例１の構造を示すもの
である。その説明およびこれに関連して図２の実施例１
の等価回路、図３の実施例１の電気伝導特性の説明はす
でに作用の項の中で記したのでここでは省略する。図４
は実施例１の製造工程を示す。比抵抗１０Ω・ｃｍのｐ
型Ｓｉ基板１にレジストを１μｍの厚さで塗布し、写真
蝕刻法を用いて素子を形成する部分にレジストを残す。
チャネルが形成される部分の幅は０．２５μｍであっ
た。次いで、１１００℃、１５時間のウエット酸化法に
より、素子分離領域２を形成したところ、チャネルが形
成される部分の幅は、両側から酸化膜が伸び、その幅は
８０ｎｍになった。そこでレジストを除去し、次いで、
８５０℃、３０分のウエット酸化法により厚さ１０ｎｍ
のゲート酸化膜３を形成して図４（ａ）のようになっ
た。その上に厚さ２００ｎｍの多結晶シリコン４を堆積
し、８７５℃、２０分間のリンのデポジションを行う。
次に厚さ５０ｎｍのシリコン酸化膜５をＬＰＣＶＤ法に
より堆積した。その後、写真蝕刻法とドライエッチング
によりシリコン酸化膜５を加工し、次いでシリコン酸化
膜５をマスクに多結晶シリコンを加工して（第１ゲート
電極４）、図４（ｂ）のようになった。このときの２つ
の第１のゲート間の距離は０．２μｍであった。反転層
の横方向の伸びを抑える為に４０ｋＶの加速電圧でボロ
ンイオンを打ち込み、９００℃、１０分の窒素雰囲気中
でのドライブイン工程を行う。打ち込み量は１×１０¹³
個／ｃｍ²であった。次に層間絶縁膜として厚さ５０ｎ
ｍのシリコン酸化膜６をＬＰＣＶＤ法により堆積し図４
（ｃ）のようになった。続いて、厚さ２００ｎｍの多結
晶シリコンを堆積し、８７５℃、２０分間のリンのデポ
ジションを行い、写真蝕刻法とドライエッチングにより
多結晶シリコン（第２ゲート７）を加工し図４（ｄ）の
ようになった。この結果、第２ゲートによって形成され
るチャネルの長さは０．１μｍになった。チャネルの幅
は８０ｎｍであるので、第２ゲートによって形成される
チャネルと第２ゲート電極の間の帯電エネルギーは３０
ｍｅＶである。これは室温の熱エネルギーよりも大きく
なっている。一方、キャリアがトンネルするチャネル間
の容量は、第２ゲートによって形成されるチャネルの持
つ容量よりはるかに小さいので、チャネルにおけるトン
ネル領域の帯電エネルギーは、上記の第２ゲートによっ
て形成されるチャネルと第２ゲート電極間の帯電エネル
ギーよりはるかに大きい。さらにソース、ドレイン領域
形成の為、４０ｋＶの加速電圧で砒素イオンを打ち込
む。打ち込み量は１×１０¹⁵個／ｃｍ²であった。勿
論、これらのｎ型不純物領域はリンイオンを用いて形成
しても構わない。９００℃、１０分の窒素雰囲気中での
ドライブイン工程により図４（ｅ）のようになる。その
後、２００ｎｍの厚さにＰＳＧ(Phosphorous Silicate
Glass)膜等のシリコン酸化膜をＬＰＣＶＤ法により堆積
し層間絶縁膜とし、写真蝕刻法とドライエッチングによ
りコンタクトホールを開口し、図１（ａ）に示す所望の
半導体装置を得た。尚、図１においては第２ゲート７の
上に堆積した層間絶縁膜は記していない。以上の結果得
られた装置は図３の如き伝導特性を示した。

【００２３】本実施例においては、ｐ型基板を用いたが
すべての極性を変えればｎ型基板を用いたｐチャネルＭ
ＩＳＦＥＴでも実現できる。

【００２４】（実施例２）図５に実施例２の製造工程を
示す。基本的に実施例１の場合と同じであるが、第１の
ゲート電極群が４つから成っており、また第２のゲート
電極群が相互に接続されて１つの電極の構成をしている
点が異なる。なお、図６には本実施例の上面図を示して
いる。等価回路は図７のようになり、本実施例のように
接合が複数個直列に並んだ系では、第２のゲート電極群
に与える電位によって電子の分極を制御することができ
る。その結果、ある１つの電極をトンネルする１つの電
子が他の電極のエネルギーに影響を及ぼすことなく、そ
の電子が所在する電極に対してのみその帯電エネルギー
を変えることになり、接合列に電子を注入しやすくでき
る。こうしてク−ロン遮蔽の閾値電圧を小さくすること
ができ、その電気伝導特性は図８のようになった。尚、
破線は図３における特性である。

【００２５】（実施例３）図９に実施例３の断面図及び
上面図を示す。実施例２に類似しているが、第２のゲー
ト電極群が３つからなり、それぞれに独立に電位を与え
ることが可能である。等価回路は図１０のようになり、
実施例２の場合よりも電子の分極、及び各トンネル容量
をより自在に制御することができる。この結果、本実施
例の特性は図１１に示したように、第２ゲートに与える
電位の組み合わせによって様々に実現可能である。

【００２６】本発明の半導体装置の特長を利用して論理
回路を構成しＬＳＩに組み込めば、ＬＳＩの高集積化、
低消費電力化に大きな寄与をすることができる。

【００２７】

【発明の効果】以上に述べた本発明によれば、大量生産
用のリソグラフィ技術を用いて、クーロン遮蔽に基づく
単一電子トランジスタを構成することができる。単一電
子トランジスタは電子１個のトンネリングを制御する究
極の半導体装置であり、高集積化低消費電力化を可能に
するという長所を持つ。その意味で本発明の半導体装置
およびこれを用いた論理回路は、将来のＬＳＩ等に有効
となり得る。

【図面の簡単な説明】

【図１】実施例１の上面図及び断面図。

【図２】実施例１の等価回路。

【図３】実施例１の電気伝導特性。

【図４】実施例１の製造工程。

【図５】実施例２の製造工程。

【図６】実施例２の上面図。

【図７】実施例２の等価回路。

【図８】実施例１の電気伝導特性（破線は図３の場
合）。

【図９】実施例３の断面図及び上面図。

【図１０】実施例３の等価回路。

【図１１】実施例３の電気伝導特性。

【符号の説明】１…シリコン基板２…素子分離領
域３…第１ゲート酸化膜４…第１ゲート
電極５…シリコン酸化膜６…第２ゲート
酸化膜７…第２ゲート電極８…ソース領域９…ドレイン領域１０…コンタクト
ホール１１…チャネル

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、該半導体基板
上に形成された素子分離領域と、所定の間隔を置いて形
成された該第１導電型と異なる導電型である第２導電型
のソース・ドレイン領域と、該ソース・ドレイン領域の
間に該半導体基板上にゲート絶縁膜を介して形成された
ゲート電極を有する絶縁ゲート型電界効果トランジスタ
構造を備える半導体装置において、上記ソース・ドレイン領域の間に半導体基板上にゲート
絶縁膜を介して形成された複数の第１のゲート電極と、
該複数の第１のゲート電極の隣合う電極間に絶縁膜を介
して該第１のゲート電極と絶縁した第２のゲート電極を
有する構成を備え、さらに、ドレイン電流を制御する手段が、上記第１およ
び第２のゲート電極に電位を与えて形成されるチャネル
間のトンネル領域を通過するキャリアを、上記第２のゲ
ート電極に与える電位によって制御するものであること
を特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、第
２のゲート電極によって形成されるチャネルの持つ帯電
エネルギーが、温度によって規定される熱エネルギーよ
りも大きいことを特徴とする半導体装置。
【請求項３】請求項１または請求項２に記載の半導体装
置において、上記第１のゲート電極によって形成される
チャネルと、上記第２のゲート電極によって形成される
チャネルが、交互に並び、上記ソースから上記ドレイン
まで、間にトンネル領域を挾んでつながっていることを
特徴とする半導体装置。
【請求項４】請求項１乃至請求項３の何れかに記載の半
導体装置において、上記素子分離領域の形成によって上
記第１および第２のゲート電極によって形成されるチャ
ネルの幅が規定されることを特徴とする半導体装置。
【請求項５】請求項４に記載の半導体装置において、上
記素子分離領域の形成によって規定されるチャネルの幅
が０．１μｍ以下であることを特徴とする半導体装置。
【請求項６】請求項１乃至請求項５の何れかに記載の半
導体装置において、キャリアがトンネルをする距離が
０．１μｍ以下であることを特徴とする半導体装置。
【請求項７】請求項１乃至請求項６の何れかに記載の半
導体装置において、第２のゲート電極によって構成され
るチャネルの長さが０．１μｍ以下であることを特徴と
する半導体装置。
【請求項８】請求項１乃至請求項７の何れかに記載の半
導体装置において、ゲートに与える電位によってチャネ
ルの伸びを制御し、実効的なトンネル距離、即ちトンネ
ル容量が制御されることを特徴とする半導体装置。
【請求項９】請求項１乃至請求項８の何れかに記載の半
導体装置において、３個以上の上記第１のゲート電極
と、１個の上記第２のゲート電極を有し、該第２のゲー
ト電極の一部が、上記の、隣合う第１のゲート電極間に
絶縁膜を介して第１のゲート電極と絶縁した第２のゲー
ト電極構造を備えることを特徴とする半導体装置。
【請求項１０】請求項１乃至請求項８の何れかに記載の
半導体装置において、３個以上ｎ個の上記第１のゲート
電極と、該第１のゲート電極間に設置する（ｎ−１）個
の第２のゲート電極を有し、該（ｎ−１）個の第２のゲ
ート電極がそれぞれ独立に、上記の、隣合う第１のゲー
ト電極間に絶縁膜を介して第１のゲート電極と絶縁した
第２のゲート電極構造をその一部に備えることを特徴と
する半導体装置。
【請求項１１】請求項１乃至請求項１０の何れかに記載
の半導体装置を用いて構成されたことを特徴とする論理
回路。