KR20160052341A - 반도체 장치, 촬상 장치, 및 전자 기기 - Google Patents
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Abstract
본 발명은, 신규 반도체 장치, 면적 축소가 가능한 반도체 장치, 또는 범용성이 높은 반도체 장치를 제공한다.
제 1~제 4 화소를 갖는 화소부와, 제 1~제 4 화소의 외부에 제공된 제 1 스위치 및 제 2 스위치와, 제 1~제 4 화소의 외부에 제공된 제 1 배선을 갖고, 제 1 화소 및 제 2 화소는 제 2 배선에 전기적으로 접속되고, 제 3 화소 및 제 4 화소는 제 3 배선에 전기적으로 접속되고, 제 1 스위치의 제 1 단자는 제 1 배선에 전기적으로 접속되고, 제 1 스위치의 제 2 단자는 제 2 배선에 전기적으로 접속되고, 제 2 스위치의 제 1 단자는 제 1 배선에 전기적으로 접속되고, 제 2 스위치의 제 2 단자는 제 3 배선에 전기적으로 접속된 반도체 장치.
제 1~제 4 화소를 갖는 화소부와, 제 1~제 4 화소의 외부에 제공된 제 1 스위치 및 제 2 스위치와, 제 1~제 4 화소의 외부에 제공된 제 1 배선을 갖고, 제 1 화소 및 제 2 화소는 제 2 배선에 전기적으로 접속되고, 제 3 화소 및 제 4 화소는 제 3 배선에 전기적으로 접속되고, 제 1 스위치의 제 1 단자는 제 1 배선에 전기적으로 접속되고, 제 1 스위치의 제 2 단자는 제 2 배선에 전기적으로 접속되고, 제 2 스위치의 제 1 단자는 제 1 배선에 전기적으로 접속되고, 제 2 스위치의 제 2 단자는 제 3 배선에 전기적으로 접속된 반도체 장치.
Description
본 발명의 일 형태는 반도체 장치, 촬상 장치, 및 전자 기기에 관한 것이다.
다만, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또는, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
입사하는 광의 조도에 따른 데이터를 생성할 수 있는 광 검출 회로(광 센서라고도 함)를 사용한 광 검출 장치의 기술 개발이 진행되고 있다.
광 검출 장치로서는, 예를 들어 이미지 센서를 들 수 있다. 이미지 센서로서는, CCD(Charge Coupled Device) 이미지 센서나 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서 등을 들 수 있다. CMOS 이미지 센서는 촬상 소자로서 디지털 카메라나 휴대 전화 등의 휴대 기기에 많이 탑재되고 있다. 근년에 들어, 촬상의 고정세화(高精細化)나 휴대 기기의 소형화, 저소비 전력화에 따라, CMOS 이미지 센서의 화소가 미세화되고 있다.
특허문헌 1에는, 화소의 면적을 축소하기 위하여, 인접한 화소 간에서 트랜지스터가 공유된 촬상 소자가 개시되어 있다.
이미지 센서에 있어서, 복수의 화소에서 트랜지스터 등의 소자를 공유하는 경우에도, 공유화된 소자는 화소 영역 내에 제공되기 때문에, 화소 영역의 일정한 면적을 차지한다. 그러므로, 화소 영역 내에서 복수의 화소에서 소자를 공유함으로써 화소 영역의 면적을 축소하는 것에는 한계가 있다.
또한, 특허문헌 1에서는, 증폭기와 리셋 트랜지스터가 동일한 전원선에 접속되어 있다. 따라서, 증폭용 전원과 리셋용 전원의 전압을 따로 설정할 수 없어 화소 설계의 자유도가 떨어질 수밖에 없다. 한편, 증폭용 전원선과 리셋용 전원선을 각각 다른 배선으로 하면, 화소 내에 2개의 전원선을 제공하기 위한 스페이스를 확보할 필요가 있어, 화소 면적 증대나 개구율 저하를 초래한다.
본 발명의 일 형태는, 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 면적 축소가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 범용성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 고해상도의 촬상이 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 소비 전력 저감이 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 고속 촬상이 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는 반드시 상술한 과제 모두를 해결할 필요는 없고 적어도 하나의 과제를 해결할 수 있으면 좋다. 또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것으로, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제가 추출될 수 있다.
본 발명의 일 형태에 따른 반도체 장치는, 제 1~제 4 화소를 갖는 화소부와, 제 1~제 4 화소의 외부에 제공된 제 1 스위치 및 제 2 스위치와, 제 1~제 4 화소의 외부에 제공된 제 1 배선을 갖고, 제 1 화소 및 제 2 화소는 제 2 배선에 전기적으로 접속되고, 제 3 화소 및 제 4 화소는 제 3 배선에 전기적으로 접속되고, 제 1 스위치의 제 1 단자는 제 1 배선에 전기적으로 접속되고, 제 1 스위치의 제 2 단자는 제 2 배선에 전기적으로 접속되고, 제 2 스위치의 제 1 단자는 제 1 배선에 전기적으로 접속되고, 제 2 스위치의 제 2 단자는 제 3 배선에 전기적으로 접속된 반도체 장치이다.
또한, 본 발명의 일 형태에 따른 반도체 장치는, 제 1~제 4 화소를 갖는 화소부와, 제 1~제 4 화소의 외부에 제공된 제 1 스위치 및 제 2 스위치와, 제 1~제 4 화소의 외부에 제공된 제 1 배선을 갖고, 제 1 화소 및 제 2 화소는 제 2 배선에 전기적으로 접속되고, 제 3 화소 및 제 4 화소는 제 3 배선에 전기적으로 접속되고, 제 1 스위치의 제 1 단자는 제 1 배선에 전기적으로 접속되고, 제 1 스위치의 제 2 단자는 제 2 배선에 전기적으로 접속되고, 제 2 스위치의 제 1 단자는 제 1 배선에 전기적으로 접속되고, 제 2 스위치의 제 2 단자는 제 3 배선에 전기적으로 접속되고, 제 1~제 4 화소의 리셋을 수행하는 제 1 단계와, 제 1 단계 후, 제 1 스위치를 온 상태로 하여 제 1 배선의 전위를 제 2 배선에 공급하고, 제 1 화소 및 제 2 화소로부터 전기 신호를 판독하는 제 2 단계와, 제 2 단계 후, 제 1~제 4 화소의 리셋을 수행하는 제 3 단계와, 제 3 단계 후, 제 2 스위치를 온 상태로 하여 제 1 배선의 전위를 제 3 배선에 공급하고, 제 3 화소 및 제 4 화소로부터 전기 신호를 판독하는 제 4 단계를 갖는 반도체 장치이다.
또한, 본 발명의 일 형태에 따른 반도체 장치는, 제 1~제 4 화소에 리셋 전위를 공급하는 기능을 갖는 제 4 배선을 갖고, 제 1 배선에는 제 4 배선보다 높은 전위가 공급되어도 좋다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서, 제 1~제 4 화소는 광전 변환 소자 및 트랜지스터를 갖고, 광전 변환 소자는 트랜지스터에 전기적으로 접속되고, 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하여도 좋다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서, 제 1 스위치는 제 1 트랜지스터로 구성되고, 제 2 스위치는 제 2 트랜지스터로 구성되고, 제 1~제 4 화소는 광전 변환 소자 및 제 3 트랜지스터를 갖고, 광전 변환 소자는 제 3 트랜지스터에 전기적으로 접속되고, 제 1 트랜지스터 및 제 2 트랜지스터는 채널 형성 영역에 단결정 반도체를 포함하고, 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하고, 제 3 트랜지스터는 제 1 트랜지스터 및 제 2 트랜지스터 위에 적층되어도 좋다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서, 광전 변환 소자는 제 1 전극, 제 2 전극, 및 제 1 전극과 제 2 전극 사이의 광전 변환층을 갖고, 광전 변환층은 셀레늄을 포함하여도 좋다.
또한, 본 발명의 일 형태에 따른 촬상 장치는 상기 반도체 장치를 갖는 광 검출부와, 광 검출부로부터의 신호에 기초하여 화상 데이터를 생성하는 기능을 갖는 데이터 처리부를 갖는다.
또한, 본 발명의 일 형태에 따른 전자 기기는, 상기 반도체 장치 또는 상기 촬상 장치와, 렌즈, 표시부, 조작 키, 또는 셔터 버튼을 갖는다.
본 발명의 일 형태에 의하여, 신규 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 면적 축소가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 범용성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 정밀도가 높은 촬상이 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 소비 전력 저감이 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 고속 촬상이 가능한 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것으로, 명세서, 도면, 및 청구항 등의 기재로부터 이들 외의 효과가 추출될 수 있다.
도 1은 반도체 장치의 구성의 일례를 설명하기 위한 도면.
도 2는 반도체 장치의 구성의 일례를 설명하기 위한 회로도.
도 3은 반도체 장치의 구성의 일례를 설명하기 위한 회로도.
도 4는 타이밍 차트.
도 5는 화소의 구성의 일례를 설명하기 위한 도면.
도 6은 화소의 구성의 일례를 설명하기 위한 회로도.
도 7은 화소의 구성의 일례를 설명하기 위한 회로도.
도 8은 화소의 구성의 일례를 설명하기 위한 회로도.
도 9는 화소부의 구성의 일례를 설명하기 위한 회로도.
도 10은 촬상 장치의 구성의 일례를 설명하기 위한 도면.
도 11은 반도체 장치의 단면 구조의 일례를 설명하기 위한 도면.
도 12는 반도체 장치의 단면 구조의 일례를 설명하기 위한 도면.
도 13은 반도체 장치의 단면 구조의 일례를 설명하기 위한 도면.
도 14는 촬상 장치의 구성의 일례를 설명하기 위한 도면.
도 15는 화소의 구성의 일례를 설명하기 위한 도면.
도 16은 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 17은 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 18은 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 19는 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 20은 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 21은 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 22는 전자 기기를 설명하기 위한 도면.
도 2는 반도체 장치의 구성의 일례를 설명하기 위한 회로도.
도 3은 반도체 장치의 구성의 일례를 설명하기 위한 회로도.
도 4는 타이밍 차트.
도 5는 화소의 구성의 일례를 설명하기 위한 도면.
도 6은 화소의 구성의 일례를 설명하기 위한 회로도.
도 7은 화소의 구성의 일례를 설명하기 위한 회로도.
도 8은 화소의 구성의 일례를 설명하기 위한 회로도.
도 9는 화소부의 구성의 일례를 설명하기 위한 회로도.
도 10은 촬상 장치의 구성의 일례를 설명하기 위한 도면.
도 11은 반도체 장치의 단면 구조의 일례를 설명하기 위한 도면.
도 12는 반도체 장치의 단면 구조의 일례를 설명하기 위한 도면.
도 13은 반도체 장치의 단면 구조의 일례를 설명하기 위한 도면.
도 14는 촬상 장치의 구성의 일례를 설명하기 위한 도면.
도 15는 화소의 구성의 일례를 설명하기 위한 도면.
도 16은 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 17은 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 18은 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 19는 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 20은 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 21은 트랜지스터의 구성의 일례를 설명하기 위한 도면.
도 22는 전자 기기를 설명하기 위한 도면.
이하, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 실시형태에서의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 본 발명의 일 형태에는 촬상 장치뿐만 아니라, RF(Radio Frequency) 태그, 표시 장치, 집적 회로를 비롯한 다양한 장치가 그 범주에 포함된다. 또한, 표시 장치에는, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 종이, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등, 집적 회로를 갖는 표시 장치가 그 범주에 포함된다.
또한, 도면을 사용하여 발명의 구성을 설명하는 데, 같은 것을 가리키는 부호는 상이한 도면간에서도 공통적으로 사용하는 경우가 있다.
또한 본 명세서 등에서, 'X와 Y가 접속된다'라고 명시적으로 기재된 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면이나 문장에 나타낸 접속 관계에 한정되지 않고, 도면이나 문장에 기재된 접속 관계 이외도 도면이나 문장에 기재되어 있는 것으로 한다. 여기서, X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않는 경우를 들 수 있으며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되는 경우이다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 스위치는 온 상태 또는 오프 상태가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우는 X와 Y가 직접 접속되는 경우가 그 범주에 포함된다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 경우를 들 수 있다. 또한, 일례로서, X와 Y 사이에 다른 회로가 존재하더라도 X로부터 출력된 신호가 Y로 전달되는 경우에는 X와 Y는 기능적으로 접속되는 것으로 한다. 또한, X와 Y가 기능적으로 접속되는 경우에는, X와 Y가 직접 접속되는 경우와 X와 Y가 전기적으로 접속되는 경우가 그 범주에 포함된다.
또한, 본 명세서 등에서 'X와 Y가 전기적으로 접속된다'라고 명시적으로 기재된 경우에는, X와 Y가 전기적으로 접속되는 경우(즉 X와 Y가, 사이에 다른 소자 또는 다른 회로를 두고 접속되는 경우)와, X와 Y가 기능적으로 접속되는 경우(즉 X와 Y가, 사이에 다른 회로를 두고 기능적으로 접속되는 경우)와, X와 Y가 직접 접속되는 경우(즉 X와 Y가, 사이에 다른 소자 또는 다른 회로를 두지 않고 접속되는 경우)가 개시되어 있는 것으로 한다. 즉, 본 명세서 등에서, '전기적으로 접속된다'라고 명시적으로 기재된 경우에는, 단순히 '접속된다'라고만 명시적으로 기재된 경우와 같은 내용이 개시되어 있는 것으로 한다.
또한, 도면에서는 독립되어 있는 구성 요소들이 서로 전기적으로 접속되는 것처럼 도시되어 있어도, 하나의 구성 요소가 복수의 구성 요소의 기능을 갖는 경우도 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우에는 하나의 도전막이 배선 및 전극의 양쪽 구성 요소의 기능을 갖는다. 따라서, 본 명세서에서 '전기적으로 접속'이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우도 그 범주에 포함된다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 설명한다.
<반도체 장치(10)의 구성예>
도 1에 본 발명의 일 형태에 따른 반도체 장치(10)의 구성예를 도시하였다. 반도체 장치(10)는 화소부(20), 회로(30), 회로(40)를 갖는다. 또한, 반도체 장치(10)는 화소부(20)의 외부에 배선(VIN), 복수의 스위치(S)를 갖는다.
화소부(20)는 복수의 화소(21)를 갖는다. 여기서는, 화소부(20)에 n행 m열(n, m은 자연수)의 화소(21)(화소(21[1,1])~화소(21[n,m]))가 제공된 구성예를 나타낸다. 화소(21)는 조사된 광을 전기 신호(이하, 광 데이터 신호라고도 함)로 변환하는 기능을 갖는다. 따라서, 화소(21)는 촬상 장치에서 광 검출 회로로서의 기능을 갖는다. 구체적으로는, 화소(21)에 제공된 광전 변환 소자에 조사된 광이 전기 신호로 변환된다.
또한, 화소(21)는 각각 배선(SE) 및 배선(OUT)에 접속된다. 구체적으로는, i행째(i는 1 이상 n 이하의 정수)의 화소(21)(화소(21[i,1])~화소(21[i,m]))는 배선(SE[i])에 접속되고, j열째(j는 1 이상 m 이하의 정수)의 화소(21)(화소(21[1,j])~화소(21[n,j]))는 배선(OUT[j])에 접속된다. 각 화소(21)에서 생성된 광 데이터 신호는 배선(OUT)을 통하여 회로(40)에 출력된다.
또한, 화소부(20)에, 적색을 나타내는 광을 수광하는 화소(21), 녹색을 나타내는 광을 수광하는 화소(21), 및 청색을 나타내는 광을 수광하는 화소(21)를 제공하고, 각 화소(21)에 의하여 광 데이터 신호를 생성하고 이들 광 데이터 신호를 합성함으로써, 풀 컬러의 화상 신호의 데이터 신호를 생성할 수도 있다. 또한, 이들 화소(21) 대신 또는 이들 화소(21)에 더하여, 시안, 마젠타, 및 황색 중 하나 또는 복수의 색을 나타내는 광을 수광하는 화소(21)를 제공하여도 좋다. 시안, 마젠타, 및 황색 중 하나 또는 복수의 색을 나타내는 광을 수광하는 화소(21)를 제공함으로써, 생성되는 화상 신호에 기초한 화상에서 재현 가능한 색의 종류를 늘릴 수 있다. 예를 들어, 화소(21)에 특정한 색을 나타내는 광을 투과시키는 착색층을 제공하고, 상기 착색층을 통하여 화소(21)에 광을 입사시킴으로써, 특정한 색을 나타내는 광의 광량에 따른 광 데이터 신호를 생성할 수 있다. 또한, 화소(21)에서 검출하는 광은 가시광이든 비가시광이든 어느 쪽이라도 좋다.
또한, 화소(21)에 냉각 수단을 제공하여도 좋다. 냉각 수단을 제공함으로써, 열로 인한 노이즈 발생을 억제할 수 있다.
회로(30)는 n행의 화소(21) 중 특정한 행의 화소(21)를 선택하는 기능을 갖는 구동 회로이다. 회로(30)에 의하여, 광 데이터 신호를 출력하는 특정한 행의 화소(21)가 선택된다. 구체적으로는, 회로(30)는 복수의 스위치(S)(스위치(S1)~스위치(Sn))에 제어 신호를 출력하고, 복수의 스위치(S)의 도통 상태를 제어함으로써, 특정한 행의 화소(21)를 선택한다. 회로(30)는 디코더 등에 의하여 구성할 수 있다.
또한, 회로(30)는 화소(21)에 리셋 신호를 공급하는 기능을 가져도 좋다.
회로(40)는 화소부에서 얻어진 광 데이터 신호를 외부에 출력하는 기능을 갖는 판독 회로이다. 구체적으로는, 회로(40)는 배선(OUT)을 통하여 화소(21)에 접속되고, 소정의 화소(21)로부터 배선(OUT)을 통하여 입력된 광 데이터 신호를 외부에 출력하는 기능을 갖는다. 회로(40)는 전류원이나 트랜지스터 등에 의하여 구성할 수 있다.
또한, 회로(40)는 배선(OUT)에 소정의 전위를 공급하는 기능을 갖는다. 이로써, 화소(21)에서 생성된 신호를 외부에 출력할 때, 출력에 사용되는 배선(OUT)의 전위를 리셋할 수 있다. 또한, 회로(40)는 정전류원으로서 동작시킬 수도 있다. 이로써, 회로(40)는 화소(21)로부터 입력된 신호에 따라 배선(OUT)에 소정의 전위를 공급할 수 있다.
또한, 반도체 장치(10)에서는, 화소부(20)의 외부에 복수의 스위치(S)(스위치(S1)~스위치(Sn)) 및 배선(VIN)이 제공된다. 그리고, 스위치(Si)의 제 1 단자는 배선(SE[i])에 접속되고, 제 2 단자는 배선(VIN)에 접속된다. 스위치(S)는 회로(30)로부터 입력된 제어 신호에 따라, 배선(SE)과 배선(VIN)의 도통 상태를 제어하는 기능을 갖는다.
배선(VIN)은 광 데이터 신호의 출력에 사용되는 전원선이다. 스위치(Si)가 온 상태가 되어 배선(VIN)과 배선(SE[i])이 도통 상태가 되면, 배선(SE[i])에 접속된 화소(21[i,1])~화소(21[i,m])로부터 회로(40)에 광 데이터 신호가 출력된다.
예를 들어, 1행째의 화소(21[1,1])~화소(21[1,m])로부터 광 데이터 신호를 판독할 때는, 회로(40)로부터 스위치(S1)에 소정의 제어 신호를 출력하여 스위치(S1)를 온 상태로 한다. 이로써, 배선(SE[1])과 배선(VIN)이 도통 상태가 되어, 화소(21[1,1])~화소(21[1,m])에 배선(VIN)의 전위(전원 전위)가 공급되어 광 데이터 신호를 판독할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에서는, 화소(21)를 선택하기 위한 스위치(S)가 동일한 행의 화소(21)에서 공유되고, 또한 스위치(S)는 화소부(20)의 외부에 제공된다. 따라서, 화소부(20)에 화소(21)를 선택하기 위한 스위치(트랜지스터 등), 및 상기 스위치에 접속된 전원선을 제공할 필요가 없어져, 화소부(20)의 면적을 축소할 수 있다.
또한, 본 발명의 일 형태에서는, 화소(21)로부터 광 데이터 신호를 판독하기 위한 전원선으로서 기능하는 배선(VIN)이 화소부(20)의 외부에 제공된다. 그러므로, 화소(21)에 접속된 다른 전원선(리셋 전원선 등)과는 다른 배선에 의하여 배선(VIN)이 구성되더라도, 화소부(20)의 면적 증가를 억제할 수 있다. 또한, 배선(VIN)에는, 화소(21)에 접속된 다른 전원선과는 상이한 전위를 공급할 수 있게 된다. 따라서, 광 데이터 신호의 판독에 사용되는 전원 전위를 자유롭게 설정할 수 있어, 반도체 장치(10)의 설계의 자유도 및 범용성을 향상시킬 수 있다.
또한, 특정한 행에서 광 데이터 신호를 판독할 때, 그 이외의 행에서는 배선(SE)과 배선(OUT)이 비도통 상태인 것이 바람직하다. 이로써, 광 데이터 신호의 판독을 더 정확하게 수행할 수 있다.
<회로 구성의 예>
다음에, 반도체 장치(10)의 구체적인 회로 구성에 대하여 설명한다. 도 2에, 화소(21), 회로(41)를 포함하는 반도체 장치(10)의 회로 구성의 일례를 도시하였다. 또한, 여기서는 트랜지스터가 모두 n채널형인 예를 나타내지만, 이하에서 설명하는 각 트랜지스터는 n채널형이어도 좋고 p채널형이어도 좋다.
우선, 화소(21)의 구성예에 대하여 설명한다.
도 2에 도시된 화소(21)는 광전 변환 소자(101), 트랜지스터(102)~(104), 용량(105)을 갖는다. 광전 변환 소자(101)의 제 1 단자는 트랜지스터(102)의 소스 및 드레인 중 한쪽에 접속되고, 제 2 단자는 배선(VPD)에 접속된다. 트랜지스터(102)의 게이트는 배선(TX)에 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(104)의 게이트에 접속된다. 트랜지스터(103)의 게이트는 배선(PR)에 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(104)의 게이트에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(VPR)에 접속된다. 트랜지스터(104)의 소스 및 드레인 중 한쪽은 배선(SE)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(OUT)에 접속된다. 용량(105)의 한쪽 전극은 트랜지스터(104)의 게이트에 접속되고, 다른 쪽 전극은 배선(VPD)에 접속된다. 여기서, 트랜지스터(102)의 소스 및 드레인 중 다른 쪽, 트랜지스터(103)의 소스 및 드레인 중 한쪽, 트랜지스터(104)의 게이트, 및 용량(105)의 한쪽 전극에 접속된 노드를 노드(FN)로 한다. 또한, 용량(105)은 용량 소자나 기생 용량에 의하여 구성될 수 있다. 또한, 트랜지스터(104)의 게이트 용량이 충분히 큰 경우는, 용량(105) 및 배선(VPD)을 생략할 수 있다.
또한, 본 명세서 등에서 트랜지스터의 소스란, 활성층으로서 기능하는 반도체의 일부인 소스 영역, 또는 상기 반도체에 접속된 소스 전극을 뜻한다. 마찬가지로 트랜지스터의 드레인이란, 상기 반도체의 일부인 드레인 영역, 또는 상기 반도체에 접속된 드레인 전극을 뜻한다. 또한, 게이트는 게이트 전극을 뜻한다.
또한, 트랜지스터가 갖는 소스와 드레인은 트랜지스터의 도전형 및 각 단자에 공급되는 전위의 고저(高低)에 따라 그 호칭이 서로 바뀐다. 일반적으로, n채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 소스라고 불리고, 높은 전위가 공급되는 단자가 드레인이라고 불린다. 또한, p채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 드레인이라고 불리고, 높은 전위가 인가되는 단자가 소스라고 불린다. 본 명세서에서는 편의상 소스와 드레인이 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 바뀐다.
배선(VPD) 및 배선(VPR)은 소정의 전위가 공급되는 배선이며, 전원선으로서의 기능을 갖는다. 배선(VPD) 및 배선(VPR)에 공급되는 전위는 각각 고전원 전위이어도 좋고 저전원 전위(접지 전위 등)이어도 좋다. 여기서는 일례로서, 배선(VPD)이 고전위 전원선이고, 배선(VPR)이 저전위 전원선인 경우에 대하여 설명한다. 즉, 배선(VPD)에는 고전원 전위(VDD)가 공급되고, 배선(VPR)에는 저전원 전위(VSS)가 공급된다. 배선(VPD) 및 배선(VPR)은 모든 화소(21)에서 공유되어도 좋다.
광전 변환 소자(101)는 조사된 광을 전기 신호로 변환하는 기능을 갖는다. 광전 변환 소자(101)로서는, 조사된 광에 따른 광전류를 얻을 수 있는 소자를 사용할 수 있다. 광전 변환 소자(101)의 구체적인 예로서는, PN형 포토다이오드, PIN형 포토다이오드, 애벌란시형 다이오드, NPN 매립형 다이오드, 쇼트키형 다이오드, 포토트랜지스터, X선용 포토컨덕터, 적외선용 센서 등을 들 수 있다. 또한, 광전 변환 소자(101)로서, 광전 변환층에 셀레늄을 포함하는 소자를 사용할 수도 있다. 여기서는, 광전 변환 소자(101)로서 포토다이오드를 사용한다. 포토다이오드의 애노드는 트랜지스터(102)의 소스 및 드레인 중 한쪽에 접속되고, 캐소드는 배선(VPD)에 접속된다. 또한, 배선(VPD)에 저전원 전위(VSS)가 공급되고 배선(VPR)에 고전원 전위(VDD)가 공급되는 경우에는, 포토다이오드의 애노드와 캐소드를 서로 바꾸는 것이 바람직하다.
트랜지스터(102)는 배선(TX)의 전위에 의하여 도통 상태가 제어된다. 트랜지스터(102)가 온 상태인 경우, 광전 변환 소자(101)로부터 출력된 전기 신호가 노드(FN)에 공급된다. 그러므로, 노드(FN)의 전위는 광전 변환 소자(101)에 조사된 광의 광량에 의하여 결정된다. 트랜지스터(102)가 온 상태이고 트랜지스터(103)가 오프 상태인 기간에 노광을 수행할 수 있다.
트랜지스터(103)는 배선(PR)의 전위에 의하여 도통 상태가 제어된다. 트랜지스터(103)가 온 상태가 되면 배선(VPR)의 전위가 노드(FN)에 공급되어 노드(FN)의 전위가 리셋된다. 트랜지스터(103)가 온 상태가 되는 배선(PR)의 전위가 리셋 신호에 대응하고, 배선(PR)에 리셋 신호가 공급되는 기간이 리셋 기간에 대응한다. 또한, 배선(PR)의 전위는 회로(30)에 의하여 제어되어도 좋고, 다른 구동 회로에 의하여 제어되어도 좋다.
이와 같이, 화소(21)의 리셋은, 배선(VPR)의 전위를 노드(FN)에 공급함으로써 수행된다. 화소(21)를 리셋하기 위한 배선(VPR)의 전위를 리셋 전위라고도 한다.
트랜지스터(104)는 노드(FN)의 전위에 의하여 도통 상태가 제어된다. 더 구체적으로는, 노드(FN)의 전위에 따라, 트랜지스터(104)의 소스-드레인 간의 저항값이 변화된다. 그러므로, 노드(FN)의 전위에 따라, 배선(SE)으로부터 트랜지스터(104)를 통하여 배선(OUT)에 공급되는 전위가 결정된다.
본 발명의 일 형태에서는, 배선(SE)의 전위는 트랜지스터(110) 및 배선(VIN)에 의하여 제어된다. 트랜지스터(110)의 게이트는 배선(CSE)에 접속되고, 소스 및 드레인 중 한쪽은 배선(SE)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(VIN)에 접속된다. 또한, 트랜지스터(110)는 도 1에서의 스위치(S)에 상당한다. 배선(CSE)에 트랜지스터(110)가 온 상태가 되는 전위(이하, 선택 신호라고도 함)가 공급되면, 배선(VIN)과 배선(SE)이 도통 상태가 되어, 배선(VIN)의 전위가 전원 전위로서 화소(21)에 공급된다. 이로써, 광 데이터 신호의 판독이 수행되는 화소(21)를 선택할 수 있다.
여기서, 화소(21)의 선택을 수행하는 트랜지스터(110)는 동일한 행의 화소(21)에서 공유되고, 또한 화소(21) 외부에 제공된다. 따라서, 화소(21)에 제공되는 트랜지스터의 개수를 줄일 수 있어 화소(21)의 면적을 축소할 수 있다.
다음에, 회로(41)의 구성에 대하여 설명한다.
회로(41)는, 도 1에서의 회로(40)에 포함되는 회로이다. 여기서는, 회로(41)가 화소(21)의 열마다 제공된 구성예에 대하여 설명한다.
회로(41)는 트랜지스터(120)를 갖는다. 트랜지스터(120)의 게이트는 배선(BR)에 접속되고, 소스 및 드레인 중 한쪽은 배선(VO)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(OUT)에 접속된다.
트랜지스터(120)는 배선(BR)의 전위에 의하여 도통 상태가 제어된다. 트랜지스터(120)가 온 상태가 되면, 배선(VO)의 전위가 배선(OUT)에 공급되고, 배선(OUT)의 전위가 리셋된다. 그 후, 배선(VIN)으로부터 트랜지스터(110)를 통하여 배선(SE)에 전원 전위가 공급되면, 노드(FN)에 대응하는 전위가 배선(OUT)에 출력된다. 여기서, 트랜지스터(104)는 소스 폴로어를 구성하고, 노드(FN)의 전위로부터 트랜지스터(104)의 문턱값만큼 저하된 전위가 배선(OUT)에 출력된다.
배선(VO)은 소정의 전위가 공급되는 배선이며 전원선으로서의 기능을 갖는다. 배선(VO)에 공급되는 전위는 고전원 전위이어도 좋고 저전원 전위(접지 전위 등)이어도 좋다. 여기서는 일례로서, 배선(VO)이 저전위 전원선인 경우에 대하여 설명한다. 즉, 배선(VO)에는 저전원 전위(VSS)가 공급된다.
또한, 배선(BR)에 트랜지스터(120)가 온 상태가 되는 일정한 전위를 계속해서 공급한 경우, 트랜지스터(120)는 전류원으로서 기능한다. 그리고, 트랜지스터(120)의 소스-드레인 간의 저항과 트랜지스터(104)의 소스-드레인 간의 저항의 합성 저항을 저항 분할한 전위가 배선(OUT)에 출력된다.
본 발명의 일 형태에서는, 배선(VIN)이 배선(VPR)과 분리되어 있고, 배선(VIN)에는 배선(VPR)과 다른 전위를 공급할 수 있다. 예를 들어, 배선(VPR)에 저전원 전위(VSS)가 공급되고 있는 경우에도, 배선(VIN)에 고전원 전위(VDD)를 공급할 수 있다. 그러므로, 트랜지스터(104)와 트랜지스터(120)에 의하여 소스 폴로어를 구성할 수 있고, 광 데이터 신호의 판독을 고속으로 수행할 수 있다. 또한, 배선(VIN)에 공급하는 고전원 전위(VDD)를 조정함으로써, 배선(OUT)의 출력 전위의 다이내믹 레인지를 변화시킬 수 있다.
<판독 동작의 예>
다음에, 화소(21)로부터 광 데이터 신호를 판독할 때의 동작에 대하여 설명한다.
도 2에서의 화소(21)로부터 광 데이터 신호를 판독할 때는, 신호선(CSE)의 전위를 High 레벨로 하여 트랜지스터(110)를 온 상태로 한다. 이로써, 배선(VIN)으로부터 배선(SE)에 고전원 전위(VDD)가 공급된다. 또한, 이 때 트랜지스터(104)의 소스-드레인 간의 저항값은 노드(FN)의 전위에 대응한 값이 되고 있다. 따라서, 배선(OUT)에는 노드(FN)의 전위에 대응한 전위가 배선(SE)으로부터 트랜지스터(104)를 통하여 출력된다. 이로써, 화소(21)로부터 광 데이터 신호를 판독할 수 있다.
한편, 화소(21)로부터 광 데이터 신호의 판독을 수행하지 않는 경우에는, 신호선(CSE)의 전위를 Low 레벨로 하여 트랜지스터(110)를 오프 상태로 한다. 이 때, 배선(SE)에는 배선(VIN)으로부터 전원 전위가 공급되지 않기 때문에, 배선(OUT)에 대한 광 데이터 신호의 출력은 수행되지 않는다.
또한, 광 데이터 신호의 판독을 수행하지 않는 기간에는 화소(21)가 리셋된 상태인 것이 바람직하다. 구체적으로는, 노드(FN)의 전위가 Low 레벨이고 트랜지스터(104)가 오프 상태인 것이 바람직하다. 이로써, 배선(SE)과 배선(OUT)을 비도통 상태로 할 수 있어, 의도하지 않는 전위가 배선(OUT)에 공급되는 것을 방지할 수 있다. 트랜지스터(104)를 오프 상태로 하기 위해서는, 트랜지스터(103)를 온 상태로 함으로써, 배선(VPR)의 저전원 전위(VSS)를 노드(FN)에 공급하면 좋다.
상술한 동작에 의하여, 광 데이터 신호를 배선(OUT)에 출력할 수 있다. 그리고, 배선(OUT)에 출력된 광 데이터 신호는 회로(40)에 입력되고, 회로(40)로부터 외부에 출력된다.
도 2에 도시된 각 트랜지스터에 사용되는 재료 등은 특별히 한정되지 않지만, 화소(21)에 포함되는 트랜지스터(102)~트랜지스터(104)에는, 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(이하, OS 트랜지스터라고도 함)를 사용하는 것이 특히 바람직하다. 산화물 반도체는 실리콘 등의 다른 반도체보다 밴드갭이 넓고, 진성 캐리어 밀도가 낮기 때문에, OS 트랜지스터의 오프 전류는 매우 작다. 따라서, 화소(21)에 OS 트랜지스터를 사용함으로써, 장기간에 걸쳐 소정의 전위를 유지할 수 있게 된다. 산화물 반도체 및 OS 트랜지스터에 대해서는 실시형태 4, 실시형태 7에서 자세히 설명한다.
예를 들어, 트랜지스터(102)를 OS 트랜지스터로 한 경우, 노드(FN)와 광전 변환 소자(101) 사이의 전하의 이동을, 트랜지스터(102)가 오프 상태인 동안 억제할 수 있다. 따라서, 노드(FN)에 축적된 전하를 매우 긴 기간에 걸쳐 유지할 수 있어, 노드(FN)의 전위의 변동을 방지할 수 있다.
또한, 트랜지스터(103)를 OS 트랜지스터로 한 경우, 노드(FN)와 배선(VPR) 사이의 전하의 이동을, 트랜지스터(103)가 오프 상태인 동안 억제할 수 있다. 따라서, 노드(FN)에 축적된 전하를 매우 긴 기간에 걸쳐 유지할 수 있어, 노드(FN)의 전위의 변동을 방지할 수 있다.
또한, 트랜지스터(104)를 OS 트랜지스터로 한 경우, 배선(SE)과 배선(OUT) 사이의 전하의 이동을, 트랜지스터(104)가 오프 상태인 동안 억제할 수 있고, 배선(OUT)에서의 의도하지 않는 전위의 변동을 억제할 수 있다. 따라서, 한 화소(21)의 트랜지스터(104)가 오프 상태인 기간에, 동일한 배선(OUT)에 접속되는 다른 화소(21)에서 광 데이터 신호를 판독할 때, 더 정확하게 판독을 수행할 수 있다.
또한, 트랜지스터(102) 및 트랜지스터(103)에 OS 트랜지스터를 사용한 경우, 노드(FN)의 전위가 매우 작을 때도, 노드(FN)의 전위를 확실하게 유지하고, 광 데이터 신호를 정확하게 출력할 수 있다. 따라서, 화소(21)에서 검출할 수 있는 광의 조도 범위(즉, 다이내믹 레인지)를 넓힐 수 있다.
또한, OS 트랜지스터는, 채널 형성 영역에 실리콘을 포함하는 트랜지스터(이하, Si 트랜지스터라고도 함)보다 전기 특성 변동의 온도 의존성이 작기 때문에, 매우 넓은 온도 범위에서 사용할 수 있다. 따라서, OS 트랜지스터를 갖는 반도체 장치를 사용함으로써, 자동차, 항공기, 우주선 등으로의 탑재에 적합한 촬상 장치를 실현할 수 있다.
또한, 광전 변환 소자(101)로서, 셀레늄계 재료를 광전 변환층에 사용한 소자를 사용하는 경우, 애벌란시 현상이 쉽게 일어나도록 비교적 높은 전압(예를 들어, 10V 이상)을 인가하는 것이 바람직하다. 예를 들어, 배선(VPD)의 전위를 10V 이상으로 하고, 배선(VPR)의 전위를 0V로 하는 것이 바람직하다. 여기서, OS 트랜지스터는 Si 트랜지스터보다 드레인 내압이 높기 때문에, 트랜지스터(102)~(104)에 사용하는 트랜지스터로서 적합하다. 이와 같이, OS 트랜지스터와, 셀레늄계 재료를 사용한 광전 변환 소자를 조합함으로써, 고정밀도의 촬상이 가능하며 신뢰성이 높은 촬상 장치로 할 수 있다. 또한, 셀레늄계 재료를 광전 변환층에 사용한 광전 변환 소자에 대해서는 실시형태 6에서 자세히 설명한다.
또한, 트랜지스터(102)~(104)는 OS 트랜지스터에 한정되지 않는다. 예를 들어, 단결정 반도체를 포함하는 기판의 일부에 채널 형성 영역이 형성되고, 채널 형성 영역에 단결정 반도체를 포함하는 트랜지스터(이하, 단결정 트랜지스터라고도 함)를 사용할 수도 있다. 단결정 반도체를 포함하는 기판으로서는, 단결정 실리콘 기판이나 단결정 저마늄 기판 등을 사용할 수 있다. 단결정 트랜지스터는 전류 공급 능력이 높기 때문에, 이와 같은 트랜지스터를 사용하여 화소(21)를 구성함으로써, 화소(21)의 동작 속도를 향상시킬 수 있다.
또한, 트랜지스터(102)~(104)로서는 OS 트랜지스터 이외에도, 채널 형성 영역에 비단결정 반도체를 포함하는 트랜지스터(이하, 비단결정 트랜지스터라고도 함)를 사용할 수도 있다. OS 트랜지스터 이외의 비단결정 반도체로서는, 비정질 실리콘, 미결정 실리콘, 다결정 실리콘 등의 비단결정 실리콘이나, 비정질 저마늄, 미결정 저마늄, 다결정 저마늄 등의 비단결정 저마늄 등을 들 수 있다.
트랜지스터(110), 트랜지스터(120)에는 상술한 OS 트랜지스터, 단결정 트랜지스터, 비단결정 트랜지스터 등을 적절히 사용할 수 있다.
여기서, 트랜지스터(110)는 복수의 화소(21)(도 1에서는 m개의 화소(21))에 접속되기 때문에, 트랜지스터(110)에는 높은 전류 공급 능력이 요구된다. 따라서, 트랜지스터(110)로서 전류 공급 능력이 높은 단결정 트랜지스터를 사용하는 것이 바람직하다. 이로써, 배선(VIN)으로부터 복수의 화소(21)에 전원 전위를 쉽게 공급할 수 있다. 또한 이 때, 트랜지스터(102)~(104)는 트랜지스터(110) 위에 적층하는 것이 바람직하다. 이로써, 트랜지스터(110)의 제공으로 인한 면적 증가를 억제할 수 있다. 트랜지스터를 적층한 구성에 대해서는 실시형태 4에서 자세히 설명한다.
또한, 트랜지스터(110)로서, 트랜지스터(102)~(104)와 같은 반도체 재료를 포함하는 트랜지스터(OS 트랜지스터 등)를 사용하는 경우, 트랜지스터(110)의 채널 폭은, 트랜지스터(102)~(104)의 채널 폭보다 크게 하는 것이 바람직하다. 이로써, 트랜지스터(110)의 전류 공급 능력을 높일 수 있다.
<반도체 장치(10)의 동작예>
다음에, 반도체 장치(10)의 구체적인 동작예에 대하여 설명한다.
여기서는 일례로서, 도 3에 도시된, 1행째의 화소인 화소(21[1,1]), 화소(21[1,2])와, 2행째의 화소인 화소(21[2,1]), 화소(21[2,2])의 동작예에 대하여 설명한다. 도 3에서, 화소(21[1,1])와 화소(21[1,2]), 화소(21[2,1])와 화소(21[2,2])에 접속된 배선(TX)을 각각 배선(TX[1]), 배선(TX[2])으로 한다. 또한, 배선(SE[1]), 배선(SE[2])에 접속된 트랜지스터(110)를 각각 트랜지스터(110[1]), 트랜지스터(110[2])로 한다. 또한, 트랜지스터(110[1]), 트랜지스터(110[2])에 접속된 배선(CSE)을 각각 배선(CSE[1]), 배선(CSE[2])으로 한다. 또한, 화소(21[1,1]), 화소(21[1,2]), 화소(21[2,1]), 화소(21[2,2])에서의 노드(FN)를 각각 노드(FN[1,1]), 노드(FN[1,2]), 노드(FN[2,1]), 노드(FN[2,2])로 한다. 또한, 배선(OUT[1]), 배선(OUT[2])에 접속된 회로(41)를 각각 회로(41[1]), 회로(41[2])로 한다.
도 3에 도시된 반도체 장치(10)의 타이밍 차트를 도 4에 도시하였다. 또한, 도 4에서의 기간(Ta)은 1행째의 화소에서 리셋, 노광, 및 판독을 수행하는 기간이고, 기간(Tb)은 2행째의 화소에서 리셋, 노광, 및 판독을 수행하는 기간이다.
우선, 기간(T1)에, 배선(PR)의 전위가 High 레벨이 된다. 이로써, 모든 화소(21)에서 트랜지스터(103)가 온 상태가 되어, 배선(VPR)의 전위(Low 레벨)가 노드(FN)에 공급된다. 따라서, 노드(FN[1,1]), 노드(FN[1,2]), 노드(FN[2,1]), 노드(FN[2,2])의 전위가 Low 레벨로 리셋된다. 또한, 모든 화소(21)에서 트랜지스터(104)는 오프 상태가 된다. 이와 같은 동작에 의하여, 화소(21[1,1]), 화소(21[1,2]), 화소(21[2,1]), 화소(21[2,2])가 리셋된다.
또한, 기간(T1)에서, 배선(TX[1])의 전위가 High 레벨이 되어, 화소(21[1,1]), 화소(21[1,2])에서 트랜지스터(102)가 온 상태가 된다. 따라서, 광전 변환 소자(101)와 노드(FN)가 도통 상태가 된다.
다음에, 기간(T2)에서, 배선(PR)의 전위가 Low 레벨이 되어, 모든 화소(21)에서 트랜지스터(103)가 오프 상태가 된다. 이로써, 노드(FN)는 부유 상태가 된다. 그리고, 노드(FN[1,1])와 노드(FN[1,2])의 전위가, 광전 변환 소자(101)에 조사된 광량에 따라 상승한다. 여기서는, 노드(FN[1,1])의 전위 상승이 노드(FN[1,2])보다 큰 경우를 나타낸다. 이로써, 광전 변환 소자(101)에 조사된 광이 전기 신호로 변환되어, 화소(21[1,1]), 화소(21[1,2])에서 노광을 수행할 수 있다. 기간(T2)을 화소(21[1,1]), 화소(21[1,2])의 노광 기간이라고도 한다.
다음에, 기간(T3)에서, 배선(TX[1])의 전위가 Low 레벨이 되어, 화소(21[1,1]), 화소(21[1,2])에서 트랜지스터(102)가 오프 상태가 된다. 이로써, 노드(FN[1,1]) 및 노드(FN[2,2])의 전위가 유지되고, 화소(21[1,1]), 화소(21[1,2])의 노광 기간이 종료된다.
다음에, 기간(T4)에서, 배선(BR)의 전위가 High 레벨이 됨으로써, 트랜지스터(120)가 온 상태가 되어, 배선(OUT[1]) 및 배선(OUT[2])에 배선(VO)의 전위가 공급된다. 여기서는, 배선(VO)의 전위를 Low 레벨로 하기 때문에, 배선(OUT[1]) 및 배선(OUT[2])의 전위는 Low 레벨이 된다.
다음에, 기간(T5)에서, 배선(BR)의 전위가 Low 레벨이 되어, 트랜지스터(120)가 오프 상태가 된다. 또한, 배선(CSE)[1])의 전위가 High 레벨이 되어, 트랜지스터(110[1])가 온 상태가 된다. 이로써, 배선(VIN)의 전위가 배선(SE[1])에 공급되어, 배선(SE[1])의 전위는 High 레벨이 된다.
또한, 여기서는 배선(BR)의 전위를 변화시켜 배선(OUT)의 전위를 제어하지만, 배선(BR)에는 임의의 전위가 항상 공급되어도 좋다. 이 경우, 트랜지스터(120)가 전류원으로서 기능하고, 배선(BR)의 전위에 따라 배선(OUT)의 전위가 결정된다.
여기서, 배선(SE[1])은 화소(21[1,1]), 화소(21[1,2])의 전원선으로서 기능한다. 구체적으로는, 배선(SE[1])의 전위가 증폭 트랜지스터로서 기능하는 트랜지스터(104)에 공급된다. 이로써, 배선(OUT[1]), 배선(OUT[2])의 전위가 각각 노드(FN[1,1]), 노드(FN[1,2])의 전위에 대응한 값이 된다. 이 때의 배선(OUT[1]), 배선(OUT[2])의 전위는 각각 화소(21[1,1]), 화소(21[1,2])의 광 데이터 신호에 대응한다. 이와 같이, 기간(T5)에서 트랜지스터(110[1])는, 광 데이터 신호를 판독하는 화소(21)를 선택하기 위한 선택 트랜지스터로서의 기능을 갖는다.
또한, 기간(T5)에서, 화소(21[2,1]), 화소(21[2,2])는 리셋된 상태가 되고 있다. 구체적으로는, 노드(FN[2,1]), 노드(FN[2,2])는 Low 레벨이고, 화소(21[2,1]), 화소(21[2,2])의 트랜지스터(104)는 오프 상태가 되고 있다. 따라서, 배선(SE[2])과 배선(OUT[1]), 배선(OUT[2])은 비도통 상태가 된다. 이로써, 화소(21[1,1]), 화소(21[1,2])로부터 광 데이터 신호를 판독할 때, 배선(SE[2])의 전위에 기인하여 배선(OUT[1]), 배선(OUT[2])의 전위가 변동되는 것을 방지할 수 있다.
다음에, 기간(T6)에서, 배선(CSE[1])의 전위가 Low 레벨이 되어, 트랜지스터(110[1])가 오프 상태가 된다. 이로써, 배선(SE[1])에 대한 전원 전위 공급이 정지되어 광 데이터 신호의 판독이 종료된다.
상술한 동작에 의하여, 1행째의 화소에서 리셋, 노광, 및 판독이 수행된다.
다음에, 기간(T7)에서, 배선(PR)의 전위가 High 레벨이 된다. 이로써, 모든 화소(21)에서 트랜지스터(103)가 온 상태가 되어, 배선(VPR)의 전위(Low 레벨)가 노드(FN)에 공급된다. 따라서, 노드(FN[1,1]), 노드(FN[1,2]), 노드(FN[2,1]), 노드(FN[2,2])의 전위가 Low 레벨로 리셋된다. 또한, 모든 화소(21)에서 트랜지스터(104)는 오프 상태가 된다. 이와 같은 동작에 의하여, 화소(21[1,1]), 화소(21[1,2]), 화소(21[2,1]), 화소(21[2,2])가 리셋된다.
또한, 기간(T7)에서, 배선(TX[2])의 전위가 High 레벨이 되어, 화소(21[2,1]), 화소(21[2,2])에서 트랜지스터(102)가 온 상태가 된다. 따라서, 광전 변환 소자(101)와 노드(FN)가 도통 상태가 된다.
다음에, 기간(T8)에서, 배선(PR)의 전위가 Low 레벨이 되어, 모든 화소(21)에서 트랜지스터(103)가 오프 상태가 된다. 이로써, 노드(FN)가 부유 상태가 된다. 그리고, 노드(FN[2,1])와 노드(FN[2,2])의 전위는 광전 변환 소자(101)에 조사된 광량에 따라 상승한다. 여기서는, 노드(FN[2,1])의 전위의 상승이 노드(FN[2,2])보다 작은 경우를 나타낸다. 이로써, 광전 변환 소자(101)에 조사된 광이 전기 신호로 변환되어, 화소(21[2,1]), 화소(21[2,2])에서 노광을 수행할 수 있다. 기간(T8)을 화소(21[2,1]), 화소(21[2,2])의 노광 기간이라고도 한다.
다음에, 기간(T9)에서, 배선(TX[2])의 전위가 Low 레벨이 되어, 화소(21[2,1]), 화소(21[2,2])에서 트랜지스터(102)가 오프 상태가 된다. 이로써, 노드(FN[2,1]) 및 노드(FN[2,2])의 전위가 유지되고, 화소(21[2,1]), 화소(21[2,2])의 노광 기간이 종료된다.
다음에, 기간(T10)에서, 배선(BR)의 전위가 High 레벨이 됨으로써, 트랜지스터(120)가 온 상태가 되어, 배선(OUT[1]) 및 배선(OUT[2])에 배선(VO)의 전위가 공급된다. 여기서는, 배선(VO)의 전위를 Low 레벨로 하고 있기 때문에, 배선(OUT[1]) 및 배선(OUT[2])의 전위는 Low 레벨이 된다.
다음에, 기간(T11)에서, 배선(BR)의 전위가 Low 레벨이 되어, 트랜지스터(120)가 오프 상태가 된다. 또한, 배선(CSE)[2])의 전위가 High 레벨이 되어, 트랜지스터(110[2])가 온 상태가 된다. 이로써, 배선(VIN)의 전위가 배선(SE[2])에 공급되어, 배선(SE[2])의 전위는 High 레벨이 된다.
또한, 여기서는 배선(BR)의 전위를 변화시켜 배선(OUT)의 전위를 제어하지만, 배선(BR)에는 임의의 전위가 항상 공급되어도 좋다. 이 경우, 트랜지스터(120)가 전류원으로서 기능하고, 배선(BR)의 전위에 따라 배선(OUT)의 전위가 결정된다.
여기서, 배선(SE[2])은 화소(21[2,1]), 화소(21[2,2])의 전원선으로서 기능한다. 구체적으로는, 배선(SE[2])의 전위가 증폭 트랜지스터로서 기능하는 트랜지스터(104)에 공급된다. 이로써, 배선(OUT[1]), 배선(OUT[2])의 전위가 각각 노드(FN[2,1]), 노드(FN[2,2])의 전위에 대응한 값이 된다. 이 때의 배선(OUT[1]), 배선(OUT[2])의 전위는 각각 화소(21[2,1]), 화소(21[2,2])의 광 데이터 신호에 대응한다. 이와 같이, 기간(T11)에서 트랜지스터(110[2])는, 광 데이터 신호를 판독하는 화소(21)를 선택하기 위한 선택 트랜지스터로서 기능한다.
또한, 기간(T11)에서, 화소(21[1,1]), 화소(21[1,2])는 리셋된 상태가 되고 있다. 구체적으로는, 노드(FN[1,1]), 노드(FN[1,2])는 Low 레벨이고, 화소(21[1,1]), 화소(21[1,2])의 트랜지스터(104)는 오프 상태가 되고 있다. 따라서, 배선(SE[1])과 배선(OUT[1]), 배선(OUT[2])은 비도통 상태가 된다. 이로써, 화소(21[2,1]), 화소(21[2,2])로부터 광 데이터 신호를 판독할 때, 배선(SE[1])의 전위에 기인하여 배선(OUT[1]), 배선(OUT[2])의 전위가 변동되는 것을 방지할 수 있다.
다음에, 기간(T12)에서, 배선(CSE[2])의 전위가 Low 레벨이 되어, 트랜지스터(110[2])가 오프 상태가 된다. 이로써, 배선(SE[2])에 대한 전원 전위 공급이 정지되어 광 데이터 신호의 판독이 종료된다.
상술한 동작에 의하여, 2행째의 화소에서 리셋, 노광, 및 판독이 수행된다.
그 후, 기간(T13)에서, 배선(PR)의 전위가 High 레벨이 된다. 이로써, 모든 화소(21)에서 트랜지스터(103)가 온 상태가 되어, 노드(FN)의 전위가 Low 레벨로 리셋된다. 이 후에는, 상술한 동작과 같은 동작에 의하여, 3행째 이후의 화소(21)에서의 노광과 판독, 및 4행째 이후의 화소(21)에서의 리셋, 노광, 판독이 수행된다.
상술한 바와 같이, 본 발명의 일 형태에서는, 화소(21)를 선택하기 위한 스위치가 동일한 행의 화소(21)에서 공유되고, 또한 화소부(20)의 외부에 제공된다. 따라서, 화소부(20)에 화소(21)를 선택하기 위한 스위치, 및 상기 스위치에 접속된 전원선을 제공할 필요가 없어져, 화소부(20)의 면적을 축소할 수 있다.
또한, 본 발명의 일 형태에서는, 화소(21)를 선택하기 위한 전원선으로서 기능하는 배선(VIN)이 화소부(20)의 외부에 제공된다. 그러므로, 화소(21)에 접속된 다른 전원선(배선(VPR) 등)과는 다른 배선에 의하여 배선(VIN)이 구성되더라도, 화소부(20)의 면적 증가를 억제할 수 있다. 또한, 배선(VIN)에는, 화소(21)에 접속된 다른 전원선과는 상이한 전위를 공급할 수 있게 된다. 따라서, 광 데이터 신호의 판독에 사용되는 전원 전위를 자유롭게 설정할 수 있어, 반도체 장치(10)의 설계의 자유도 및 범용성을 향상시킬 수 있다.
본 실시형태에서는 본 발명의 일 형태에 대하여 기재하였다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다. 즉, 본 실시형태에는 다양한 발명의 형태가 기재되어 있기 때문에, 본 발명의 일 형태는 특정한 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서, 동일한 행의 화소에서 공유된 스위치가 화소부의 외부에 제공된 반도체 장치를 예시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라서, 본 발명의 일 형태는 스위치가 동일한 행에서 공유화되지 않는 구성이어도 좋고, 스위치가 화소부의 내부에 제공되어도 좋다. 또한, 본 발명의 일 형태로서, 공유화된 스위치에 접속된 전원선을, 화소에 접속된 전원선과는 다른 배선에 의하여 구성된 반도체 장치를 예시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라서, 본 발명의 일 형태는 이들 전원선이 동일한 배선이어도 좋다.
또한, 본 실시형태에서는 행마다 노광을 수행하는 동작에 대하여 설명하였지만, 복수 행의 화소(21)(최대로 모든 화소(21))에서 동시에 노광을 수행하고, 그 후에 행마다 순차적으로 판독을 수행하는 글로벌 셔터 방식을 사용할 수도 있다. 이 경우, 왜곡(distortion)이 적은 화상을 얻을 수 있다. 여기서, 글로벌 셔터 방식에서는, 노광으로부터 판독까지의 기간, 즉 노드(FN)에 전하를 유지하는 기간이 화소(21)마다 다르다. 따라서, 글로벌 셔터 방식을 사용하는 경우에는, 시간 경과로 인한 노드(FN)의 전위 변동이 작은 것이 바람직하다. 여기서, 화소(21)에 OS 트랜지스터를 사용함으로써, 노드(FN)에 축적된 전하를 매우 긴 기간에 걸쳐 유지할 수 있기 때문에, 글로벌 셔터 방식을 사용한 경우에도 광 데이터 신호를 정확하게 판독할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다. 따라서, 본 실시형태에서 설명하는 내용(일부의 내용이어도 좋음)은 그 실시형태에서 설명하는 다른 내용(일부의 내용이어도 좋음), 및/또는, 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부의 내용이어도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 할 수 있다. 또한, 실시형태에서 설명하는 내용이란, 각각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다. 또한, 어떤 하나의 실시형태에서 설명하는 도면(일부이어도 좋음)은, 이 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부이어도 좋음), 및/또는, 하나 또는 복수의 다른 실시형태에서 설명하는 도면(일부이어도 좋음)과 조합함으로써, 더 많은 도면을 구성할 수 있다. 이것은 이하의 실시형태에서도 마찬가지이다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 화소의 구성예에 대하여 설명한다.
<화소의 레이아웃의 예>
상기 실시형태에서 사용할 수 있는 화소(21)의 레이아웃의 예를 도 5에 도시하였다. 또한, 도 5에서, 동일한 해치 패턴으로 나타낸 배선, 도전층, 반도체층은, 동일한 재료를 사용하여 동일한 공정으로 형성할 수 있다.
도 5에 도시된 화소(21)는 트랜지스터(102), 트랜지스터(103), 트랜지스터(104), 용량(105)을 갖는다. 각 소자의 접속 관계에 대해서는 도 2의 설명을 참작할 수 있으므로, 자세한 설명은 생략한다. 또한, 도 5에는 광전 변환 소자(101)를 도시하지 않았지만, 광전 변환 소자(101)는 도전층(250)에 접속된다.
반도체층(221)은 트랜지스터(102) 및 트랜지스터(103)의 활성층으로서의 기능을 갖는다. 즉, 반도체층(221)은 트랜지스터(102) 및 트랜지스터(103)에서 공유된다. 또한, 반도체층(222)은 트랜지스터(104)의 활성층으로서의 기능을 갖는다.
반도체층(221)은 도전층(231), 도전층(232)에 접속된다. 도전층(231)은 개구부(251)를 통하여 도전층(250)에 접속된다. 도전층(232)은 개구부(253)를 통하여 도전층(212)에 접속된다. 또한, 반도체층(221)은 개구부(255)를 통하여 도전층(243)에 접속된다.
도전층(231)은 트랜지스터(102)의 소스 및 드레인 중 한쪽으로서의 기능을 갖는다. 도전층(232)은 트랜지스터(103)의 소스 및 드레인 중 한쪽으로서의 기능을 갖는다. 도전층(243)은 트랜지스터(102)의 소스 및 드레인 중 다른 쪽, 트랜지스터(103)의 소스 및 드레인 중 다른 쪽, 트랜지스터(104)의 게이트, 및 용량(105)의 한쪽 전극으로서의 기능을 갖는다.
반도체층(222)은 도전층(233), 도전층(234)에 접속된다. 도전층(233)은 개구부(256)를 통하여 도전층(202)에 접속된다. 도전층(234)은 개구부(257)를 통하여 도전층(211)에 접속된다.
도전층(233)은 트랜지스터(104)의 소스 및 드레인 중 한쪽으로서의 기능을 갖는다. 도전층(234)은 트랜지스터(104)의 소스 및 드레인 중 다른 쪽으로서의 기능을 갖는다.
여기서, 도전층(212)은 배선(VPR)에 대응하고, 도전층(202)은 배선(SE)에 대응하고, 도전층(211)은 배선(OUT)에 대응한다. 또한, 반도체층(221)과 도전층(243)이 접속된 노드가 노드(FN)에 대응한다.
반도체층(221) 및 반도체층(222)으로서는, 각종 단결정 반도체층이나 비단결정 반도체층 등을 사용할 수 있지만, 산화물 반도체층을 사용하는 것이 특히 바람직하다. 이 경우, 트랜지스터(102)~(104)는 OS 트랜지스터가 된다.
도전층(241)은 개구부(252)를 통하여 도전층(203)에 접속된다. 도전층(241)은 트랜지스터(102)의 게이트로서의 기능을 갖는다. 또한, 도전층(241)은 도전층(203)의 일부로 구성되어도 좋다. 여기서, 도전층(203)은 배선(TX)에 대응한다.
도전층(242)은 개구부(254)를 통하여 도전층(204)에 접속된다. 도전층(242)은 트랜지스터(103)의 게이트로서의 기능을 갖는다. 또한, 도전층(242)은 도전층(204)의 일부로 구성되어도 좋다. 여기서, 도전층(204)은 배선(PR)에 대응한다.
도전층(201)은 절연층(미도시)을 개재(介在)하여 도전층(243)과 중첩되는 영역을 갖는다. 도전층(201)은 용량(105)의 다른 쪽 전극으로서의 기능을 갖는다. 여기서, 도전층(201)은 배선(VPD)에 대응한다.
도 5에서는, 트랜지스터(102)~(104)를 톱 게이트형으로 하였지만, 트랜지스터(102)~(104)는 각각 톱 게이트형이어도 보텀 게이트형이어도 좋다.
또한, 도 5에서는, 반도체층(221) 및 반도체층(222)과, 도전층(231)~(234)과, 도전층(241)~(243)과, 도전층(211) 및 도전층(212)과, 도전층(201)~(204)과, 도전층(250)이 순차적으로 적층된 구성으로 하였지만, 각 층의 상하관계는 이에 한정되지 않고, 자유롭게 설정할 수 있다.
<화소의 변형예>
다음에, 실시형태 1에서 설명한 화소(21)의 변형예에 대하여 설명한다.
화소(21)는 도 6의 (A)에 도시된 구성이어도 좋다. 도 6의 (A)에 도시된 화소(21)는 광전 변환 소자(101)의 애노드가 배선(VPD)에 접속되고, 캐소드가 트랜지스터(102)의 소스 및 드레인 중 한쪽에 접속된 점에서 도 2의 구성과는 다르다. 도 6의 (A)에서는, 배선(VPD)은 저전위 전원선이 되고, 배선(VPR)은 고전위 전원선이 된다.
또한, 본 발명의 일 형태에서는, 노드(FN)에 리셋 전위로서 배선(VPR)의 전위가 공급되었을 때, 트랜지스터(104)가 오프 상태가 되는 것이 바람직하다. 따라서, 도 6의 (A)에서는 트랜지스터(104)를 p채널형으로 하고, 배선(VPR)으로부터 노드(FN)에 High 레벨의 전위가 공급되었을 때 트랜지스터(104)가 오프 상태가 되는 구성으로 하는 것이 바람직하다.
또한, 화소(21)는 도 6의 (B)에 도시된 구성이어도 좋다. 도 6의 (B)에 도시된 화소(21)는 광전 변환 소자(101) 및 트랜지스터(102)를 복수로 갖는 점에서 도 2의 구성과는 다르다. 광전 변환 소자(101a)의 제 1 단자는 트랜지스터(102a)의 소스 및 드레인 중 한쪽에 접속되고, 제 2 단자는 배선(VPD)에 접속된다. 광전 변환 소자(101b)의 제 1 단자는 트랜지스터(102b)의 소스 및 드레인 중 한쪽에 접속되고, 제 2 단자는 배선(VPD)에 접속된다. 트랜지스터(102a)의 게이트는 배선(TXa)에 접속되고, 트랜지스터(102b)의 게이트는 배선(TXb)에 접속된다. 트랜지스터(102a)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(트랜지스터102b)의 소스 및 드레인 중 다른 쪽은 노드(FN)에 접속된다.
트랜지스터(102a)의 게이트와 트랜지스터(102b)의 게이트는 각각 다른 배선에 접속되고, 광전 변환 소자(101a)에서의 노광과 광전 변환 소자(101b)에서의 노광은 각각 독립적으로 제어된다. 이와 같은 구성으로 함으로써, 하나의 화소에서 2개의 광전 변환 소자를 사용하여 노광을 수행할 수 있다. 또한, 화소(21)에 제공되는 광전 변환 소자의 개수는 특별히 한정되지 않고, 3개 이상이어도 좋다.
또한, 화소(21)는 도 6의 (C)에 도시된 구성이어도 좋다. 도 6의 (C)에 도시된 회로는, 도 2에서의 트랜지스터(103)를 생략한 구성이다. 광전 변환 소자(101)의 애노드는 트랜지스터(102)의 소스 및 드레인 중 한쪽에 접속되고, 캐소드는 배선(VPR)에 접속된다.
화소(21)의 리셋 동작(예를 들어, 도 4에서의 기간(T1), 기간(T7)의 동작에 대응함)을 수행할 때는, 배선(VPR)의 전위를 Low 레벨로 하고, 배선(TX)의 전위를 High 레벨로 한다. 이로써, 광전 변환 소자(101)에 순방향 바이어스가 인가되어, 노드(FD)의 전위가 Low 레벨로 리셋된다. 노드(FD)가 리셋된 후에는, 배선(VPR)의 전위를 High 레벨로 하면 좋다.
또한, 화소(21)는 도 6의 (D)에 도시된 구성이어도 좋다. 도 6의 (D)에 도시된 화소(21)는, 광전 변환 소자(101)의 애노드가 배선(VPD)에 접속되고, 캐소드가 트랜지스터(102)의 소스 및 드레인 중 한쪽에 접속된 점에서 도 6의 (C)에 도시된 화소(21)와는 다르다.
화소(21)의 리셋 동작(예를 들어, 도 4에서의 기간(T1), 기간(T7)의 동작에 대응함)을 수행할 때는, 배선(VPR) 및 배선(TX)의 전위를 High 레벨로 한다. 이로써, 광전 변환 소자(101)에 순방향 바이어스가 인가되어, 노드(FD)의 전위가 High 레벨로 리셋된다. 노드(FD)가 리셋된 후에는, 배선(VPR)의 전위를 Low 레벨로 하면 좋다.
또한, 본 실시형태에서는, 노드(FN)에 리셋 전위로서 배선(VPR)의 전위가 공급됨으로써, 트랜지스터(104)가 오프 상태가 되는 것이 바람직하다. 따라서, 도 6의 (D)에서는 트랜지스터(104)를 p채널형으로 하고, 노드(FN)의 전위가 High 레벨로 리셋되었을 때 트랜지스터(104)가 오프 상태가 되는 구성으로 하는 것이 바람직하다.
또한, 도 2에서 트랜지스터(102)를 생략할 수도 있다. 도 2에서 트랜지스터(102)를 생략한 구성을 도 7의 (A)에, 도 6의 (A)에서 트랜지스터(102)를 생략한 구성을 도 7의 (B)에 각각 도시하였다.
또한, 화소(21)에 사용하는 트랜지스터에는 제 1 게이트 전극(이하, 프런트 게이트라고도 함)에 더하여, 제 2 게이트 전극(이하, 백 게이트라고도 함)이 제공되어도 좋다. 도 8에는, 트랜지스터(102)~(104)에 백 게이트가 제공된 구성을 도시하였다.
도 8의 (A)에는, 도 2에서의 트랜지스터(102)~(104)에 프런트 게이트와 접속된 백 게이트를 제공하고, 백 게이트에 프런트 게이트와 같은 전위가 공급되도록 한 구성을 도시하였다. 또한, 도 8의 (B)에는, 도 6의 (A)에서의 트랜지스터(102)~(104)에 프런트 게이트와 접속된 백 게이트를 제공하고, 백 게이트에 프런트 게이트와 같은 전위가 공급되도록 한 구성을 도시하였다. 이와 같은 구성으로 함으로써, 트랜지스터(102)~(104)의 온 전류를 증가시킬 수 있어, 고속 촬상이 가능해진다.
도 8의 (C)에는, 도 2에서의 트랜지스터(102)~(104)에 배선(VPR)과 접속된 백 게이트를 제공하고, 백 게이트에 정전위가 공급되도록 한 구성을 도시하였다. 여기서는, 배선(VPR)에 접지 전위가 공급되고 있는 것으로 한다. 도 8의 (D)에는, 도 6의 (A)에서의 트랜지스터(102)~(104)에 배선(VPD)과 접속된 백 게이트를 제공하고, 백 게이트에 정전위가 공급되도록 한 구성을 도시하였다. 여기서는, 배선(VPD)에 접지 전위가 공급되고 있는 것으로 한다. 이로써, 트랜지스터(102)~(104)의 문턱 전압을 제어할 수 있어, 신뢰성이 높은 촬상을 수행할 수 있다.
또한, 도 8의 (C)에는, 트랜지스터(102)~(104)의 백 게이트가 배선(VPR)에 접속된 구성, 도 8의 (D)에는, 트랜지스터(102)~(104)의 백 게이트가 배선(VPD)에 접속된 구성을 예시하였지만, 백 게이트는 정전위가 공급되는 다른 배선에 접속되어도 좋다. 또한, 도 6의 (B)~(D), 도 7에 도시된 화소(21)에서도, 마찬가지로 백 게이트를 제공할 수 있다.
또한, 트랜지스터(102)~(104) 각각은, 백 게이트에 프런트 게이트와 같은 전위가 공급되는 구성, 백 게이트에 정전위가 공급되는 구성, 백 게이트가 제공되지 않는 구성 중 어느 구성을 갖는 트랜지스터이어도 좋다. 즉, 하나의 화소(21)에 2종류 이상의 트랜지스터가 포함되어도 좋다.
또한, 도 2, 도 6~도 8에서, 화소(21)에 포함되는 소자를 복수의 화소에서 공유할 수도 있다. 도 2에서의 트랜지스터(103), 트랜지스터(104), 용량(105)이 4개의 화소(21)에서 공유된 화소부(20)의 구성을 도 9에 도시하였다. 도 9에서, 4개의 트랜지스터(102)가 노드(FN)에 접속되고, 노드(FN)는 트랜지스터(103), 트랜지스터(104), 용량(105)에 접속된다. 이와 같은 구성으로 함으로써, 화소부(20)의 소자 수를 줄일 수 있다.
또한, 도 9에서는 상이한 행의 화소(21)에서 트랜지스터 및 용량을 공유하는 구성을 도시하였지만, 상이한 열의 화소(21)에서 트랜지스터 또는 용량을 공유하는 구성으로 하여도 좋다. 또한, 여기서는 트랜지스터(103), 트랜지스터(104), 용량(105)이 4개의 화소에서 공유된 구성을 나타내었지만, 소자를 공유하는 화소 수는 이에 한정되지 않고, 2개의 화소, 3개의 화소, 또는 5개 이상의 화소이어도 좋다. 또한, 도 6~도 8에 도시된 화소(21)에서도 같은 구성을 적용할 수 있다.
도 2, 도 6~도 9에 도시된 구성은 자유로이 조합할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 사용한 촬상 장치에 대하여 설명한다.
도 10에 촬상 장치(300)의 구성예를 도시하였다. 촬상 장치(300)는 광 검출부(310), 데이터 처리부(320)를 갖는다.
광 검출부(310)는 화소부(20), 회로(30), 회로(40), 회로(50), 회로(60)를 갖는다. 화소부(20), 회로(30), 회로(40)로서는 상술한 실시형태에서 설명한 것을 사용할 수 있다.
회로(50)는 회로(40)로부터 입력된 아날로그 신호를 디지털 신호로 변환하는 기능을 갖는다. 회로(50)는 A/D 컨버터 등에 의하여 구성할 수 있다.
회로(60)는 회로(50)로부터 입력된 디지털 신호를 판독하는 기능을 갖는 구동 회로이다. 회로(60)는 선택 회로 등을 사용하여 구성할 수 있다. 또한, 선택 회로는 트랜지스터 등을 사용하여 구성할 수 있다. 또한, 상기 트랜지스터로서는 OS 트랜지스터 등을 사용할 수 있다.
데이터 처리부(320)는 회로(321)를 갖는다. 회로(321)는 광 검출부(310)에서 생성된 광 데이터 신호를 사용하여 화상 데이터의 생성을 수행하는 기능을 갖는다.
또한, 화소부(20)에는, 화상을 표시하는 기능을 갖는 회로를 제공하여도 좋다. 이로써, 촬상 장치(300)를 터치 패널로서 기능시킬 수도 있다.
다음에, 도 10에 도시된 촬상 장치(300)의 구동 방법의 예를 설명한다.
우선, 실시형태 1에서 설명한 방법에 의하여 화소(21)에서 광 데이터 신호가 생성된다. 화소(21)에서 생성된 광 데이터 신호는 회로(40)에 출력된다. 그리고, 회로(40)는 광 데이터 신호를 아날로그 신호로 변환하여 회로(50)에 출력한다.
회로(40)로부터 출력된 아날로그 신호는, 회로(50)에서 디지털 신호로 변환되고 회로(60)에 출력된다. 그리고, 회로(60)에서 디지털 신호가 판독된다. 회로(60)에 의하여 판독된 디지털 신호는 회로(321)에서의 처리 등에 사용된다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 반도체 장치(10)에 사용할 수 있는 소자의 구성예에 대하여 설명한다.
도 11에, 반도체 장치(10)에 사용할 수 있는 트랜지스터 및 광전 변환 소자의 구성예를 도시하였다. 또한, 본 실시형태에서는, 광전 변환 소자로서 포토다이오드를 사용한 예에 대하여 설명한다.
<구성예 1>
도 11의 (A)는 트랜지스터(801), 트랜지스터(802), 포토다이오드(803)의 구성예를 도시한 것이다. 트랜지스터(801)는 배선(819) 및 도전층(823)을 통하여 트랜지스터(802)에 접속되고, 트랜지스터(802)는 도전층(830)을 통하여 포토다이오드(803)에 접속된다.
트랜지스터(801) 및 트랜지스터(802)는 도 2, 도 3, 도 6~도 9에 도시된 반도체 장치의 각 트랜지스터나, 그 외의 반도체 장치(10)에 포함되는 트랜지스터에 자유로이 적용할 수 있다. 예를 들어, 트랜지스터(801)를 도 2, 도 3에서의 트랜지스터(110), 트랜지스터(120) 등으로서 사용하고, 트랜지스터(802)를 도 2, 도 3, 도 6~도 9에서의 트랜지스터(102)~(104) 등으로서 사용할 수 있다. 또한, 포토다이오드(803)는 도 2, 도 3, 도 6~도 9에 도시된 광전 변환 소자(101)로서 사용할 수 있다.
[트랜지스터(801)]
우선, 트랜지스터(801)에 대하여 설명한다.
트랜지스터(801)는 반도체 기판(810)을 사용하여 형성되고, 반도체 기판(810) 위의 소자 분리층(811)과, 반도체 기판(810)에 형성된 불순물 영역(812)을 갖는다. 불순물 영역(812)은 트랜지스터(801)의 소스 영역 또는 드레인 영역으로서 기능하고, 불순물 영역(812) 사이에 채널 영역이 형성된다. 또한, 트랜지스터(801)는 절연층(813), 도전층(814)을 갖는다. 절연층(813)은 트랜지스터(801)의 게이트 절연층으로서의 기능을 갖고, 도전층(814)은 트랜지스터(801)의 게이트 전극으로서의 기능을 갖는다. 또한, 도전층(814)의 측면에는 측벽(815)이 형성되어도 좋다. 또한, 도전층(814) 위에는 보호층으로서의 기능을 갖는 절연층(816), 평탄화막으로서의 기능을 갖는 절연층(817)을 형성할 수도 있다.
반도체 기판(810)으로서는 실리콘 기판을 사용한다. 또한, 기판의 재료로서는 실리콘뿐만 아니라, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 유기 반도체를 사용할 수도 있다.
소자 분리층(811)은 LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 사용하여 형성할 수 있다.
불순물 영역(812)은 반도체 기판(810)의 재료에 대하여 도전성을 부여하는 불순물 원소를 포함하는 영역이다. 반도체 기판(810)으로서 실리콘 기판을 사용하는 경우, n형 도전성을 부여하는 불순물로서는 예를 들어, 인이나 비소 등을 들 수 있고, p형 도전성을 부여하는 불순물로서는 예를 들어, 붕소, 알루미늄, 갈륨 등을 들 수 있다. 불순물 원소는 이온 주입법, 이온 도핑법 등을 사용하여 반도체 기판(810)의 소정의 영역에 첨가할 수 있다.
절연층(813)으로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함한 절연층을 사용할 수 있다. 또한, 절연층(813)은 상술한 재료를 1종류 이상 포함한 절연층이 적층되어 구성되어도 좋다.
도전층(814)으로서는 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 망가니즈, 탄탈럼, 및 텅스텐 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물 중에서 선택된 복수의 재료를 포함하는 적층이어도 좋다.
절연층(816)으로서는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함한 절연층을 사용할 수 있다. 또한, 절연층(816)은 상술한 재료를 1종류 이상 포함한 절연층이 적층되어 구성되어도 좋다.
절연층(817)으로서는 아크릴 수지, 에폭시 수지, 벤조사이클로뷰텐 수지, 폴리이미드, 폴리아마이드 등의 유기 재료를 포함한 절연층을 사용할 수 있다. 또한, 절연층(817)은 상술한 재료를 포함한 절연층이 적층되어 구성되어도 좋다. 또한, 절연층(817)에는 절연층(816)과 같은 재료를 사용할 수도 있다.
또한, 불순물 영역(812)은 도전층(818)을 통하여 배선(819)에 접속되는 구성으로 할 수 있다.
[트랜지스터(802)]
다음에, 트랜지스터(802)에 대하여 설명한다. 트랜지스터(802)는 OS 트랜지스터이다.
트랜지스터(802)는 절연층(822) 위의 산화물 반도체층(824)과, 산화물 반도체층(824) 위의 도전층(825)과, 도전층(825) 위의 절연층(826)과, 절연층(826) 위의 도전층(827)을 갖는다. 도전층(825)은 트랜지스터(802)의 소스 전극 또는 드레인 전극으로서의 기능을 갖는다. 절연층(826)은 트랜지스터(802)의 게이트 절연층으로서의 기능을 갖는다. 도전층(827)은 트랜지스터(802)의 게이트 전극으로서의 기능을 갖는다. 또한, 도전층(827) 위에는 보호층으로서의 기능을 갖는 절연층(828), 및 평탄화막으로서의 기능을 갖는 절연층(829)을 형성할 수도 있다.
또한, 절연층(822) 아래에 도전층(821)을 형성하여도 좋다. 도전층(821)은 트랜지스터(802)의 제 2 게이트 전극(백 게이트 전극)으로서의 기능을 갖는다. 도전층(821)을 형성하는 경우, 배선(819) 위에 절연층(820)을 형성하고, 절연층(820) 위에 도전층(821)을 형성할 수 있다. 또한, 배선(819)의 일부를 트랜지스터(802)의 백 게이트 전극으로 할 수도 있다. 백 게이트 전극을 갖는 OS 트랜지스터는 예를 들어 도 8에서의 트랜지스터(102)~(104) 등에 사용될 수 있다.
또한, 트랜지스터(802)와 같이 어떤 트랜지스터(T)가, 반도체막을 사이에 개재한 한 쌍의 게이트를 갖는 경우, 한쪽 게이트에는 신호(A)가 공급되고, 다른 쪽 게이트에는 고정 전위(Vb)가 공급되어도 좋다.
신호(A)는 예를 들어, 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 신호(A)는 전위가 전위(V1) 또는 전위(V2)(V1>V2로 함)의 2종류로 되는 디지털 신호이어도 좋다. 예를 들어, 전위(V1)를 고전원 전위로 하고, 전위(V2)를 저전원 전위로 할 수 있다. 신호(A)는 아날로그 신호이어도 좋다.
고정 전위(Vb)는 예를 들어, 트랜지스터(T)의 문턱 전압(VthA)을 제어하기 위한 전위이다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)이어도 좋다. 이 경우, 고정 전위(Vb)를 생성하기 위한 전위 발생 회로를 별도로 제공할 필요가 없어 바람직하다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)와 다른 전위이어도 좋다. 고정 전위(Vb)를 낮게 함으로써, 문턱 전압(VthA)을 높게 할 수 있는 경우가 있다. 이로써, 게이트와 소스 사이의 전압(Vgs)이 0V일 때의 드레인 전류를 저감하여, 트랜지스터(T)를 갖는 회로의 누설 전류를 저감할 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 낮게 하여도 좋다. 고정 전위(Vb)를 높게 함으로써, 문턱 전압(VthA)을 낮게 할 수 있는 경우가 있다. 이로써, 게이트와 소스 사이의 전압(Vgs)이 VDD일 때의 드레인 전류를 증가시켜 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 높게 하여도 좋다.
또한, 트랜지스터(T)의 한쪽 게이트에는 신호(A)가 공급되고, 다른 쪽 게이트에는 신호(B)가 공급되어도 좋다. 신호(B)는 예를 들어, 트랜지스터(T)의 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 신호(B)는 전위가 전위(V3) 또는 전위(V4)(V3>V4로 함)의 2종류로 되는 디지털 신호이어도 좋다. 예를 들어, 전위(V3)를 고전원 전위로 하고, 전위(V4)를 저전원 전위로 할 수 있다. 신호(B)는 아날로그 신호이어도 좋다.
신호(A)와 신호(B)가 둘 다 디지털 신호인 경우, 신호(B)는 신호(A)와 같은 디지털 값을 갖는 신호이어도 좋다. 이 경우, 트랜지스터(T)의 온 전류를 향상시켜 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 이 때, 신호(A)의 전위(V1)는 신호(B)의 전위(V3)와 달라도 좋다. 또한, 신호(A)의 전위(V2)는 신호(B)의 전위(V4)와 달라도 좋다. 예를 들어, 신호(B)가 입력되는 게이트에 대응하는 게이트 절연막이 신호(A)가 입력되는 게이트에 대응하는 게이트 절연막보다 두꺼운 경우, 신호(B)의 전위 진폭(V3-V4)을 신호(A)의 전위 진폭(V1-V2)보다 크게 하여도 좋다. 이렇게 함으로써, 트랜지스터(T)의 도통 상태 또는 비도통 상태에 대하여 신호(A)가 미치는 영향과 신호(B)가 미치는 영향을 같은 정도로 할 수 있는 경우가 있다.
신호(A)와 신호(B)가 둘 다 디지털 신호인 경우, 신호(B)는 신호(A)와 다른 디지털 값을 갖는 신호이어도 좋다. 이 경우, 신호(A)와 신호(B)에 의하여 따로따로 트랜지스터(T)를 제어할 수 있어, 더 높은 기능을 실현할 수 있는 경우가 있다. 예를 들어, 트랜지스터(T)가 n채널형이라면, 신호(A)가 전위(V1)이고 신호(B)가 전위(V3)일 때만 도통 상태가 되는 경우나, 신호(A)가 전위(V2)이고 신호(B)가 전위(V4)일 때만 비도통 상태가 되는 경우에는 하나의 트랜지스터로 NAND 회로나 NOR 회로 등의 기능을 실현할 수 있는 경우가 있다. 또한, 신호(B)는 문턱 전압(VthA)을 제어하기 위한 신호이어도 좋다. 예를 들어, 신호(B)는 트랜지스터(T)를 갖는 회로가 동작하는 기간과, 상기 회로가 동작하지 않는 기간에 다른 전위가 되는 신호이어도 좋다. 신호(B)는 회로의 동작 모드에 따라 다른 전위가 되는 신호이어도 좋다. 이 경우, 신호(B)는 신호(A)만큼 빈번하게 전위가 전환되지 않는 경우가 있다.
신호(A)와 신호(B)가 둘 다 아날로그 신호인 경우, 신호(B)는 신호(A)와 같은 전위의 아날로그 신호, 신호(A)의 전위를 상수배한 아날로그 신호, 또는 신호(A)의 전위를 상수만큼 가산 또는 감산한 아날로그 신호 등이어도 좋다. 이 경우, 트랜지스터(T)의 온 전류를 향상시켜 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 신호(B)는 신호(A)와 다른 아날로그 신호이어도 좋다. 이 경우, 신호(A)와 신호(B)에 의하여 따로따로 트랜지스터(T)를 제어할 수 있어, 더 높은 기능을 실현할 수 있는 경우가 있다.
신호(A)가 디지털 신호이고 신호(B)가 아날로그 신호이어도 좋다. 신호(A)가 아날로그 신호이고 신호(B)가 디지털 신호이어도 좋다.
또한, 트랜지스터(T)의 한쪽 게이트에는 고정 전위(Va)가 공급되고, 다른 쪽 게이트에는 고정 전위(Vb)가 공급되어도 좋다. 트랜지스터(T)의 양쪽 게이트에 고정 전위를 공급할 때, 트랜지스터(T)를 저항 소자와 동등한 소자로서 기능시킬 수 있는 경우가 있다. 예를 들어, 트랜지스터(T)가 n채널형일 때, 고정 전위(Va) 또는 고정 전위(Vb)를 높게(낮게) 함으로써, 트랜지스터의 실효 저항을 낮게(높게) 할 수 있는 경우가 있다. 고정 전위(Va) 및 고정 전위(Vb)를 둘 다 높게(낮게) 함으로써, 게이트를 하나만 갖는 트랜지스터에 의하여 얻어지는 실효 저항보다 낮은(높은) 실효 저항이 얻어지는 경우가 있다.
절연층(822)으로서는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함한 절연층을 사용할 수 있다. 또한, 절연층(822)은 상기 재료를 1종류 이상 포함한 절연층이 적층되어 구성되어도 좋다. 또한, 절연층(822)은 산화물 반도체층(824)에 산소를 공급할 수 있는 기능을 갖는 것이 바람직하다. 산화물 반도체층(824) 내에 산소 결손이 있어도, 절연층으로부터 공급되는 산소에 의하여 산소 결손이 수복(修復)되기 때문이다. 산소를 공급하기 위한 처리로서는 예를 들어, 가열 처리 등이 있다.
산화물 반도체층(824)에는 산화물 반도체층을 사용할 수 있다. 산화물 반도체로서는 산화 인듐, 산화 주석, 산화 갈륨, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 들 수 있다. 특히 In-Ga-Zn 산화물을 사용하는 것이 바람직하다.
여기서, In-Ga-Zn 산화물이란, In과 Ga과 Zn을 주성분으로 함유한 산화물을 뜻한다. 다만, In과 Ga과 Zn 이외의 금속 원소가 불순물로 함유되는 경우도 있다. 또한, In-Ga-Zn 산화물로 구성된 막을 IGZO막이라고도 한다.
도전층(825)으로서는 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 망가니즈, 탄탈럼, 및 텅스텐 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물 중에서 선택된 복수의 재료를 포함하는 적층이어도 좋다. 대표적으로는 특히 산소와 결합되기 쉬운 타이타늄이나, 나중에 수행되는 프로세스 온도를 비교적 높게 할 수 있는 등의 이유로 융점이 높은 텅스텐을 사용하는 것이 더 바람직하다. 또한, 저저항의 구리나 구리-망가니즈 등의 합금과 상기 재료의 적층을 사용하여도 좋다. 산소와 결합되기 쉬운 재료를 사용한 도전층(825)이 산화물 반도체층(824)과 접촉한 경우, 산화물 반도체층(824) 내에 산소 결손을 갖는 영역이 형성된다. 막 내에 약간 포함되는 수소가 상기 산소 결손으로 확산됨으로써, 그 영역이 현저하게 n형화된다. 이 n형화된 영역은 트랜지스터의 소스 영역 또는 드레인 영역으로서의 기능을 가질 수 있다.
절연층(826)으로서는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함한 절연층을 사용할 수 있다. 또한, 절연층(826)은 상술한 재료를 1종류 이상 포함한 절연층이 적층되어 구성되어도 좋다.
도전층(827)으로서는 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 망가니즈, 탄탈럼, 및 텅스텐 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 합금이나 상기 재료의 도전성 질화물을 사용하여도 좋다. 또한, 상기 재료, 상기 재료의 합금, 및 상기 재료의 도전성 질화물 중에서 선택된 복수의 재료를 포함하는 적층이어도 좋다.
절연층(828)으로서는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함한 절연막을 사용할 수 있다. 또한, 절연층(828)은 상술한 재료를 1종류 이상 포함한 절연층이 적층되어 구성되어도 좋다.
절연층(829)에는 아크릴 수지, 에폭시 수지, 벤조사이클로뷰텐 수지, 폴리이미드, 폴리아마이드 등의 유기 재료를 사용할 수 있다. 또한, 절연층(817)은 상술한 재료를 포함한 절연층이 적층되어 구성되어도 좋다. 또한, 절연층(829)에는 절연층(828)과 같은 재료를 사용할 수도 있다.
[포토다이오드(803)]
다음에, 포토다이오드(803)에 대하여 설명한다.
포토다이오드(803)는 n형 반도체층(832)과, i형 반도체층(833)과, p형 반도체층(834)이 순차적으로 적층되어 형성된다. i형 반도체층(833)에는 비정질 실리콘을 사용하는 것이 바람직하다. 또한, n형 반도체층(832) 및 p형 반도체층(834)에는 도전성을 부여하는 불순물을 포함한 비정질 실리콘 또는 미결정 실리콘을 사용할 수 있다. 비정질 실리콘을 사용한 포토다이오드는 가시광의 파장 영역에 대한 감도가 높으므로 바람직하다. 또한, p형 반도체층(834)이 수광면이 됨으로써, 포토다이오드의 출력 전류를 높일 수 있다.
캐소드로서의 기능을 갖는 n형 반도체층(832)은 도전층(830)을 통하여 트랜지스터(802)의 도전층(825)에 접속된다. 또한, 애노드로서의 기능을 갖는 p형 반도체층(834)은 배선(837)에 접속된다. 또한, 포토다이오드(803)는 배선(831)이나 도전층(836)을 통하여 다른 배선에 접속된 구성으로 할 수도 있다. 또한, 보호막으로서의 기능을 갖는 절연층(835)을 형성할 수도 있다.
도 11의 (A)에 도시된 바와 같이, 트랜지스터(802)를 트랜지스터(801) 위에 적층하고, 포토다이오드(803)를 트랜지스터(802) 위에 적층함으로써, 반도체 장치의 면적을 축소할 수 있다. 또한, 트랜지스터(801), 트랜지스터(802), 및 포토다이오드(803)가 중첩되는 영역을 갖는 구조로 함으로써, 반도체 장치의 면적을 더 축소할 수 있다.
또한, 도 11의 (A)에서는 불순물 영역(812)과 도전층(825)이 접속되는 구조, 즉 트랜지스터(801)의 소스 및 드레인 중 한쪽과 트랜지스터(802)의 소스 및 드레인 중 한쪽이 접속되는 구조를 도시하였지만, 트랜지스터(801)와 트랜지스터(802)의 접속 관계는 이에 한정되지 않는다. 예를 들어, 도 11의 (B)에 도시된 바와 같이, 도전층(814)과 도전층(825)이 접속되는 구조, 즉 트랜지스터(801)의 게이트와 트랜지스터(802)의 소스 및 드레인 중 한쪽이 접속되는 구조로 할 수도 있다.
또한, 여기서는 도시하지 않았지만, 트랜지스터(801)의 게이트와 트랜지스터(802)의 게이트가 접속된 구조나 트랜지스터(801)의 소스 및 드레인 중 한쪽과 트랜지스터(802)의 게이트가 접속된 구조로 할 수도 있다.
또한, 도 11의 (C)에 도시된 바와 같이 OS 트랜지스터를 생략하여, 포토다이오드(803)가 트랜지스터(801)에 접속된 구성으로 할 수도 있다. 도 11의 (C)에 도시된 구조는, 예를 들어 도 2에서의 트랜지스터 모두를 단결정 트랜지스터로 하는 경우 등에 사용할 수 있다. 이와 같이 OS 트랜지스터를 생략함으로써, 반도체 장치의 제작 공정 수를 삭감할 수 있다.
<구성예 2>
도 11에서는 포토다이오드(803)가 트랜지스터(802) 위에 적층된 구조를 도시하였지만, 포토다이오드(803)의 위치는 이에 한정되지 않는다. 예를 들어, 도 12의 (A)에 도시된 바와 같이 포토다이오드(803)를 트랜지스터(801)와 트랜지스터(802) 사이의 층에 제공할 수도 있다.
또한, 도 12의 (B)에 도시된 바와 같이 포토다이오드(803)를 트랜지스터(802)와 동일한 층에 제공할 수도 있다. 이 경우, 도전층(825)을 트랜지스터(802)의 소스 전극 또는 드레인 전극, 및 포토다이오드(803)의 전극으로서 사용할 수 있다.
또한, 도 12의 (C)에 도시된 바와 같이 포토다이오드(803)를 트랜지스터(801)와 동일한 층에 제공할 수도 있다. 이 경우, 트랜지스터(801)의 게이트 전극으로서의 기능을 갖는 도전층(814)과, 포토다이오드(803)의 전극으로서의 기능을 갖는 배선(831)을 동일한 재료를 사용하여 동시에 형성할 수 있다.
<구성예 3>
반도체 기판(810)을 사용하여 복수의 트랜지스터를 형성할 수도 있다. 도 13의 (A)는 반도체 기판(810)을 사용하여 트랜지스터(804) 및 트랜지스터(805)를 형성한 예이다.
트랜지스터(804)는 불순물 영역(842)과, 게이트 절연막으로서의 기능을 갖는 절연층(843)과, 게이트 전극으로서의 기능을 갖는 도전층(844)을 갖는다. 트랜지스터(805)는 불순물 영역(852)과, 게이트 절연막으로서의 기능을 갖는 절연층(853)과, 게이트 전극으로서의 기능을 갖는 도전층(854)을 갖는다. 트랜지스터(804) 및 트랜지스터(805)의 구조나 재료는 트랜지스터(801)와 마찬가지이므로 자세한 설명은 생략한다.
여기서, 불순물 영역(842)은 불순물 영역(852)과는 반대의 도전형을 부여하는 불순물 원소를 포함한다. 즉, 트랜지스터(804)는 트랜지스터(805)와 반대의 극성을 갖는다. 또한, 도 13의 (A)에 도시된 바와 같이, 불순물 영역(842)은 불순물 영역(852)에 접속된 구성으로 할 수 있다. 이로써, 트랜지스터(804) 및 트랜지스터(805)를 사용한 CMOS(Complementary Metal Oxide Semiconductor) 인버터를 구성할 수 있다.
도 13의 (A)의 구성에 의하여, 반도체 기판(810)을 사용한 트랜지스터를 사용하여, 도 1, 도 10에서의 회로(30), 회로(40), 회로(50), 회로(60), 데이터 처리부(320)를 형성하고, 이들 회로 위에, OS 트랜지스터로 형성된 화소부(20)를 적층할 수 있다. 이로써, 반도체 장치의 면적을 축소할 수 있다.
또한, 도 13의 (B)에 도시된 바와 같이, OS 트랜지스터인 트랜지스터(807)가 반도체 기판(810)을 사용하여 형성된 트랜지스터(806) 위에 적층된 구조에 있어서, 불순물 영역(861)과 도전층(862)이 접속되는 구성, 즉 트랜지스터(806)의 소스 및 드레인 중 한쪽과 트랜지스터(807)의 소스 및 드레인 중 한쪽이 접속된 구성으로 할 수도 있다. 이로써, 반도체 기판(810)을 사용하여 형성된 트랜지스터와 OS 트랜지스터를 사용한 CMOS 인버터를 구성할 수 있다.
반도체 기판(810)을 사용하여 형성된 트랜지스터(806)는 OS 트랜지스터와 비교하여 p채널형 트랜지스터를 제작하기 쉽다. 그러므로, 트랜지스터(806)를 p채널형 트랜지스터로 하고, 트랜지스터(807)를 n채널형 트랜지스터로 하는 것이 바람직하다. 이로써, 반도체 기판(810)에 극성이 다른 2종류의 트랜지스터를 형성하지 않고 CMOS 인버터를 형성할 수 있어, 반도체 장치의 제작 공정 수를 삭감할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 컬러 필터 등이 부가된 촬상 장치의 구성예에 대하여 설명한다.
도 14의 (A)는 도 11~도 13 등에 도시된 구성에 컬러 필터 등을 부가한 형태의 일례를 도시한 단면도이며, 3화소분의 회로(화소(21a), 화소(21b), 화소(21c))가 차지하는 영역을 도시한 것이다. 층(1100)에 형성되는 포토다이오드(803) 위에 절연층(1500)이 형성된다. 절연층(1500)에는 가시광에 대한 투광성이 높은 산화 실리콘막 등을 사용할 수 있다. 또한, 패시베이션막으로서 질화 실리콘막을 적층하는 구성으로 하여도 좋다. 또한, 반사 방지막으로서 산화 하프늄 등의 유전체막을 적층하는 구성으로 하여도 좋다.
절연층(1500) 위에는 차광층(1510)이 형성된다. 차광층(1510)은 상부의 컬러 필터를 통과하는 광의 혼색을 방지하는 작용을 갖는다. 차광층(1510)에는 알루미늄, 텅스텐 등의 금속층을 사용하거나, 상기 금속층과 반사 방지막으로서의 기능을 갖는 유전체막의 적층을 사용할 수 있다.
절연층(1500) 및 차광층(1510) 위에는 평탄화막으로서 유기 수지층(1520)이 형성되고, 화소(21a), 화소(21b), 및 화소(21c) 위에 각각 컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c)가 쌍이 되도록 형성된다. 컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c)에 각각 R(적색), G(녹색), B(청색) 등의 색을 할당함으로써 컬러 화상을 얻을 수 있다.
컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c) 위에는 마이크로 렌즈 어레이(1540)가 제공되고, 하나의 렌즈를 통과하는 광이 바로 아래의 컬러 필터를 통과하여 포토다이오드에 조사된다.
또한, 층(1400)과 접하도록 지지 기판(1600)이 제공된다. 지지 기판(1600)으로서는 실리콘 기판 등의 반도체 기판, 유리 기판, 금속 기판, 세라믹 기판 등의 경질(硬質) 기판을 사용할 수 있다. 또한, 층(1400)과 지지 기판(1600) 사이에는 접착층이 되는 무기 절연층이나 유기 수지층이 형성되어도 좋다.
상기 촬상 장치의 구성에 있어서, 컬러 필터(1530a), 컬러 필터(1530b), 및 컬러 필터(1530c) 대신에 광학 변환층(1550)을 사용하여도 좋다(도 14의 (B) 참조). 광학 변환층(1550)을 사용함으로써, 다양한 파장 영역에서의 화상을 얻을 수 있는 촬상 장치로 할 수 있다.
예를 들어, 광학 변환층(1550)에 가시광선의 파장 이하의 광을 차단하는 필터를 사용하면, 적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(1550)에 적외선의 파장 이하의 광을 차단하는 필터를 사용하면, 원적외선 촬상 장치로 할 수 있다. 또한, 광학 변환층(1550)에 가시광선의 파장 이상의 광을 차단하는 필터를 사용하면, 자외선 촬상 장치로 할 수 있다.
또한, 광학 변환층(1550)에 신틸레이터를 사용하면, 의료용 X선 촬상 장치 등 방사선의 강약을 가시화한 화상을 얻는 촬상 장치로 할 수 있다. 피사체를 투과한 X선 등의 방사선이 신틸레이터에 입사되면 포토루미네선스라는 현상에 의하여 가시광선이나 자외광선 등의 광(형광)으로 변환된다. 그리고, 상기 광을 포토다이오드(803)에서 검지함으로써 화상 데이터를 취득한다.
신틸레이터는 X선이나 감마선 등의 방사선이 조사되면 그 에너지를 흡수하여 가시광이나 자외광을 발하는 물질, 또는 상기 물질을 포함하는 재료로 이루어지고, 예를 들어 Gd2O2S:Tb, Gd2O2S:Pr, Gd2O2S:Eu, BaFCl:Eu, NaI, CsI, CaF2, BaF2, CeF3, LiF, LiI, ZnO 등의 재료나 이들을 수지나 세라믹에 분산시킨 것이 알려져 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 반도체 장치(10)의 다른 구성예에 대하여 설명한다.
도 15의 (A)는 화소(21)의 구성예를 도시한 것이다. 도 15의 (A)의 화소(21)는 도 2 등에 도시된 화소(21)에서의 광전 변환 소자(101)로서 셀레늄계 반도체를 포함하는 소자(900)를 사용한 구성이다.
셀레늄계 반도체를 포함하는 소자는 전압을 인가함으로써 하나의 조사된 광자로부터 복수의 전자를 추출할 수 있는 애벌란시 증배(avalanche multiplication)라는 현상을 이용하여 광전 변환이 가능한 소자이다. 따라서, 셀레늄계 반도체를 포함하는 화소(21)에서는 입사되는 광량에 대하여, 얻어지는 전자의 양을 많게 할 수 있어, 고감도의 센서로 할 수 있다. 또한, 셀레늄계 재료를 광전 변환층에 사용한 광전 변환 소자에서는, 애벌란시 현상이 일어나기 쉽도록 비교적 높은 전압(예를 들어 10V 이상)을 인가하는 것이 바람직하다. 또한, 이 때, 트랜지스터(102)~(104)에는, 드레인 내압이 높은 OS 트랜지스터를 사용하는 것이 바람직하다.
셀레늄계 반도체로서는 비정질성을 갖는 셀레늄계 반도체, 또는 결정성을 갖는 셀레늄계 반도체를 사용할 수 있다. 결정성을 갖는 셀레늄계 반도체는 비정질성을 갖는 셀레늄계 반도체를 성막한 후, 가열 처리함으로써 얻을 수 있다. 또한, 결정성을 갖는 셀레늄계 반도체의 결정 입경을 화소 피치보다 작게 함으로써 화소들 간의 특성 편차가 저감되고, 얻어지는 화상의 화질이 균일하게 되어 바람직하다.
셀레늄계 반도체(특히, 결정성을 갖는 셀레늄계 반도체)는 넓은 파장 영역의 광 흡수 계수를 갖는 등의 특성을 갖는다. 그러므로, 가시광이나 자외광뿐만 아니라 X선이나 감마선 등 폭넓은 파장 영역의 촬상 소자로서 이용할 수 있고 X선이나 감마선 등 단파장 영역의 광을 직접 전하로 변환할 수 있는, 소위 직접 변환형 소자로서 사용할 수 있다.
도 15의 (B)는 소자(900)의 구성예를 도시한 것이다. 소자(900)는 기판(901), 전극(902), 광전 변환층(903), 전극(904)을 갖는다. 전극(904)은 트랜지스터(102)의 소스 및 드레인 중 한쪽에 접속된다. 또한, 여기서는 소자(900)가 복수의 광전 변환층(903) 및 복수의 전극(904)을 갖고, 복수의 전극(904) 각각이 트랜지스터(102)에 접속된 예를 제시하였지만, 광전 변환층(903), 전극(904)의 개수는 이에 특별히 한정되지 않으며, 하나이든 복수이든 어느 쪽이라도 좋다.
기판(901) 및 전극(902)이 제공되는 측으로부터 광전 변환층(903)을 향하여 광이 입사된다. 그러므로, 기판(901) 및 전극(902)은 투광성을 갖는 것이 바람직하다. 기판(901)으로서는 유리 기판을 사용할 수 있다. 또한, 전극(902)으로서는 인듐 주석 산화물(ITO: Indium Tin Oxide)을 사용할 수 있다.
광전 변환층(903)은 셀레늄을 포함한다. 광전 변환층(903)에는 각종 셀레늄계 반도체를 사용할 수 있다.
광전 변환층(903), 및 광전 변환층(903)에 적층하여 제공되는 전극(902)은 화소(21)마다 형상을 가공하지 않고 사용할 수 있다. 그러므로, 형상을 가공하기 위한 공정을 삭감할 수 있으므로, 제작 비용의 저감, 및 제조 수율 향상을 도모할 수 있다.
또한, 셀레늄계 반도체의 예로서는 황동석(chalcopyrite)계 반도체를 들 수 있다. 구체적인 예로서는 CuIn1 - xGaxSe2(x는 0 이상 1 이하)(CIGS라고 약기함)를 들 수 있다. CIGS는 증착법이나 스퍼터링법 등을 사용하여 형성할 수 있다.
셀레늄계 반도체로서 황동석계 반도체를 사용한 경우에는 수 V 이상(5V~20V 정도)의 전압을 인가함으로써 애벌란시 증배를 발현할 수 있다. 따라서, 광전 변환층(903)에 전압을 인가함으로써, 광의 조사에 의하여 생기는 신호 전하의 이동의 직진성을 높일 수 있다. 또한, 광전 변환층(903)의 막 두께를 1μm 이하로 함으로써, 인가 전압을 작게 할 수 있다. 또한, 트랜지스터(102)~(104)에 OS 트랜지스터를 사용함으로써, 상기 전압이 인가된 경우에도, 화소(21)를 정상적으로 동작시킬 수 있다.
또한, 광전 변환층(903)의 막 두께가 얇은 경우, 전압 인가 시에 암 전류가 흐르는 경우가 있지만, 상술한 황동석계 반도체인 CIGS에 암 전류가 흐르는 것을 방지하기 위한 층(정공 주입 장벽층)을 제공함으로써, 암 전류가 흐르는 것을 억제할 수 있다. 도 15의 (C)는 도 15의 (B)에서 정공 주입 장벽층(905)을 추가적으로 제공한 구성을 도시한 것이다.
정공 주입 장벽층에는 산화물 반도체를 사용하면 좋고, 일례로서는 산화 갈륨을 사용할 수 있다. 정공 주입 장벽층의 막 두께는 광전 변환층(903)의 막 두께보다 얇은 것이 바람직하다.
상술한 바와 같이, 셀레늄계 반도체를 사용하여 센서를 형성함으로써, 고감도의 센서를 실현할 수 있다. 따라서, 본 발명의 일 형태와 조합함으로써, 정밀도가 더 높은 촬상 데이터 취득이 가능해진다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 상기 실시형태에서 사용할 수 있는 트랜지스터의 구성에 대하여 설명한다.
<트랜지스터의 구성예 1>
도 16의 (A)에, 상기 실시형태에서 사용할 수 있는 트랜지스터(400)의 구성을 도시하였다. 트랜지스터(400)는 절연층(402) 및 절연층(403)을 개재하여 절연층(401) 위에 형성된다. 또한, 여기서는 트랜지스터(400)를 톱 게이트 구조의 트랜지스터로 하여 예시하였지만, 보텀 게이트 구조의 트랜지스터로 하여도 좋다.
또한, 트랜지스터(400)는 역 스태거형 트랜지스터나 순 스태거형 트랜지스터로 할 수도 있다. 또한, 채널이 형성되는 반도체층을 2개의 게이트 전극 사이에 끼우는 구조인 듀얼 게이트형의 트랜지스터를 사용할 수도 있다. 또한, 싱글 게이트 구조의 트랜지스터에 한정되지 않고, 복수의 채널 형성 영역을 갖는 멀티 게이트형 트랜지스터, 예를 들어, 더블 게이트형 트랜지스터로 하여도 좋다.
또한, 트랜지스터(400)는 플레이너형, FIN형(핀형), TRI-GATE형(트라이 게이트형) 등의 구성으로 할 수도 있다.
트랜지스터(400)는 게이트 전극으로서 기능할 수 있는 전극(443)과, 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있는 전극(444)과, 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능할 수 있는 전극(445)과, 게이트 절연층으로서 기능할 수 있는 절연층(411)과, 반도체층(421)을 갖는다.
절연층(402)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등 불순물의 확산을 방지하는 기능을 갖는 절연막을 사용하여 형성하는 것이 바람직하다. 상기 절연막으로서는 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄, 산화질화 알루미늄 등이 있다. 또한, 상기 절연막에, 질화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨, 산화 알루미늄 등을 사용함으로써, 절연층(401) 측으로부터 확산되는 불순물이 반도체층(421)에 도달되는 것을 억제할 수 있다. 또한, 절연층(402)은 스퍼터링법, CVD(Chemical Vapor Deposition)법, 증착법, 열산화법 등으로 형성할 수 있다. 절연층(402)은 이들 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
절연층(403)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등의 산화물 재료나, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 재료 등을 단층 또는 적층으로 하여 형성할 수 있다. 절연층(403)은 스퍼터링법이나 CVD법, 열산화법, 도포법, 인쇄법 등을 사용하여 형성할 수 있다.
반도체층(421)에 산화물 반도체를 사용하는 경우, 절연층(402)에 화학 양론적 조성을 만족시키는 산소의 양보다 많은 산소를 포함한 절연층을 사용하여 형성하는 것이 바람직하다. 화학 양론적 조성을 만족시키는 산소의 양보다 많은 산소를 포함한 절연층은 가열에 의하여 산소의 일부가 탈리된다. 화학 양론적 조성을 만족시키는 산소의 양보다 많은 산소를 포함한 절연층은, TDS(Thermal Desorption Spectroscopy) 분석을 수행하였을 때, 산소 원자로 환산한 산소의 탈리량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 절연층이다. 또한, 이 TDS 분석 시의 층의 표면 온도의 범위는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하인 것이 바람직하다.
또한, 화학 양론적 조성을 만족시키는 산소의 양보다 많은 산소를 포함한 절연층은, 절연층에 산소를 첨가하는 처리를 하여 형성할 수도 있다. 산소를 첨가하는 처리는 산소 분위기하에서의 가열 처리나, 이온 주입 장치, 이온 도핑 장치, 또는 플라즈마 처리 장치를 사용하여 수행할 수 있다. 산소를 첨가하기 위한 가스로서는, 16O2 또는 18O2 등의 산소 가스, 아산화 질소 가스, 또는 오존 가스 등을 사용할 수 있다. 또한, 본 명세서에서는 산소를 첨가하는 처리를 '산소 도핑 처리'라고도 한다.
반도체층(421)은 단결정 반도체, 다결정 반도체, 미결정 반도체, 나노 결정 반도체, 세미어모퍼스 반도체, 비정질 반도체 등을 사용하여 형성할 수 있다. 예를 들어 비정질 실리콘이나 미결정 저마늄 등을 사용할 수 있다. 또한, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체나, 유기 반도체 등을 사용할 수 있다.
본 실시형태에서는 반도체층(421)에 산화물 반도체를 사용하는 예에 대하여 설명한다. 또한, 본 실시형태에서는 반도체층(421)을 반도체층(421a), 반도체층(421b), 및 반도체층(421c)의 적층으로 하는 경우에 대하여 설명한다.
반도체층(421a), 반도체층(421b), 및 반도체층(421c)은 In 및 Ga 중 한쪽, 또는 양쪽을 포함한 재료로 형성할 수 있다. 대표적으로는, In-Ga 산화물(In 및 Ga을 포함한 산화물), In-Zn 산화물(In 및 Zn을 포함한 산화물), In-M-Zn 산화물(In, 원소 M, 및 Zn을 포함한 산화물. 원소 M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중에서 선택된 1종류 이상의 원소이고, In보다 산소와의 결합력이 강한 금속 원소임)을 들 수 있다.
반도체층(421a) 및 반도체층(421c)은 반도체층(421b)을 구성하는 금속 원소 중 같은 금속 원소를 1종 이상 포함한 재료로 형성되는 것이 바람직하다. 이러한 재료를 사용하면, 반도체층(421a)과 반도체층(421b)의 계면, 및 반도체층(421c)과 반도체층(421b)의 계면에 계면 준위가 생기기 어렵게 할 수 있다. 따라서, 계면에서의 캐리어의 산란이나 포획이 일어나기 어렵고, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있게 된다. 또한, 트랜지스터의 문턱 전압의 편차를 저감시킬 수 있게 된다. 따라서, 양호한 전기 특성을 갖는 반도체 장치를 구현할 수 있게 된다.
반도체층(421a) 및 반도체층(421c)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 반도체층(421b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
또한, 반도체층(421b)이 In-M-Zn 산화물이고, 반도체층(421a) 및 반도체층(421c)도 In-M-Zn 산화물일 때, 반도체층(421a) 및 반도체층(421c)을 In:M:Zn=x1:y1:z1[원자수비], 반도체층(421b)을 In:M:Zn=x2:y2:z2[원자수비]로 하면, y1/x1이 y2/x2보다 크게 되도록 반도체층(421a), 반도체층(421c), 및 반도체층(421b)을 선택한다. 바람직하게는 y1/x1이 y2/x2보다 1.5배 이상 크게 되도록 반도체층(421a), 반도체층(421c), 및 반도체층(421b)을 선택한다. 더 바람직하게는 y1/x1이 y2/x2보다 2배 이상 크게 되도록 반도체층(421a), 반도체층(421c), 및 반도체층(421b)을 선택한다. 더 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크게 되도록 반도체층(421a), 반도체층(421c), 및 반도체층(421b)을 선택한다. 이 때, 반도체층(421b)에 있어서, y1이 x1 이상이면 트랜지스터에 안정된 전기 특성을 부여할 수 있으므로 바람직하다. 다만, y1이 x1의 3배 이상이면, 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y1은 x1의 3배 미만인 것이 바람직하다. 반도체층(421a) 및 반도체층(421c)을 상기 구성으로 함으로써, 반도체층(421a) 및 반도체층(421c)을 반도체층(421b)보다 산소 결손이 발생하기 어려운 층으로 할 수 있다.
또한, 반도체층(421a) 및 반도체층(421c)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In과 원소 M의 함유율은, 바람직하게는 In이 50atomic% 미만이고 원소 M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만이고 원소 M이 75atomic% 이상이다. 또한, 반도체층(421b)이 In-M-Zn 산화물일 때, Zn 및 O를 제외한 In과 원소 M의 함유율은 바람직하게는 In이 25atomic% 이상이고 원소 M이 75atomic% 미만, 더 바람직하게는 In이 34atomic% 이상이고 원소 M이 66atomic% 미만이다.
예를 들어, In 또는 Ga을 포함한 반도체층(421a) 및 In 또는 Ga을 포함한 반도체층(421c)으로서, In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 또는 1:9:6 등의 원자수비를 갖는 타깃을 사용하여 형성한 In-Ga-Zn 산화물이나, In:Ga=1:9 등의 원자수비를 갖는 타깃을 사용하여 형성한 In-Ga 산화물이나, 산화 갈륨 등을 사용할 수 있다. 또한, 반도체층(421b)으로서, In:Ga:Zn=3:1:2, 1:1:1, 5:5:6, 또는 4:2:4.1 등의 원자수비를 갖는 타깃을 사용하여 형성한 In-Ga-Zn 산화물을 사용할 수 있다. 또한, 반도체층(421a) 및 반도체층(421b)의 원자수비는 각각 상기 원자수비의 ±20%의 오차 변동을 포함한다.
반도체층(421b)을 사용한 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 반도체층(421b) 내의 불순물 및 산소 결손을 저감하여 고순도 진성화시켜, 반도체층(421b)을 진성 또는 실질적으로 진성이라고 간주할 수 있는 산화물 반도체층으로 하는 것이 바람직하다. 또한, 적어도 반도체층(421b) 내의 채널 형성 영역을 진성 또는 실질적으로 진성이라고 간주할 수 있는 반도체층으로 하는 것이 바람직하다.
또한, 실질적으로 진성이라고 간주할 수 있는 산화물 반도체층이란, 산화물 반도체층 내의 캐리어 밀도가 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만인 산화물 반도체층을 말한다.
여기서, 반도체층(421a), 반도체층(421b), 및 반도체층(421c)의 적층으로 구성되는 반도체층(421)의 기능 및 그 효과에 대하여 도 16의 (B)에 도시된 에너지 밴드 구조도를 참조하여 설명한다. 도 16의 (B)는 도 16의 (A)에 A1-A2의 일점 쇄선으로 도시한 부분의 에너지 밴드 구조도이다. 도 16의 (B)는 트랜지스터(400)의 채널 형성 영역의 에너지 밴드 구조를 도시한 것이다.
도 16의 (B)에 있어서, Ec403, Ec421a, Ec421b, Ec421c, Ec411은 각각 절연층(403), 반도체층(421a), 반도체층(421b), 반도체층(421c), 절연층(411)의 전도대 하단의 에너지를 나타낸다.
여기서, 진공 준위와 전도대 하단의 에너지의 차이(전자 친화력이라고도 함)는 진공 준위와 가전자대 상단의 에너지의 차이(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이다. 또한, 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON사 제조 UT-300)를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 제조 VersaProbe)를 사용하여 측정할 수 있다.
또한, In:Ga:Zn=1:3:2의 원자수비를 갖는 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:3:4인 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.4eV, 전자 친화력은 약 4.5eV이다. 또한, In:Ga:Zn=1:3:6의 원자수비를 갖는 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.3eV, 전자 친화력은 약 4.5eV이다. 또한, In:Ga:Zn=1:6:2의 원자수비를 갖는 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.9eV, 전자 친화력은 약 4.3eV이다. 또한, In:Ga:Zn=1:6:8의 원자수비를 갖는 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.4eV이다. 또한, In:Ga:Zn=1:6:10의 원자수비를 갖는 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, In:Ga:Zn=1:1:1의 원자수비를 갖는 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.2eV, 전자 친화력은 약 4.7eV이다. 또한, In:Ga:Zn=3:1:2의 원자수비를 갖는 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 2.8eV, 전자 친화력은 약 5.0eV이다.
절연층(403)과 절연층(411)은 절연물이기 때문에, Ec403과 Ec411은 Ec421a, Ec421b, 및 Ec421c보다 진공 준위에 가깝다(전자 친화력이 작다).
또한, Ec421a는 Ec421b보다 진공 준위에 가깝다. 구체적으로는, Ec421a는 Ec421b보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, Ec421c는 Ec421b보다 진공 준위에 가깝다. 구체적으로는, Ec421c는 Ec421b보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상, 및 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, 반도체층(421a)과 반도체층(421b)의 계면 근방, 및 반도체층(421b)과 반도체층(421c)의 계면 근방에는 혼합 영역이 형성되기 때문에, 전도대 하단의 에너지는 연속적으로 변화된다. 즉, 이들 계면에 준위는 존재하지 않거나 거의 없다.
따라서, 상기 에너지 밴드 구조를 갖는 적층 구조에 있어서, 전자는 주로 반도체층(421b)을 이동하게 된다. 그러므로, 반도체층(421a)과 절연층(401)의 계면, 또는 반도체층(421c)과 절연층(411)의 계면에 준위가 존재하더라도, 상기 준위는 전자의 이동에 거의 영향을 미치지 않는다. 또한, 반도체층(421a)과 반도체층(421b)의 계면, 및 반도체층(421c)과 반도체층(421b)의 계면에 준위가 존재하지 않거나 거의 없기 때문에, 상기 영역에서 전자의 이동을 저해하지 않는다. 따라서, 상기 산화물 반도체의 적층 구조를 갖는 트랜지스터(400)는 높은 전계 효과 이동도를 실현할 수 있다.
또한, 도 16의 (B)에 도시된 바와 같이, 반도체층(421a)과 절연층(403)의 계면 및 반도체층(421c)과 절연층(411)의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위(490)가 형성될 수 있지만, 반도체층(421a) 및 반도체층(421c)이 존재함으로써, 반도체층(421b)과 상기 트랩 준위를 멀리 떼어놓을 수 있다.
특히 본 실시형태에 예시하는 트랜지스터(400)는 반도체층(421b)의 상면과 측면이 반도체층(421c)과 접하고, 반도체층(421b)의 하면이 반도체층(421a)과 접하여 형성된다. 이와 같이, 반도체층(421b)을 반도체층(421a)과 반도체층(421c)으로 덮는 구성으로 함으로써, 상기 트랩 준위의 영향을 더 저감할 수 있다.
다만, Ec421a 또는 Ec421c와, Ec421b와의 에너지 차이가 작은 경우, 반도체층(421b)의 전자가 상기 에너지 차이를 넘어서 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연층의 계면에 음의 고정 전하가 발생하여, 트랜지스터의 문턱 전압은 양의 방향으로 변동된다.
따라서, Ec421b와, Ec421a 및 Ec421c와의 에너지 차이를 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어, 트랜지스터의 전기 특성을 양호하게 할 수 있으므로 바람직하다.
또한, 반도체층(421a) 및 반도체층(421c)의 밴드갭은 반도체층(421b)의 밴드갭보다 넓은 것이 바람직하다.
본 발명의 일 형태에 따르면, 전기 특성의 편차가 적은 트랜지스터를 구현할 수 있다. 따라서, 전기 특성의 편차가 적은 반도체 장치를 구현할 수 있다. 본 발명의 일 형태에 따르면, 신뢰성이 양호한 트랜지스터를 구현할 수 있다. 따라서, 신뢰성이 양호한 반도체 장치를 구현할 수 있다.
또한, 산화물 반도체의 밴드갭은 2eV 이상이므로, 채널이 형성되는 반도체층에 산화물 반도체를 사용한 트랜지스터는 오프 전류를 매우 작게 할 수 있다. 구체적으로는, 채널 폭 1μm당 오프 전류를 실온에서 1×10-20A 미만, 바람직하게는 1×10-22A 미만, 더 바람직하게는 1×10-24A 미만으로 할 수 있다. 즉, 온/오프비의 값을 20자릿수 이상 150자릿수 이하로 할 수 있다.
또한, 본 발명의 일 형태에 따르면, 소비 전력이 적은 트랜지스터를 구현할 수 있다. 따라서, 소비 전력이 적은 촬상 장치나 반도체 장치를 구현할 수 있다. 또한, 본 발명의 일 형태에 따르면, 수광 감도가 높은 촬상 장치나 반도체 장치를 구현할 수 있다. 또한, 본 발명의 일 형태에 따르면, 다이내믹 레인지가 넓은 촬상 장치나 반도체 장치를 구현할 수 있다.
또한, 산화물 반도체는 밴드갭이 넓기 때문에, 산화물 반도체를 사용한 반도체 장치는 사용 가능한 환경의 온도 범위가 넓다. 본 발명의 일 형태에 따르면, 동작 온도 범위가 넓은 촬상 장치나 반도체 장치를 구현할 수 있다.
또한, 상술한 3층 구조는 일례이다. 예를 들어, 반도체층(421a) 및 반도체층(421c) 중 하나를 형성하지 않은 2층 구조로 하여도 좋다.
반도체층(421a), 반도체층(421b), 및 반도체층(421c)에 적용 가능한 산화물 반도체의 일례로서, 인듐을 포함한 산화물을 들 수 있다. 산화물은, 예를 들어 인듐을 포함하면, 캐리어 이동도(전자 이동도)가 높아진다. 또한, 산화물 반도체는 원소 M을 포함하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등인 것이 바람직하다. 그 밖의 원소 M에 적용 가능한 원소로서는, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이 있다. 다만, 원소 M으로서 상술한 복수의 원소를 조합할 수 있는 경우가 있다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 원소 M은 예를 들어 산화물의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, 산화물 반도체는 아연을 포함하는 것이 바람직하다. 산화물이 아연을 포함하면, 예를 들어 산화물이 결정화되기 쉬워진다.
다만, 산화물 반도체는 인듐을 포함한 산화물에 한정되지 않는다. 예를 들어, 산화물 반도체는 아연 주석 산화물, 갈륨 주석 산화물, 갈륨 산화물이어도 좋다.
또한, 산화물 반도체로서는 에너지 갭이 큰 산화물을 사용한다. 산화물 반도체의 에너지 갭은 예를 들어 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하로 한다.
산화물 반도체 내에서의 불순물의 영향에 대하여 설명한다. 또한, 트랜지스터의 전기 특성을 안정시키기 위해서는 산화물 반도체 내의 불순물 농도를 저감하여, 캐리어 밀도를 낮게 하고 고순도화시키는 것이 효과적이다. 또한, 산화물 반도체의 캐리어 밀도는 1×1017개/cm3 미만, 1×1015개/cm3 미만, 또는 1×1013개/cm3 미만으로 한다. 특히 산화물 반도체 중의 캐리어 밀도는 8×1011/cm3 미만, 또는 1×1011/cm3 미만, 또는 1×1010/cm3 미만이고, 또한 1×10-9/cm3 이상인 것이 바람직하다. 또한, 산화물 반도체 내의 불순물 농도를 저감하기 위해서는 근접하는 막 내의 불순물 농도도 저감하는 것이 바람직하다.
예를 들어, 산화물 반도체 내의 실리콘은 캐리어 트랩이나 캐리어 발생원이 될 수 있다. 그러므로, 산화물 반도체 내의 실리콘 농도를, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정하였을 때, 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다.
또한, 산화물 반도체 내에 수소가 포함되면, 캐리어 밀도가 증대되는 경우가 있다. 산화물 반도체의 수소 농도는 SIMS로 측정하였을 때, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체 내에 질소가 포함되면 캐리어 밀도가 증대되는 경우가 있다. SIMS로 측정하였을 때의 산화물 반도체의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체의 수소 농도를 저감하기 위해서, 반도체층(421)과 접하는 절연층(403) 및 절연층(411)의 수소 농도를 저감하는 것이 바람직하다. 절연층(403) 및 절연층(411)의 수소 농도는 SIMS로 측정하였을 때, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 산화물 반도체의 질소 농도를 저감하기 위하여 절연층(403) 및 절연층(411)의 질소 농도를 저감하는 것이 바람직하다. 절연층(403) 및 절연층(411)의 질소 농도는 SIMS로 측정하였을 때, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 한다.
본 실시형태에서는, 먼저 절연층(403) 위에 반도체층(421a)을 형성하고, 반도체층(421a) 위에 반도체층(421b)을 형성한다.
또한, 산화물 반도체층의 성막에는 스퍼터링법을 사용하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다. DC 스퍼터링법 또는 AC 스퍼터링법은 RF 스퍼터링법보다 높은 균일성으로 성막할 수 있다.
본 실시형태에서는 반도체층(421a)으로서, In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:3:2)을 사용하여 스퍼터링법으로 두께 20nm의 In-Ga-Zn 산화물을 형성한다. 또한, 반도체층(421a)에 적용 가능한 구성 원소 및 조성은 이에 한정되지 않는다.
또한, 반도체층(421a) 형성 후에 산소 도핑 처리를 수행하여도 좋다.
다음에, 반도체층(421a) 위에 반도체층(421b)을 형성한다. 본 실시형태에서는 반도체층(421b)으로서, In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1)을 사용하여 스퍼터링법으로 두께 30nm의 In-Ga-Zn 산화물을 형성한다. 또한, 반도체층(421b)에 적용 가능한 구성 원소 및 조성은 이에 한정되지 않는다.
또한, 반도체층(421b) 형성 후에 산소 도핑 처리를 수행하여도 좋다.
다음에, 반도체층(421a) 및 반도체층(421b)에 포함되는 수분 또는 수소 등의 불순물을 더 저감하여 반도체층(421a) 및 반도체층(421b)을 고순도화하기 위하여 가열 처리를 수행하여도 좋다.
예를 들어 감압 분위기하, 질소나 희가스 등의 불활성 분위기하, 산화성 분위기하, 또는 초건조 공기(CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서 반도체층(421a) 및 반도체층(421b)의 가열 처리를 수행한다. 또한, 산화성 분위기란, 산소, 오존, 또는 질화 산소 등의 산화성 가스를 10ppm 이상 함유한 분위기를 말한다. 또한, 불활성 분위기란, 상술한 산화성 가스가 10ppm 미만이고, 이 외에 질소 또는 희가스로 충전된 분위기를 말한다.
또한, 가열 처리를 수행함으로써, 불순물의 방출과 동시에 절연층(403)에 포함되는 산소를 반도체층(421a) 및 반도체층(421b)으로 확산시켜, 반도체층(421a) 및 반도체층(421b)의 산소 결손을 저감할 수 있다. 또한, 불활성 가스 분위기에서 가열 처리한 후에, 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 함유한 분위기에서 가열 처리를 수행하여도 좋다. 또한, 가열 처리는 반도체층(421b)의 형성 후라면, 언제 수행하여도 좋다. 예를 들어, 반도체층(421b)의 선택적인 에칭 후에 가열 처리를 수행하여도 좋다.
가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 수행하면 좋다. 처리 시간은 24시간 이내로 한다.
가열 처리는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여 기판의 변형점 이상의 온도로 가열 처리를 수행할 수 있다. 따라서 가열 처리 시간을 단축할 수 있다.
다음에, 반도체층(421b) 위에 레지스트 마스크를 형성하고, 이 레지스트 마스크를 사용하여 반도체층(421a) 및 반도체층(421b)의 일부를 선택적으로 에칭한다. 이 때, 절연층(403)의 일부가 에칭되어, 절연층(403)에 볼록부가 형성되는 경우가 있다.
반도체층(421a) 및 반도체층(421b)의 에칭은 건식 에칭법이어도 좋고 습식 에칭법이어도 좋고, 양쪽 모두를 사용하여도 좋다. 에칭이 종료된 후, 레지스트 마스크를 제거한다.
또한, 트랜지스터(400)는 반도체층(421b) 위에 반도체층(421b)의 일부와 접하는 전극(444) 및 전극(445)을 갖는다. 전극(444) 및 전극(445)은 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 망가니즈, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이들 중 어느 것을 주성분으로 한 합금을 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다. 예를 들어, 망가니즈를 포함하는 구리막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 타이타늄막 또는 질화 타이타늄막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조, 텅스텐막 위에 구리막을 적층하고, 그 위에 텅스텐막을 형성하는 3층 구조 등이 있다. 또한, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 하나 또는 복수의 원소와 알루미늄을 조합한 합금막 또는 질화막을 사용하여도 좋다.
또한, 트랜지스터(400)는 반도체층(421b), 전극(444), 및 전극(445) 위에 반도체층(421c)을 갖는다. 반도체층(421c)은 반도체층(421b), 전극(444), 및 전극(445) 각각의 일부와 접한다.
본 실시형태에서는 반도체층(421c)을 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:3:2)을 사용한 스퍼터링법에 의하여 형성한다. 또한, 반도체층(421c)에 적용 가능한 구성 원소 및 조성은 이에 한정되지 않는다. 예를 들어, 반도체층(421c)으로서 산화 갈륨을 사용하여도 좋다. 또한, 반도체층(421c)에 산소 도핑 처리를 수행하여도 좋다.
또한, 트랜지스터(400)는 반도체층(421c) 위에 절연층(411)을 갖는다. 절연층(411)은 게이트 절연층으로서 기능할 수 있다. 절연층(411)은 절연층(403)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 절연층(411)에 산소 도핑 처리를 수행하여도 좋다.
반도체층(421c) 및 절연층(411)의 형성 후, 절연층(411) 위에 마스크를 형성하고, 반도체층(421c) 및 절연층(411)의 일부를 선택적으로 에칭하여 섬 형상의 반도체층(421c) 및 섬 형상의 절연층(411)으로 하여도 좋다.
또한, 트랜지스터(400)는 절연층(411) 위에 전극(443)을 갖는다. 전극(443)(이들과 같은 층으로 형성되는 다른 전극 또는 배선을 포함함)은 전극(444), 전극(445)과 같은 재료 및 방법으로 형성할 수 있다.
본 실시형태에서는 전극(443a)과 전극(443b)의 적층으로 전극(443)을 형성하는 예를 제시한다. 예를 들어, 전극(443a)을 질화 탄탈럼으로 형성하고, 전극(443b)을 구리로 형성한다. 전극(443a)이 배리어층으로서 기능하여, 구리 원소의 확산을 방지할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 구현할 수 있다.
또한, 트랜지스터(400)는 전극(443)을 덮는 절연층(412)을 갖는다. 절연층(412)은 절연층(403)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 절연층(412)에 산소 도핑 처리를 수행하여도 좋다. 또한, 절연층(412) 표면에 CMP 처리를 수행하여도 좋다.
또한, 절연층(412) 위에 절연층(413)을 갖는다. 절연층(413)은 절연층(403)과 같은 재료 및 방법으로 형성할 수 있다. 또한, 절연층(413) 표면에 CMP 처리를 수행하여도 좋다. CMP 처리를 수행함으로써, 시료 표면의 요철이 저감되므로, 이후에 형성되는 절연층이나 도전층의 피복성을 높일 수 있다.
<트랜지스터의 구성예 2>
다음에, 트랜지스터(400) 대신에 사용할 수 있는 트랜지스터의 구성예에 대하여 도 17~도 21을 사용하여 설명한다.
[보텀 게이트형 트랜지스터]
도 17의 (A1)에 예시된 트랜지스터(510)는 보텀 게이트형 트랜지스터의 한가지인 채널 보호형 트랜지스터이다. 트랜지스터(510)는 절연층(403) 위에 게이트 전극으로서 기능할 수 있는 전극(446)을 갖는다. 또한, 전극(446) 위에 절연층(411)을 개재하여 반도체층(421)을 갖는다. 전극(446)은 전극(444), 전극(445)과 같은 재료 및 방법으로 형성할 수 있다.
또한, 트랜지스터(510)는 반도체층(421)의 채널 형성 영역 위에 채널 보호층으로서 기능할 수 있는 절연층(450)을 갖는다. 절연층(450)은 절연층(411)과 같은 재료 및 방법으로 형성할 수 있다. 전극(444)의 일부 및 전극(445)의 일부는 절연층(450) 위에 형성된다.
채널 형성 영역 위에 절연층(450)을 제공함으로써, 전극(444) 및 전극(445)의 형성 시에 반도체층(421)이 노출되는 것을 방지할 수 있다. 따라서, 전극(444) 및 전극(445)의 형성 시에 반도체층(421)의 박막화를 방지할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 구현할 수 있다.
도 17의 (A2)에 도시된 트랜지스터(511)는 절연층(412) 위에 백 게이트 전극으로서 기능할 수 있는 전극(451)을 갖는다는 점에서 트랜지스터(510)와 다르다. 전극(451)은 전극(444) 및 전극(445)과 같은 재료 및 방법으로 형성할 수 있다.
일반적으로 백 게이트 전극은 도전층으로 형성되고, 게이트 전극과 백 게이트 전극이 사이에 반도체층의 채널 형성 영역을 끼우도록 배치된다. 따라서, 백 게이트 전극은 게이트 전극과 마찬가지로 기능할 수 있다. 백 게이트 전극의 전위는 게이트 전극과 같은 전위로 하여도 좋고, GND 전위나 임의의 전위로 하여도 좋다. 또한, 백 게이트 전극의 전위를 게이트 전극의 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
전극(446) 및 전극(451)은 둘 다 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(411), 절연층(450), 및 절연층(412)은 게이트 절연층으로서 기능할 수 있다.
또한, 전극(446) 및 전극(451) 중 한쪽을 '게이트 전극'이라고 할 때에는, 다른 쪽을 '백 게이트 전극'이라고 하는 경우가 있다. 예를 들어, 트랜지스터(511)에 있어서, 전극(451)을 '게이트 전극'이라고 할 때는, 전극(446)을 '백 게이트 전극'이라고 하는 경우가 있다. 또한, 전극(451)을 '게이트 전극'이라고 하는 경우에는, 트랜지스터(511)를 톱 게이트형 트랜지스터의 한가지라고 생각할 수 있다. 또한, 전극(446) 및 전극(451) 중 어느 한쪽을 '제 1 게이트 전극', 다른 쪽을 '제 2 게이트 전극'이라고 하는 경우가 있다.
반도체층(421)을 개재하여 전극(446)과 전극(451)을 제공함으로써, 나아가서 전극(446) 및 전극(451)을 같은 전위로 함으로써, 반도체층(421)에 있어서 캐리어가 흐르는 영역이 막 두께 방향으로 더 커지기 때문에, 캐리어의 이동량이 증가된다. 이로써, 트랜지스터(511)의 온 전류가 크게 됨과 함께 전계 효과 이동도가 높게 된다.
따라서, 트랜지스터(511)는 점유 면적에 대하여 온 전류가 큰 트랜지스터이다. 즉, 요구되는 온 전류에 대하여 트랜지스터(511)의 점유 면적을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터의 점유 면적을 작게 할 수 있다. 따라서, 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 구현할 수 있다.
또한, 게이트 전극과 백 게이트 전극은 도전층으로 형성되므로 트랜지스터의 외부에서 발생되는 전계가, 채널이 형성되는 반도체층에 작용되지 않도록 하는 기능(특히, 정전기 등에 대한 전계 차폐 기능)을 갖는다. 또한, 백 게이트 전극을 반도체층보다 크게 형성하여 백 게이트 전극으로 반도체층을 덮음으로써 전계 차폐 기능을 높일 수 있다.
또한, 전극(446) 및 전극(451)은 각각이 외부로부터의 전계를 차폐하는 기능을 갖기 때문에, 절연층(403) 측 또는 전극(451) 상방에 발생하는 하전 입자 등의 전하가 반도체층(421)의 채널 형성 영역에 영향을 미치지 않는다. 이 결과, 스트레스 시험(예를 들어, 게이트에 음의 전하를 인가하는 -GBT(negative gate bias temperature) 스트레스 시험)에서의 열화가 억제됨과 함께, 다른 드레인 전압에서의 온 전류의 상승 전압의 변동을 억제할 수 있다. 또한, 이 효과는 전극(446) 및 전극(451)이 같은 전위, 또는 상이한 전위인 경우에 발생된다.
또한, BT 스트레스 시험은 가속 시험의 한가지이며, 오랫동안 사용함으로 인하여 일어나는 트랜지스터의 특성 변화(즉, 시간 경과에 따른 변화)를 단시간에 평가할 수 있다. 특히 BT 스트레스 시험 전후에서의 트랜지스터의 문턱 전압의 변동량은 신뢰성을 조사하기 위한 중요한 지표가 된다. BT 스트레스 시험 전후에 문턱 전압의 변동량이 적을수록 신뢰성이 높은 트랜지스터라고 할 수 있다.
또한, 전극(446) 및 전극(451)을 갖고, 또한 전극(446) 및 전극(451)을 같은 전위로 함으로써, 문턱 전압의 변동량이 저감된다. 이로써, 복수의 트랜지스터에서의 전기 특성의 편차도 동시에 저감된다.
또한, 백 게이트 전극을 갖는 트랜지스터는 백 게이트 전극을 갖지 않는 트랜지스터에 비하여, 게이트에 양의 전하를 인가하는 +GBT 스트레스 시험 전후의 문턱 전압의 변동도 작다.
또한, 백 게이트 전극 측에서 광이 입사하는 경우에, 백 게이트 전극을 차광성을 갖는 도전막으로 형성함으로써, 백 게이트 전극 측에서 반도체층에 광이 입사되는 것을 방지할 수 있다. 따라서, 반도체층의 광열화를 방지하고, 트랜지스터의 문턱 전압이 변동되는 등 전기 특성의 열화를 방지할 수 있다.
본 발명의 일 형태에 따르면, 신뢰성이 양호한 트랜지스터를 구현할 수 있다. 또한, 신뢰성이 양호한 반도체 장치를 구현할 수 있다.
도 17의 (B1)에 예시된 트랜지스터(520)는 보텀 게이트형 트랜지스터의 한가지인 채널 보호형 트랜지스터이다. 트랜지스터(520)는 트랜지스터(510)와 거의 같은 구조를 가지지만, 절연층(450)이 반도체층(421)을 덮는다는 점에서 다르다. 또한, 반도체층(421)과 중첩되는 절연층(450)의 일부를 선택적으로 제거하여 형성한 개구부를 통하여 반도체층(421)과 전극(444)이 전기적으로 접속된다. 또한, 반도체층(421)과 중첩되는 절연층(450)의 일부를 선택적으로 제거하여 형성한 개구부를 통하여 반도체층(421)과 전극(445)이 전기적으로 접속된다. 절연층(450) 중 채널 형성 영역과 중첩되는 영역은 채널 보호층으로서 기능할 수 있다.
도 17의 (B2)에 도시된 트랜지스터(521)는 절연층(412) 위에 백 게이트 전극으로서 기능할 수 있는 전극(451)을 갖는다는 점에서 트랜지스터(520)와 다르다. 전극(446) 및 전극(451)은 양쪽 모두 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(411), 절연층(450), 및 절연층(412)은 게이트 절연층으로서 기능할 수 있다.
또한, 트랜지스터(520) 및 트랜지스터(521)는 트랜지스터(510) 및 트랜지스터(511)보다 전극(444)과 전극(446) 사이의 거리와, 전극(445)과 전극(446) 사이의 거리가 길다. 따라서, 전극(444)과 전극(446) 사이에 발생하는 기생 용량을 작게 할 수 있다. 또한, 전극(445)과 전극(446) 사이에 발생하는 기생 용량을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 구현할 수 있다.
[톱 게이트형 트랜지스터]
도 18의 (A1)에 예시된 트랜지스터(530)는 톱 게이트형 트랜지스터의 한가지이다. 트랜지스터(530)는 절연층(403) 위에 반도체층(421)을 갖고, 반도체층(421) 및 절연층(403) 위에 반도체층(421)의 일부에 접하는 전극(444) 및 반도체층(421)의 일부에 접하는 전극(445)을 갖고, 반도체층(421), 전극(444), 및 전극(445) 위에 절연층(411)을 갖고, 절연층(411) 위에 전극(446)을 갖는다.
트랜지스터(530)는 전극(446)과 전극(444), 및 전극(446)과 전극(445)이 중첩되지 않기 때문에, 전극(446)과 전극(444) 사이에 발생하는 기생 용량, 및 전극(446)과 전극(445) 사이에 발생하는 기생 용량을 작게 할 수 있다. 또한, 전극(446)을 형성한 후에, 전극(446)을 마스크로 사용하여 불순물 원소(455)를 반도체층(421)에 도입함으로써, 반도체층(421) 중에 자기 정합(셀프얼라인먼트)적으로 불순물 영역을 형성할 수 있다(도 18의 (A3) 참조). 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 구현할 수 있다.
또한, 불순물 원소(455)의 도입은 이온 주입 장치, 이온 도핑 장치, 또는 플라즈마 처리 장치를 사용하여 수행할 수 있다. 또한, 이온 도핑 장치로서, 질량 분리 기능을 갖는 이온 도핑 장치를 사용하여도 좋다.
불순물 원소(455)로서는, 예를 들어 13족 원소 또는 15족 원소 중 적어도 1종류의 원소를 사용할 수 있다. 또한, 반도체층(421)에 산화물 반도체를 사용하는 경우에는, 불순물 원소(455)로서, 희가스, 수소, 및 질소 중 적어도 1종류의 원소를 사용하는 것도 가능하다.
도 18의 (A2)에 도시된 트랜지스터(531)는 전극(451) 및 절연층(417)을 갖는다는 점에서 트랜지스터(530)와 다르다. 트랜지스터(531)는 절연층(403) 위에 형성된 전극(451)을 갖고, 전극(451) 위에 형성된 절연층(417)을 갖는다. 상술한 바와 같이, 전극(451)은 백 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(417)은 게이트 절연층으로서 기능할 수 있다. 절연층(417)은 절연층(411)과 같은 재료 및 방법으로 형성할 수 있다.
트랜지스터(531)는 트랜지스터(511)와 마찬가지로 점유 면적에 대하여 온 전류가 큰 트랜지스터이다. 즉, 요구되는 온 전류에 대하여 트랜지스터(531)의 점유 면적을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터의 점유 면적을 작게 할 수 있다. 따라서, 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 구현할 수 있다.
도 18의 (B1)에 예시된 트랜지스터(540)는 톱 게이트형 트랜지스터의 하나이다. 트랜지스터(540)는 전극(444) 및 전극(445)을 형성한 후에 반도체층(421)을 형성한다는 점에서 트랜지스터(530)와 다르다. 또한, 도 18의 (B2)에 예시된 트랜지스터(541)는 전극(451) 및 절연층(417)을 갖는다는 점에서 트랜지스터(540)와 다르다. 트랜지스터(540) 및 트랜지스터(541)에 있어서, 반도체층(421)의 일부는 전극(444) 위에 형성되고, 반도체층(421)의 다른 일부는 전극(445) 위에 형성된다.
트랜지스터(541)는 트랜지스터(511)와 마찬가지로 점유 면적에 대하여 온 전류가 큰 트랜지스터이다. 즉, 요구되는 온 전류에 대하여 트랜지스터(541)의 점유 면적을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터의 점유 면적을 작게 할 수 있다. 따라서, 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 구현할 수 있다.
트랜지스터(540) 및 트랜지스터(541)의 경우에도, 전극(446)을 형성한 후에 전극(446)을 마스크로 사용하여 불순물 원소(455)를 반도체층(421)에 도입함으로써, 반도체층(421) 중에 자기 정합적으로 불순물 영역을 형성할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 구현할 수 있다. 또한, 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 구현할 수 있다.
[s-channel형 트랜지스터]
도 19에 예시된 트랜지스터(550)는 반도체층(421b)의 상면 및 측면이 반도체층(421a)으로 덮인 구조를 갖는다. 도 19의 (A)는 트랜지스터(550)의 상면도이다. 도 19의 (B)는 도 19의 (A)에 있어서 일점 쇄선 X1-X2로 나타낸 부분의 단면도(채널 길이 방향의 단면도)이다. 도 19의 (C)는 도 19의 (A)에 있어서 일점 쇄선 Y1-Y2로 나타낸 부분의 단면도(채널 폭 방향의 단면도)이다.
절연층(403)에 제공된 볼록부 위에 반도체층(421)을 제공함으로써, 반도체층(421b)의 측면도 전극(443)으로 덮을 수 있다. 즉, 트랜지스터(550)는 전극(443)의 전계에 의하여 반도체층(421b)을 전기적으로 둘러쌀 수 있는 구조를 갖는다. 이와 같이 도전막의 전계에 의하여, 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 한다. 또한, s-channel 구조를 갖는 트랜지스터를 's-channel형 트랜지스터' 또는 's-channel 트랜지스터'라고도 한다.
s-channel 구조에서는 반도체층(421b) 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는 트랜지스터의 드레인 전류를 크게 할 수 있고, 더 큰 온 전류를 얻을 수 있다. 또한, 전극(443)의 전계에 의하여, 반도체층(421b)에 형성되는 채널 형성 영역 전체를 공핍화(空乏化)할 수 있다. 따라서, s-channel 구조에서는 트랜지스터의 오프 전류를 더 작게 할 수 있다.
또한, 절연층(403)의 볼록부의 높이를 높게 하고 채널 폭을 작게 함으로써, s-channel 구조에 의한 온 전류의 증대 효과, 오프 전류의 저감 효과 등을 더 높일 수 있다. 또한, 반도체층(421b)을 형성할 때, 노출된 반도체층(421a)을 제거하여도 좋다. 이 경우, 반도체층(421a)과 반도체층(421b)의 측면이 일치하는 경우가 있다.
또한, 도 20에 도시된 트랜지스터(551)와 같이, 반도체층(421) 아래에 절연층(403)을 개재하여 전극(451)을 제공하여도 좋다. 도 20의 (A)는 트랜지스터(551)의 상면도이다. 도 20의 (B)는 도 20의 (A)에 있어서 일점 쇄선 X1-X2로 나타낸 부분의 단면도이다. 도 20의 (C)는 도 20의 (A)에 있어서 일점 쇄선 Y1-Y2로 나타낸 부분의 단면도이다.
또한, 도 21에 도시된 트랜지스터(452)와 같이 전극(443) 위에 층(414)을 제공하여도 좋다. 도 21의 (A)는 트랜지스터(452)의 상면도이다. 도 21의 (B)는 도 21의 (A)에 있어서 일점 쇄선 X1-X2로 나타낸 부분의 단면도이다. 도 21의 (C)는 도 21의 (A)에 있어서 일점 쇄선 Y1-Y2로 나타낸 부분의 단면도이다.
도 21은 층(414)을 절연층(413) 위에 제공한 예이지만, 절연층(412) 위에 제공하여도 좋다. 층(414)을 차광성을 갖는 재료로 형성함으로써, 광 조사로 인한 트랜지스터의 특성 변동이나 신뢰성 저하 등을 방지할 수 있다. 또한, 층(414)을 적어도 반도체층(421b)보다 크게 형성하여 층(414)으로 반도체층(421b)을 덮음으로써, 상기 효과를 높일 수 있다. 층(414)은 유기물 재료, 무기물 재료, 또는 금속 재료를 사용하여 제작할 수 있다. 또한, 층(414)을 도전성 재료로 제작한 경우, 층(414)에 전압을 공급하여도 좋고, 전기적으로 부유된(플로팅) 상태로 하여도 좋다.
<산화물 반도체의 구조>
다음에, 산화물 반도체의 구조에 대하여 설명한다.
또한, 본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다. 또한, 본 명세서에 있어서, 삼방정 및 능면체정은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 나누어진다. 또는, 산화물 반도체는 예를 들어, 결정성 산화물 반도체와 비정질 산화물 반도체로 나누어진다.
또한, 비단결정 산화물 반도체로서는, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등이 있다. 또한, 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등이 있다.
[CAAC-OS]
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 결정부끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 고분해능 TEM 이미지에서도 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터 CAAC-OS막의 단면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로부터 CAAC-OS막의 평면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것이 확인된다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체막의 주성분 이외의 원소이다. 특히, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등)는 산화물 반도체막에서 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 될 수 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터의 전기 특성은 문턱 전압이 음(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
[미결정 산화물 반도체막]
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 한다. 또한, 예를 들어 nc-OS막의 고분해능 TEM 이미지에서는 결정 입계가 명확히 확인되지 않는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 다른 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 nc-OS막에 대하여 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 프로브 직경이 결정부의 크기와 비슷하거나 결정부보다 작은 전자빔을 사용하는 나노빔 전자 회절을 수행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
[비정질 산화물 반도체막]
비정질 산화물 반도체막은 막 내의 원자 배열이 불규칙하고 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서는 결정부가 확인되지 않는다.
비정질 산화물 반도체막에 대하여, XRD 장치를 사용한 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 수행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 수행하면, 스폿이 관측되지 않고 헤일로 패턴이 관측된다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 한다.
a-like OS막의 고분해능 TEM 이미지에서는 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서는 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역을 갖는다. a-like OS막은 TEM 관찰과 같은 미량의 전자 조사에 의해서도 결정화되어 결정부의 성장이 관찰되는 경우가 있다. 한편, 양질의 nc-OS막이라면, TEM 관찰과 같은 미량의 전자 조사에 의한 결정화는 거의 관찰되지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 가지며, In-O층 사이에 Ga-Zn-O층을 2층 구비한다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석에 의하여 그 값이 0.29nm로 산출된다. 그러므로, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 착안하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에서는, 각각의 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체막은 구조마다 밀도가 다른 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성을 알 수 있으면, 이 조성과 같은 조성을 갖는 단결정 산화물 반도체의 밀도와 비교함으로써 그 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, 단결정 산화물 반도체의 밀도에 대한 a-like OS막의 밀도는 78.6% 이상 92.3% 미만이다. 또한, 예를 들어, 단결정 산화물 반도체의 밀도에 대한 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도에 대하여 밀도가 78% 미만이 되는 산화물 반도체막은 성막 자체가 어렵다.
상기에 대하여 구체적인 예를 사용하여 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성을 갖는 단결정이 존재하지 않는 경우가 있다. 이 경우, 임의의 비율로 조성이 다른 단결정을 조합함으로써, 원하는 조성을 갖는 단결정에 상당하는 밀도를 산출할 수 있다. 원하는 조성을 갖는 단결정의 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여 가중 평균을 사용하여 산출하면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 산출하는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이어도 좋다.
그런데, 산화물 반도체막이 CAAC-OS막인 경우에도 부분적으로 nc-OS막 등과 같은 회절 패턴이 관측되는 경우가 있다. 따라서, CAAC-OS막의 질은, 일정 범위에서의 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)로 나타낼 수 있는 경우가 있다. 예를 들어, 양질의 CAAC-OS막이면, CAAC화율은 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 보다 바람직하게는 95% 이상이 된다.
<오프 전류>
본 명세서에서 오프 전류란, 특별한 설명이 없는 한, 트랜지스터가 오프 상태(비도통 상태나 차단 상태라고도 함) 시의 드레인 전류를 말한다. 오프 상태란, 특별한 설명이 없는 한, n채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태, p채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류란, 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태일 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, 트랜지스터의 오프 전류가 I 이하가 되는 Vgs가 존재할 때에 트랜지스터의 오프 전류가 I 이하라고 말하는 경우가 있다. 트랜지스터의 오프 전류란, Vgs가 소정의 값일 때의 오프 전류, Vgs가 소정의 범위 내의 값일 때의 오프 전류, 또는 Vgs가 충분히 저감된 오프 전류가 얻어지는 값일 때의 오프 전류를 가리키는 경우가 있다.
일례로서, 문턱 전압(Vth)이 0.5V이며 Vgs가 0.5V일 때의 드레인 전류가 1×10-9A이고, Vgs가 0.1V일 때의 드레인 전류가 1×10-13A이고, Vgs가 -0.5V일 때의 드레인 전류가 1×10-19A이고, Vgs가 -0.8V일 때의 드레인 전류가 1×10-22A인 n채널형 트랜지스터를 생각한다. 상기 트랜지스터의 드레인 전류는 Vgs가 -0.5V일 때, 또는 Vgs가 -0.5V~-0.8V의 범위일 때 1×10-19A 이하이기 때문에, '상기 트랜지스터의 오프 전류는 1×10-19A 이하이다'라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 존재하기 때문에, '상기 트랜지스터의 오프 전류는 1×10-22A 이하이다'라고 하는 경우가 있다.
본 명세서에서는, 채널 폭(W)을 갖는 트랜지스터의 오프 전류를, 채널 폭(W)당 전류값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어 1μm)당 전류값으로 나타내는 경우가 있다. 후자의 경우, 오프 전류의 단위는 전류/길이(예를 들어 A/μm)로 표현될 수 있다.
트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 본 명세서에서 오프 전류란, 특별한 설명이 없는 한, 실온, 60℃, 85℃, 95℃, 또는 125℃일 때의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어 5℃~35℃ 중 어느 하나의 온도)일 때의 오프 전류를 말하는 경우가 있다. 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예들 들어 5℃~35℃ 중 어느 하나의 온도)의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs가 존재할 때에 트랜지스터의 오프 전류가 I 이하라고 말하는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 본 명세서에서 오프 전류란, 특별한 설명이 없는 한, Vds의 절대값이 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 오프 전류를 말하는 경우가 있다. Vds가 소정의 값일 때에 트랜지스터의 오프 전류가 I 이하가 되는 Vgs가 존재하는 경우, 트랜지스터의 오프 전류가 I 이하라고 말하는 경우가 있다. 여기서 소정의 값이란, 예를 들어 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds의 값, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds의 값이다.
상기 오프 전류의 설명에 있어서, 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류란, 트랜지스터가 오프 상태일 때 소스를 흐르는 전류를 말하는 경우도 있다.
본 명세서에서는, 오프 전류와 같은 뜻으로 '누설 전류'라고 기재하는 경우가 있다.
본 명세서에 있어서, 오프 전류란, 예를 들어 트랜지스터가 오프 상태일 때 소스와 드레인 사이를 흐르는 전류를 말하는 경우가 있다.
<성막 방법>
본 명세서 등에 개시된, 금속막, 반도체막, 무기 절연막 등 다양한 막은 스퍼터링법이나 플라즈마 CVD법으로 형성할 수 있지만, 다른 방법, 예를 들어 열 CVD법으로 형성하여도 좋다. 열 CVD법으로서는 예를 들어, MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에 플라즈마 대미지로 인한 결함이 생성되지 않는다는 장점을 갖는다.
열 CVD법에 의한 성막은, 원료 가스와 산화제를 체임버 내에 동시에 공급하고, 체임버 내를 대기압 또는 감압하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 수행하여도 좋다.
또한, ALD법은 체임버 내를 대기압 또는 감압하로 하고, 반응시키기 위한 원료 가스를 순차적으로 체임버 내에 도입하고, 이 가스 도입 절차를 반복함으로써 성막하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 즉, 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우에는 불활성 가스는 캐리어 가스가 되고, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 층이 성막되고, 나중에 도입되는 제 2 원료 가스와 제 1 층이 반응함으로써 제 1 층 위에 제 2 층이 적층되어, 박막이 형성된다. 상기 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써, 뛰어난 단차 피복성을 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차를 반복하는 횟수를 변경함으로써 조절할 수 있기 때문에, 막 두께를 정밀하게 조절할 수 있어, 미세한 FET(Field Effect Transistor)를 제작하는 데에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은 여기까지의 실시형태에 개시된 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있으며, 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 또한, 이 조합에 한정되지 않으며 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는 용매와 하프늄 전구체 화합물을 포함한 액체(하프늄알콕사이드나 테트라키스다이메틸아마이드하프늄(TDMAH) 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다. 또한, 테트라키스다이메틸아마이드하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료액으로서 테트라키스(에틸메틸아마이드)하프늄 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체 화합물을 포함한 액체(트라이메틸알루미늄(TMA) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는, 헥사클로로다이실레인을 피형성면에 흡착시켜, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는 WF6 가스와 B2H6 가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 사용하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는 In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 In-O층을 형성하고 나서, Ga(CH3)3 가스와 O3 가스를 사용하여 GaO층을 형성한 후에, Zn(CH3)2 가스와 O3 가스를 사용하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 상술한 예에 한정되지 않는다. 또한, 이들 가스를 섞어서 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 물을 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만 H를 포함하지 않는 O3 가스를 사용하는 것이 더 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태에 따른 촬상 장치를 사용한 전자 기기의 일례에 대하여 설명한다.
본 발명의 일 형태에 따른 촬상 장치를 사용한 전자 기기로서, 텔레비전이나 모니터 등의 표시 장치, 조명 장치, 데스크톱 또는 노트북 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 리코더, 헤드폰 스테레오, 스테레오, 내비게이션 시스템, 탁상 시계, 벽걸이 시계, 무선 전화 핸드셋, 트랜스시버, 휴대 전화, 자동차 전화, 휴대용 게임기, 태블릿 단말, 파친코기 등의 대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적 단말, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 온수기, 선풍기, 헤어드라이어, 에어컨디셔너, 가습기, 제습기 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 손전등, 체인 톱 등의 공구, 연기 감지기, 투석 장치 등의 의료 기기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템, 전력의 평준화나 스마트 그리드를 위한 축전 장치 등의 산업 기기를 들 수 있다. 또한, 연료를 사용한 엔진이나, 비수계 2차 전지로부터의 전력을 사용한 전동기나, 연료를 사용한 엔진에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서 예를 들어, 전기 자동차(EV), 내연 기관과 전동기를 아울러 갖는 하이브리드 자동차(HEV), 플러그-인 하이브리드 자동차(PHEV), 이들의 타이어 차륜이 무한 궤도로 바뀐 장궤(裝軌) 차량, 전동 어시스트 자전거를 포함하는, 원동기가 달린 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 우주선 등을 들 수 있다.
도 22의 (A)에 도시된 비디오 카메라는 제 1 하우징(1041), 제 2 하우징(1042), 표시부(1043), 조작 키(1044), 렌즈(1045), 접속부(1046) 등을 갖는다. 조작 키(1044) 및 렌즈(1045)는 제 1 하우징(1041)에 제공되고, 표시부(1043)는 제 2 하우징(1042)에 제공된다. 그리고, 제 1 하우징(1041)과 제 2 하우징(1042)은 접속부(1046)에 의하여 접속되고, 제 1 하우징(1041)과 제 2 하우징(1042) 사이의 각도는 접속부(1046)에 의하여 변경이 가능하다. 표시부(1043)에서의 영상을, 접속부(1046)에서의 제 1 하우징(1041)과 제 2 하우징(1042) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 렌즈(1045)의 초점이 되는 위치에는 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
도 22의 (B)에 도시된 휴대 전화는 하우징(1051)에 표시부(1052), 마이크로폰(1057), 스피커(1054), 카메라(1059), 입출력 단자(1056), 조작용 버튼(1055) 등을 갖는다. 카메라(1059)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
도 22의 (C)에 도시된 디지털 카메라는 하우징(1021), 셔터 버튼(1022), 마이크로폰(1023), 발광부(1027), 렌즈(1025) 등을 갖는다. 렌즈(1025)의 초점이 되는 위치에는 본 발명의 일 형태에 따른 촬상 장치를 구비할 수 있다.
도 22의 (D)에 도시된 휴대용 게임기는 하우징(1001), 하우징(1002), 표시부(1003), 표시부(1004), 마이크로폰(1005), 스피커(1006), 조작 키(1007), 스타일러스(1008), 카메라(1009) 등을 갖는다. 또한, 도 22의 (D)에 도시된 휴대용 게임기는 2개의 표시부(표시부(1003) 및 표시부(1004))를 갖지만, 휴대용 게임기가 갖는 표시부의 수는 이에 한정되지 않는다. 카메라(1009)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
도 22의 (E)에 도시된 손목 시계형 정보 단말은 하우징(1031), 표시부(1032), 리스트 밴드(1033), 카메라(1039) 등을 갖는다. 표시부(1032)는 터치 패널이어도 좋다. 카메라(1039)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
도 22의 (F)에 도시된 휴대 정보 단말은 제 1 하우징(1011), 표시부(1012), 카메라(1019) 등을 갖는다. 표시부(1012)가 구비하는 터치 패널 기능에 의하여 정보의 입출력을 수행할 수 있다. 카메라(1019)에는 본 발명의 일 형태에 따른 촬상 장치를 사용할 수 있다.
또한, 본 발명의 일 형태에 따른 촬상 장치를 구비하고 있으면, 상술한 전자 기기에 특별히 한정되지 않는 것은 물론이다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
10: 반도체 장치
20: 화소부
21: 화소
30: 회로
40: 회로
41: 회로
50: 회로
60: 회로
101: 광전 변환 소자
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 용량
110: 트랜지스터
120: 트랜지스터
201: 도전층
202: 도전층
203: 도전층
204: 도전층
211: 도전층
212: 도전층
221: 반도체층
222: 반도체층
231: 도전층
232: 도전층
233: 도전층
234: 도전층
241: 도전층
242: 도전층
243: 도전층
250: 도전층
251: 개구부
252: 개구부
253: 개구부
254: 개구부
255: 개구부
256: 개구부
257: 개구부
300: 촬상 장치
310: 광 검출부
320: 데이터 처리부
321: 회로
400: 트랜지스터
401: 절연층
402: 절연층
403: 절연층
411: 절연층
412: 절연층
413: 절연층
414: 층
417: 절연층
421: 반도체층
443: 전극
444: 전극
445: 전극
446: 전극
450: 절연층
451: 전극
452: 트랜지스터
455: 불순물 원소
490: 트랩 준위
510: 트랜지스터
511: 트랜지스터
520: 트랜지스터
521: 트랜지스터
530: 트랜지스터
531: 트랜지스터
540: 트랜지스터
541: 트랜지스터
550: 트랜지스터
551: 트랜지스터
801: 트랜지스터
802: 트랜지스터
803: 포토다이오드
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
807: 트랜지스터
810: 반도체 기판
811: 소자 분리층
812: 불순물 영역
813: 절연층
814: 도전층
815: 측벽
816: 절연층
817: 절연층
818: 도전층
819: 배선
820: 절연층
821: 도전층
822: 절연층
823: 도전층
824: 산화물 반도체층
825: 도전층
826: 절연층
827: 도전층
828: 절연층
829: 절연층
830: 도전층
831: 배선
832: n형 반도체층
833: i형 반도체층
834: p형 반도체층
835: 절연층
836: 도전층
837: 배선
842: 불순물 영역
843: 절연층
844: 도전층
852: 불순물 영역
853: 절연층
854: 도전층
861: 불순물 영역
862: 도전층
900: 소자
901: 기판
902: 전극
903: 광전 변환층
904: 전극
905: 정공 주입 장벽층
1001: 하우징
1002: 하우징
1003: 표시부
1004: 표시부
1005: 마이크로폰
1006: 스피커
1007: 조작 키
1008: 스타일러스
1009: 카메라
1011: 하우징
1012: 표시부
1019: 카메라
1021: 하우징
1022: 셔터 버튼
1023: 마이크로폰
1025: 렌즈
1027: 발광부
1031: 하우징
1032: 표시부
1033: 리스트 밴드
1039: 카메라
1041: 하우징
1042: 하우징
1043: 표시부
1044: 조작 키
1045: 렌즈
1046: 접속부
1051: 하우징
1052: 표시부
1054: 스피커
1055: 버튼
1056: 입출력 단자
1057: 마이크로폰
1059: 카메라
1100: 층
1400: 층
1500: 절연층
1510: 차광층
1520: 유기 수지층
1530a: 컬러 필터
1530b: 컬러 필터
1530c: 컬러 필터
1540: 마이크로 렌즈 어레이
1550: 광학 변환층
1600: 지지 기판
20: 화소부
21: 화소
30: 회로
40: 회로
41: 회로
50: 회로
60: 회로
101: 광전 변환 소자
102: 트랜지스터
103: 트랜지스터
104: 트랜지스터
105: 용량
110: 트랜지스터
120: 트랜지스터
201: 도전층
202: 도전층
203: 도전층
204: 도전층
211: 도전층
212: 도전층
221: 반도체층
222: 반도체층
231: 도전층
232: 도전층
233: 도전층
234: 도전층
241: 도전층
242: 도전층
243: 도전층
250: 도전층
251: 개구부
252: 개구부
253: 개구부
254: 개구부
255: 개구부
256: 개구부
257: 개구부
300: 촬상 장치
310: 광 검출부
320: 데이터 처리부
321: 회로
400: 트랜지스터
401: 절연층
402: 절연층
403: 절연층
411: 절연층
412: 절연층
413: 절연층
414: 층
417: 절연층
421: 반도체층
443: 전극
444: 전극
445: 전극
446: 전극
450: 절연층
451: 전극
452: 트랜지스터
455: 불순물 원소
490: 트랩 준위
510: 트랜지스터
511: 트랜지스터
520: 트랜지스터
521: 트랜지스터
530: 트랜지스터
531: 트랜지스터
540: 트랜지스터
541: 트랜지스터
550: 트랜지스터
551: 트랜지스터
801: 트랜지스터
802: 트랜지스터
803: 포토다이오드
804: 트랜지스터
805: 트랜지스터
806: 트랜지스터
807: 트랜지스터
810: 반도체 기판
811: 소자 분리층
812: 불순물 영역
813: 절연층
814: 도전층
815: 측벽
816: 절연층
817: 절연층
818: 도전층
819: 배선
820: 절연층
821: 도전층
822: 절연층
823: 도전층
824: 산화물 반도체층
825: 도전층
826: 절연층
827: 도전층
828: 절연층
829: 절연층
830: 도전층
831: 배선
832: n형 반도체층
833: i형 반도체층
834: p형 반도체층
835: 절연층
836: 도전층
837: 배선
842: 불순물 영역
843: 절연층
844: 도전층
852: 불순물 영역
853: 절연층
854: 도전층
861: 불순물 영역
862: 도전층
900: 소자
901: 기판
902: 전극
903: 광전 변환층
904: 전극
905: 정공 주입 장벽층
1001: 하우징
1002: 하우징
1003: 표시부
1004: 표시부
1005: 마이크로폰
1006: 스피커
1007: 조작 키
1008: 스타일러스
1009: 카메라
1011: 하우징
1012: 표시부
1019: 카메라
1021: 하우징
1022: 셔터 버튼
1023: 마이크로폰
1025: 렌즈
1027: 발광부
1031: 하우징
1032: 표시부
1033: 리스트 밴드
1039: 카메라
1041: 하우징
1042: 하우징
1043: 표시부
1044: 조작 키
1045: 렌즈
1046: 접속부
1051: 하우징
1052: 표시부
1054: 스피커
1055: 버튼
1056: 입출력 단자
1057: 마이크로폰
1059: 카메라
1100: 층
1400: 층
1500: 절연층
1510: 차광층
1520: 유기 수지층
1530a: 컬러 필터
1530b: 컬러 필터
1530c: 컬러 필터
1540: 마이크로 렌즈 어레이
1550: 광학 변환층
1600: 지지 기판
Claims (19)
- 반도체 장치에 있어서,
제 1 화소, 제 2 화소, 제 3 화소, 및 제 4 화소를 포함하는 화소부와;
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소의 외부에 위치하는 제 1 스위치 및 제 2 스위치와;
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소의 외부에 위치하는 제 1 배선과;
상기 제 1 화소 및 상기 제 2 화소에 전기적으로 접속되는 제 2 배선과;
상기 제 3 화소 및 상기 제 4 화소에 전기적으로 접속되는 제 3 배선을 포함하고,
상기 제 1 스위치의 제 1 단자는 상기 제 1 배선에 전기적으로 접속되고,
상기 제 1 스위치의 제 2 단자는 상기 제 2 배선에 전기적으로 접속되고,
상기 제 2 스위치의 제 1 단자는 상기 제 1 배선에 전기적으로 접속되고,
상기 제 2 스위치의 제 2 단자는 상기 제 3 배선에 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소에 리셋 전위를 공급하는 제 4 배선을 더 포함하고,
상기 제 4 배선보다 높은 전위가 상기 제 1 배선에 공급되는, 반도체 장치. - 촬상 장치에 있어서,
제 1 항에 따른 반도체 장치를 포함하는 광 검출부와;
상기 광 검출부로부터의 신호에 따라 화상 데이터를 생성할 수 있는 데이터 처리부를 포함하는, 촬상 장치. - 전자 기기에 있어서,
제 1 항에 따른 반도체 장치와;
렌즈, 표시부, 조작 키, 및 셔터 버튼 중 적어도 하나를 포함하는, 전자 기기. - 반도체 장치에 있어서,
제 1 화소, 제 2 화소, 제 3 화소, 및 제 4 화소를 포함하는 화소부와;
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소의 외부에 위치하는 제 1 스위치 및 제 2 스위치와;
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소의 외부에 위치하는 제 1 배선과;
상기 제 1 화소 및 상기 제 2 화소에 전기적으로 접속되는 제 2 배선과;
상기 제 3 화소 및 상기 제 4 화소에 전기적으로 접속되는 제 3 배선을 포함하고,
상기 제 1 스위치의 제 1 단자는 상기 제 1 배선에 전기적으로 접속되고,
상기 제 1 스위치의 제 2 단자는 상기 제 2 배선에 전기적으로 접속되고,
상기 제 2 스위치의 제 1 단자는 상기 제 1 배선에 전기적으로 접속되고,
상기 제 2 스위치의 제 2 단자는 상기 제 3 배선에 전기적으로 접속되고,
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소는 제 1 단계에서 리셋되고,
상기 제 1 단계 후의 제 2 단계에서, 상기 제 1 스위치는 온 상태가 되고, 상기 제 1 배선의 전위가 상기 제 2 배선에 공급되고, 전기 신호가 상기 제 1 화소 및 상기 제 2 화소로부터 판독되고,
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소는 상기 제 2 단계 후의 제 3 단계에서 리셋되고,
상기 제 3 단계 후의 제 4 단계에서, 상기 제 2 스위치는 온 상태가 되고, 상기 제 1 배선의 전위가 상기 제 3 배선에 공급되고, 전기 신호가 상기 제 3 화소 및 상기 제 4 화소로부터 판독되는, 반도체 장치. - 제 5 항에 있어서,
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소에 리셋 전위를 공급하는 제 4 배선을 더 포함하고,
상기 제 4 배선보다 높은 전위가 상기 제 1 배선에 공급되는, 반도체 장치. - 제 5 항에 있어서,
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소는 각각 광전 변환 소자 및 트랜지스터를 포함하고,
상기 광전 변환 소자는 상기 트랜지스터에 전기적으로 접속되고,
상기 트랜지스터의 채널 형성 영역이 산화물 반도체를 포함하는, 반도체 장치. - 제 7 항에 있어서,
상기 광전 변환 소자는 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이의 광전 변환층을 포함하고,
상기 광전 변환층은 셀레늄을 포함하는, 반도체 장치. - 제 5 항에 있어서,
상기 제 1 스위치는 제 1 트랜지스터이고,
상기 제 2 스위치는 제 2 트랜지스터이고,
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소는 각각 광전 변환 소자 및 제 3 트랜지스터를 포함하고,
상기 광전 변환 소자는 상기 제 3 트랜지스터에 전기적으로 접속되고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각의 채널 형성 영역이 단결정 반도체를 포함하고,
상기 제 3 트랜지스터의 채널 형성 영역이 산화물 반도체를 포함하고,
상기 제 3 트랜지스터는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 위에 적층되는, 반도체 장치. - 제 9 항에 있어서,
상기 광전 변환 소자는 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이의 광전 변환층을 포함하고,
상기 광전 변환층은 셀레늄을 포함하는, 반도체 장치. - 촬상 장치에 있어서,
제 5 항에 따른 반도체 장치를 포함하는 광 검출부와;
상기 광 검출부로부터의 신호에 따라 화상 데이터를 생성할 수 있는 데이터 처리부를 포함하는, 촬상 장치. - 전자 기기에 있어서,
제 5 항에 따른 반도체 장치와;
렌즈, 표시부, 조작 키, 및 셔터 버튼 중 적어도 하나를 포함하는, 전자 기기. - 반도체 장치에 있어서,
제 1 화소, 제 2 화소, 제 3 화소, 및 제 4 화소를 포함하는 화소부와;
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소의 외부에 위치하는 제 1 스위치 및 제 2 스위치와;
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소의 외부에 위치하는 제 1 배선과;
상기 제 1 화소 및 상기 제 2 화소에 전기적으로 접속되는 제 2 배선과;
상기 제 3 화소 및 상기 제 4 화소에 전기적으로 접속되는 제 3 배선을 포함하고,
상기 제 1 스위치의 제 1 단자는 상기 제 1 배선에 전기적으로 접속되고,
상기 제 1 스위치의 제 2 단자는 상기 제 2 배선에 전기적으로 접속되고,
상기 제 2 스위치의 제 1 단자는 상기 제 1 배선에 전기적으로 접속되고,
상기 제 2 스위치의 제 2 단자는 상기 제 3 배선에 전기적으로 접속되고
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소는 각각 광전 변환 소자를 포함하는, 반도체 장치. - 제 13 항에 있어서,
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소에 리셋 전위를 공급하는 제 4 배선을 더 포함하고,
상기 제 4 배선보다 높은 전위가 상기 제 1 배선에 공급되는, 반도체 장치. - 제 13 항에 있어서,
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소는 각각 트랜지스터를 포함하고,
상기 광전 변환 소자는 상기 트랜지스터에 전기적으로 접속되고,
상기 트랜지스터의 채널 형성 영역이 산화물 반도체를 포함하는, 반도체 장치. - 제 13 항에 있어서,
상기 제 1 스위치는 제 1 트랜지스터이고,
상기 제 2 스위치는 제 2 트랜지스터이고,
상기 제 1 화소, 상기 제 2 화소, 상기 제 3 화소, 및 상기 제 4 화소는 각각 제 3 트랜지스터를 포함하고,
상기 광전 변환 소자는 상기 제 3 트랜지스터에 전기적으로 접속되고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 각각의 채널 형성 영역이 단결정 반도체를 포함하고,
상기 제 3 트랜지스터의 채널 형성 영역이 산화물 반도체를 포함하고,
상기 제 3 트랜지스터는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 위에 적층되는, 반도체 장치. - 제 13 항에 있어서,
상기 광전 변환 소자는 제 1 전극, 제 2 전극, 및 상기 제 1 전극과 상기 제 2 전극 사이의 광전 변환층을 포함하고,
상기 광전 변환층은 셀레늄을 포함하는, 반도체 장치. - 촬상 장치에 있어서,
제 13 항에 따른 반도체 장치를 포함하는 광 검출부와;
상기 광 검출부로부터의 신호에 따라 화상 데이터를 생성할 수 있는 데이터 처리부를 포함하는, 촬상 장치. - 전자 기기에 있어서,
제 13 항에 따른 반도체 장치와;
렌즈, 표시부, 조작 키, 및 셔터 버튼 중 적어도 하나를 포함하는, 전자 기기.
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