TWI817242B - 半導體裝置、成像裝置及電子裝置 - Google Patents

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Abstract

一種新穎的半導體裝置、能夠縮小面積的半導體裝置或者通用性高的半導體裝置。本發明的一個實施方式是一種半導體裝置，包括：包括第一像素、第二像素、第三像素及第四像素的像素部；位於第一像素至第四像素的外部的第一開關及第二開關；位於第一像素至第四像素的外部的第一佈線；與第一像素及第二像素電連接的第二佈線；以及與第三像素及第四像素電連接的第三佈線，其中，第一開關的第一端子與第一佈線電連接，第一開關的第二端子與第二佈線電連接，第二開關的第一端子與第一佈線電連接，並且，第二開關的第二端子與第三佈線電連接。

Description

半導體裝置、成像裝置及電子裝置
本發明的一個實施方式係關於一種半導體裝置、成像裝置及電子裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。此外，本發明的一個實施方式係關於一種製程（process）、機器（machine）、產品（manufacture）或組合物（composition of matter）。另外，本發明的一個實施方式係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、其驅動方法或其製造方法。
對利用能夠生成對應於入射光的照度的資料的光檢測電路（也稱為光感測器）的光檢測裝置進行了技術開發。
作為光檢測裝置，例如可以舉出影像感測器。作為影像感測器，有CCD（Charge Coupled Device：電荷耦合器）影像感測器、CMOS（Complementary Metal Oxide Semiconductor：互補型金屬氧化物半導體）影像感測器等。作為成像元件CMOS影像感測器被設置在如數位相機或手機等眾多可攜式設備中。近年來，成像的清晰度增加、可攜式設備被小型化、且功耗被減少，因此CMOS影像感測器中的像素被製造得更小。
專利文獻1公開了一種在相鄰的像素之間共同使用電晶體以縮小像素的面積的成像元件。
[專利文獻1] 日本專利申請公開平11-126895號公報
因為在影像感測器中被共同使用的元件設置在像素區域內，所以即使在多個像素中共同使用電晶體等元件的情況下，被共同使用的元件也佔有像素區域中的固定面積。因此，即使在像素區域內多個像素共同使用元件，也對像素區域的面積的縮小有限制。
此外，在專利文獻1中，放大器和重設電晶體連接於相同的電源線。由此，不能夠分別設定放大用電源的電壓和重設用電源的電壓，導致像素的設計彈性的下降。另一方面，當使放大用電源線與重設用電源線不同時，需要確保空間以在像素內設置兩個電源線，導致像素的面積的增大及開口率的下降。
本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。本發明的一個實施方式的目的之一是提供一種能夠縮小面積的半導體裝置。本發明的一個實施方式的目的之一是提供一種通用性高的半導體裝置。本發明的一個實施方式的目的之一是提供一種能夠進行高精度的成像的半導體裝置。本發明的一個實施方式的目的之一是提供一種能夠降低功耗的半導體裝置。本發明的一個實施方式的目的之一是提供一種能夠進行高速的成像的半導體裝置。
注意，本發明的一個實施方式並不需要實現所有上述目的，只要可以實現至少一個目的即可。另外，上述目的的記載不妨礙其他目的的存在。說明書、圖式以及申請專利範圍等的記載中顯然存在上述目的以外的目的，可以從說明書、圖式以及申請專利範圍等的記載中衍生上述目的以外的目的。
本發明的一個實施方式是一種半導體裝置，包括：包括第一像素、第二像素、第三像素及第四像素的像素部；位於第一像素、第二像素、第三像素及第四像素的外部的第一開關及第二開關；位於第一像素、第二像素、第三像素及第四像素的外部的第一佈線；與第一像素及第二像素電連接的第二佈線；以及與第三像素及第四像素電連接的第三佈線，其中，第一開關的第一端子與第一佈線電連接，第一開關的第二端子與第二佈線電連接，第二開關的第一端子與第一佈線電連接，並且，第二開關的第二端子與第三佈線電連接。
本發明的一個實施方式是一種半導體裝置，包括：包括第一像素、第二像素、第三像素及第四像素的像素部；位於第一像素、第二像素、第三像素及第四像素的外部的第一開關及第二開關；位於第一像素、第二像素、第三像素及第四像素的外部的第一佈線；與第一像素及第二像素電連接的第二佈線；以及與第三像素及第四像素電連接的第三佈線，其中，第一開關的第一端子與第一佈線電連接，第一開關的第二端子與第二佈線電連接，第二開關的第一端子與第一佈線電連接，第二開關的第二端子與第三佈線電連接，本發明的一個實施方式的半導體裝置包括如下步驟：使第一像素、第二像素、第三像素及第四像素重設的第一步驟；在第一步驟之後，使第一開關成為導通狀態，將第一佈線的電位供應到第二佈線，從第一像素及第二像素讀出電信號的第二步驟；在第二步驟之後，使第一像素、第二像素、第三像素及第四像素重設的第三步驟；以及在第三步驟之後，使第二開關成為導通狀態，將第一佈線的電位供應到第三佈線，從第三像素及第四像素讀出電信號的第四步驟。
本發明的一個實施方式的半導體裝置可以還包括能夠向第一像素、第二像素、第三像素及第四像素供應重設電位的第四佈線，其中可以向第一佈線供應高於第四佈線的電位。
在本發明的一個實施方式的半導體裝置中，第一像素、第二像素、第三像素及第四像素都可以包括光電轉換元件和電晶體，光電轉換元件與電晶體電連接，並且電晶體的通道形成區域可以包含氧化物半導體。
在本發明的一個實施方式的半導體裝置中，第一開關可以包括第一電晶體，第二開關可以包括第二電晶體，第一像素、第二像素、第三像素及第四像素都可以包括光電轉換元件和第三電晶體，光電轉換元件可以與第三電晶體電連接，第一電晶體及第二電晶體的通道形成區域都可以包含單晶半導體，第三電晶體的通道形成區域可以包含氧化物半導體，並且第三電晶體可以層疊在第一電晶體及第二電晶體上。
在本發明的一個實施方式的半導體裝置中，光電轉換元件可以包括第一電極、第二電極以及第一電極與第二電極之間的光電轉換層，並且光電轉換層可以包含硒。
本發明的一個實施方式是一種成像裝置，包括：包括上述半導體裝置的光電檢測部；以及能夠根據來自光電檢測部的信號而生成影像資料的資料處理部。
本發明的一個實施方式是一種電子裝置，包括：上述半導體裝置和上述成像裝置中的一個；以及透鏡、顯示部、操作鍵和快門按鈕中的至少一個。
根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。根據本發明的一個實施方式，可以提供一種能夠縮小面積的半導體裝置。根據本發明的一個實施方式，可以提供一種通用性高的半導體裝置。根據本發明的一個實施方式，可以提供一種能夠進行高精度的成像的半導體裝置。根據本發明的一個實施方式，可以提供一種能夠降低功耗的半導體裝置。根據本發明的一個實施方式，可以提供一種能夠進行高速的成像的半導體裝置。
注意，上述效果的記載並不妨礙其他效果的存在。本發明的一個實施方式並不需要具有所有上述效果。說明書、圖式以及申請專利範圍等的記載中顯然存在上述效果以外的效果，可以從說明書、圖式以及申請專利範圍等的記載中衍生上述效果以外的效果。
下面，參照圖式對本發明的實施方式進行詳細說明。注意，本發明不侷限於以下實施方式中的說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面所示的實施方式所記載的內容中。
另外，本發明的一個實施方式在其範疇內包括包含成像裝置、RF（Radio Frequency：射頻）標籤、顯示裝置及積體電路等裝置。此外，顯示裝置在其範疇內包括液晶顯示裝置、各像素包括以有機發光元件為代表的發光元件的發光裝置、電子紙、DMD（Digital Micromirror Device：數位微鏡裝置）、PDP（Plasma Display Panel：電漿顯示面板）、FED（Field Emission Display：場致發射顯示器）等具有積體電路的顯示裝置。
注意，當利用圖式說明發明結構時，表示相同物件的元件符號有時在不同的圖式中共同使用。
另外，在本說明書等中，當明確地記載為“X與Y連接”時，在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示的連接關係等規定的連接關係，圖式或文中所示的連接關係以外的連接關係也記載於圖式或文中。這裡，X和Y為物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等）。
作為X與Y直接連接的情況的例子，可以舉出：能夠電連接X與Y的元件（例如，開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件和負載等）不連接X與Y之間的情況；以及X與Y不藉由能夠電連接X與Y的元件連接的情況。
作為X與Y電連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠電連接X與Y的元件（例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件和負載等）。開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態（開啟狀態）或非導通狀態（關閉狀態）來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。另外，X與Y電連接的情況包括X與Y直接連接的情況。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠在功能上連接X與Y的電路（例如，邏輯電路（反相器、NAND電路、NOR電路等）、信號轉換電路（DA轉換電路、AD轉換電路、伽瑪校正電路等）、電位位準轉換電路（電源電路（升壓電路、降壓電路等）、改變信號的電位位準的位準轉移電路等）、電壓源、電流源、切換電路、放大電路（能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等）、信號產生電路、記憶體電路、控制電路等）。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。另外，X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。
此外，當明確地記載為“X與Y電連接”時，在本說明書等中公開了如下情況：X與Y電連接的情況（換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況）；X與Y在功能上連接的情況（換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況）；以及X與Y直接連接的情況（換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況）。換言之，在本說明書等中，明確記載為“電連接”時與只明確記載為“連接”時的內容相同。
另外，即使在圖式中獨立的構成要素相互電連接，也有一個構成要素兼有多個構成要素的功能的情況。例如，在佈線的一部分還被用作電極時，一個導電膜兼有佈線和電極的兩個構成要素的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個構成要素的功能的情況。
實施方式1 在本實施方式中，說明根據本發明的一個實施方式的半導體裝置的結構例子。
＜半導體裝置10的結構例子＞ 圖1示出根據本發明的一個實施方式的半導體裝置10的結構例子。半導體裝置10包括像素部20、電路30及電路40。半導體裝置10在像素部20的外部包括佈線VIN及多個開關S。
像素部20包括多個像素21。在此，示出在像素部20中設置有n行m列（n、m為自然數）的像素21（像素21[1，1]至[n，m]）的結構例子。像素21具有將被照射的光轉換為電信號（下面，也稱為光資料信號）的功能。因此，像素21被用作成像裝置中的光檢測電路。明確而言，照射到設置在像素21中的光電轉換元件的光被轉換為電信號。
像素21都與佈線SE及佈線OUT連接。明確而言，第i行（i為1以上且n以下的整數）的像素21（像素21[i，1]）與佈線SE[i]連接，第j列（j為1以上且m以下的整數）的像素21（像素21[1，j]至[n，j]）與佈線OUT[j]連接。生成在各像素21中的光資料信號藉由佈線OUT輸出到電路40。
在像素部20中，藉由設置接收呈紅色的光的像素21、接收呈綠色的光的像素21及接收呈藍色的光的像素21，也可以由各像素21生成光資料信號，並合成這些光資料信號，來生成全彩色的影像信號的資料信號。另外，代替這些像素21或者除了這些像素21，也可以設置接收呈青色（cyan）、洋紅色（magenta）、黃色（yellow）中的一個或多個顏色的光的像素21。藉由設置接收呈青色（cyan）、洋紅色（magenta）、黃色（yellow）中的一個或多個顏色的光的像素21，可以在基於生成的影像信號的影像中增加能夠再現的顏色的種類。例如，藉由在像素21中設置使呈特定顏色的光透過的彩色層，並使光透過該彩色層入射到像素21，可以生成基於呈特定顏色的光的量的光資料信號。另外，在像素21中檢測出的光既可以是可見光又可以是不可見光。
另外，也可以對像素21設置冷卻單元。藉由設置冷卻單元，可以抑制因熱而產生的雜訊。
電路30是具有選擇n行的像素21中的特定行的像素21的功能的驅動電路。電路30選擇輸出光資料信號的特定行的像素21。明確而言，電路30藉由將控制信號輸出到多個開關S（開關S1至Sn）而控制多個開關S的導通狀態，選擇特定行的像素21。電路30可以由解碼器等構成。
此外，電路30也可以具有向像素21供應重設信號的功能。
電路40是具有將在像素部中得到的光資料信號輸出到外部的功能的讀出電路。明確而言，電路40藉由佈線OUT連接於像素21，具有將從預定的像素21藉由佈線OUT輸入的光資料信號輸出到外部的功能。電路40可以由電流源和電晶體等構成。
電路40具有向佈線OUT供應預定電位的功能。由此，當將在像素21中生成的信號輸出到外部時，可以對用來輸出的佈線OUT的電位進行重設。此外，電路40也可以被用作恆流源。因此，電路40可以根據從像素21輸入的信號而向佈線OUT供應預定電位。
半導體裝置10在像素部20的外部包括多個開關S（開關S1至Sn）及佈線VIN。並且，開關Si的第一端子與佈線SE[i]連接，第二端子與佈線VIN連接。開關S具有根據從電路30輸入的控制信號而控制佈線SE與佈線VIN之間的導通狀態的功能。
佈線VIN是用來輸出光資料信號的電源線。當開關Si處於開啟狀態且佈線VIN與佈線SE[i]處於導通狀態時，光資料信號從與佈線SE[i]連接的像素21[i，1]至[i，m]輸出到電路40。
例如，在從第一行的像素21[1，1]至[1，m]讀出光資料信號時，將預定的控制信號從電路40輸出到開關S1，而使開關S1處於開啟狀態。由此，佈線SE[1]與佈線VIN處於導通狀態，向像素21[1，1]至[1，m]供應佈線VIN的電位（電源電位），從而可以讀出光資料信號。
如此，在本發明的一個實施方式中，在相同行的像素21中共同使用用來選擇像素21的開關S，並且開關S設置在像素部20的外部。因此，不需要在像素部20中設置用來選擇像素21的開關（電晶體等）以及與該開關連接的電源線，由此可以縮小像素部20的面積。
在本發明的一個實施方式中，用作用來從像素21讀出光資料信號的電源線的佈線VIN還設置在像素部20的外部。因此，即使佈線VIN由與連接於像素21的其他電源線（重設電源線等）不同的佈線構成，也可以抑制像素部20的面積的增加。另外，可以向佈線VIN供應與連接於像素21的其他電源線不同的電位。因此，可以自由地設定用來讀出光資料信號的電源電位，並可以提高半導體裝置10的設計彈性及通用性。
注意，當在特定行中讀出光資料信號時，較佳為在其他行中佈線SE與佈線OUT處於非導通狀態。因此，可以更正確地讀出光資料信號。
＜電路結構的例子＞ 接著，說明半導體裝置10的具體的電路結構。圖2示出包括像素21、電路41的半導體裝置10的電路結構的一個例子。注意，雖然在此示出電晶體都是n通道型電晶體的例子，但是下面說明的各電晶體可以是n通道型電晶體或p通道型電晶體。
首先，說明像素21的結構例子。
圖2所示的像素21包括光電轉換元件101、電晶體102、103、104、電容器105。光電轉換元件101的第一端子與電晶體102的源極和汲極中的一個連接，第二端子與佈線VPD連接。電晶體102的閘極與佈線TX連接，源極和汲極中的另一個與電晶體104的閘極連接。電晶體103的閘極與佈線PR連接，源極和汲極中的一個與電晶體104的閘極連接，源極和汲極中的另一個與佈線VPR連接。電晶體104的源極和汲極中的一個與佈線SE連接，源極和汲極中的另一個與佈線OUT連接。電容器105的一個電極與電晶體104的閘極連接，另一個電極與佈線VPD連接。在此，將與電晶體102的源極和汲極中的另一個、電晶體103的源極和汲極中的一個、電晶體104的閘極及電容器105的一個電極連接的節點記作節點FN。電容器105可以由電容元件或寄生電容構成。當電晶體104的閘極電容充分大時，可以省略電容器105及佈線VPD。
注意，在本說明書等中，電晶體的源極是指用作活性層的半導體的一部分的源極區域或與上述半導體連接的源極電極。同樣地，電晶體的汲極是指上述半導體的一部分的汲極區域或與上述半導體連接的汲極電極。閘極是指閘極電極。
電晶體的源極和汲極的名稱根據電晶體的導電型及施加到各端子的電位的高低而相互調換。一般而言，在n通道型電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。另一方面，在p通道型電晶體中，將被施加低電位的端子稱為汲極，將被施加高電位的端子稱為源極。在本說明書中，儘管為方便起見在一些情況下假設源極和汲極是固定的來描述電晶體的連接關係，但是實際上源極和汲極的名稱根據上述電位關係而互換。
佈線VPD、VPR是被供應預定電位的佈線，被用作電源線。被供應到佈線VPD、VPR的電位既可以是高電源電位又可以是低電源電位（接地電位等）。在此，作為一個例子，說明佈線VPD為高電位電源線且佈線VPR為低電位電源線的情況。也就是說，向佈線VPD供應高電源電位VDD，向佈線VPR供應低電源電位VSS。佈線VPD、VPR也可以在所有像素21中共同使用。
光電轉換元件101具有將照射的光轉換為電信號的功能。作為光電轉換元件101，可以使用能夠得到對應於被照射的光的光電流的元件。作為光電轉換元件101的具體例子，可以舉出PN型光電二極體、PIN型光電二極體、雪崩型二極體、NPN埋入型二極體、肖特基型二極體、光電電晶體、X射線光電導體及紅外線感測器等。另外，作為光電轉換元件101，也可以使用在光電轉換層中包含硒的元件。在此，作為光電轉換元件101使用光電二極體。光電二極體的陽極與電晶體102的源極和汲極中的一個連接，陰極與佈線VPD連接。在向佈線VPD供應低電源電位VSS並向佈線VPR供應高電源電位VDD的情況下，較佳為將光電二極體的陽極與陰極調換。
根據佈線TX的電位控制電晶體102的導通狀態。當電晶體102處於導通狀態時，從光電轉換元件101輸出的電信號被供應到節點FN。因此，節點FN的電位取決於照射到光電轉換元件101的光的量。在電晶體102處於導通狀態且電晶體103處於關閉狀態期間中可以進行曝光。
根據佈線PR的電位控制電晶體103的導通狀態。當電晶體103成為導通狀態時，佈線VPR的電位被供應到節點FN，而使節點FN的電位重設。使電晶體103成為導通狀態的佈線PR的電位對應於重設信號，向佈線PR供應重設信號期間對應於重設期間。佈線PR的電位既可以被電路30控制，又可以被其他驅動電路控制。
如此，藉由將佈線VPR的電位供應到節點FN，使像素21重設。將用來使像素21重設的佈線VPR的電位也稱為重設電位。
根據節點FN的電位控制電晶體104的導通狀態。明確而言，電晶體104的源極-汲極間的電阻值根據節點FN的電位變化。因此，由節點FN的電位決定藉由電晶體104從佈線SE供應到佈線OUT的電位。
在本發明的一個實施方式中，佈線SE的電位根據電晶體110及佈線VIN控制。電晶體110的閘極與佈線CSE連接，源極和汲極中的一個與佈線SE連接，源極和汲極中的另一個與佈線VIN連接。注意，電晶體110相當於圖1中的開關S。當向佈線CSE供應使電晶體110成為導通狀態的電位（下面，也稱為選擇信號）時，佈線VIN與佈線SE成為導通狀態，佈線VIN的電位作為電源電位供應到像素21。由此，可以選擇進行光資料信號的讀出的像素21。
在此，用來選擇像素21的電晶體110在相同行的像素21中共同使用並設置在像素21的外部。因此，可以減少設置在像素21中的電晶體的數量，而可以縮小像素21的面積。
接著，說明電路41的結構。
電路41是包括在圖1的電路40中的電路。在此，說明對像素21的每個列設置電路41的結構例子。
電路41包括電晶體120。電晶體120的閘極與佈線BR連接，源極和汲極中的一個與佈線VO連接，源極和汲極中的另一個與佈線OUT連接。
根據佈線BR的電位控制電晶體120的導通狀態。當電晶體120成為導通狀態時，佈線VO的電位被供應到佈線OUT，而使佈線OUT的電位重設。然後，在從佈線VIN藉由電晶體110向佈線SE供應電源電位時，對應於節點FN的電位被輸出到佈線OUT。在此，在源極隨耦器中使用電晶體104，從節點FN的電位降低了對應於電晶體104的臨界值的電位被輸出到佈線OUT。
佈線VO是被供應預定電位的佈線，被用作電源線。被供應到佈線VO的電位既可以是高電源電位又可以是低電源電位（接地電位等）。在此，作為一個例子，說明佈線VO為低電位電源線的情況。也就是說，向佈線VO供應低電源電位VSS。
在向佈線BR繼續供應使電晶體120處於導通狀態的預定電位的情況下，電晶體120被用作電流源。並且，對電晶體120的源極-汲極間的電阻和電晶體104的源極-汲極間的電阻的合成電阻進行電阻分割的電位被輸出到佈線OUT。
在本發明的一個實施方式中，佈線VIN與佈線VPR分離，可以向佈線VIN供應與佈線VPR不同的電位。例如，即使在向佈線VPR供應低電源電位VSS的情況下，也可以向佈線VIN供應高電源電位VDD。由此，可以由電晶體104和電晶體120構成源極隨耦器，從而可以高速地讀出光資料信號。此外，藉由調整供應到佈線VIN的高電源電位VDD，可以改變佈線OUT的輸出電位的動態範圍。
＜讀出工作的例子＞ 接著，說明從像素21讀出光資料信號時的工作。
在從圖2中的像素21讀出光資料信號時，將信號線CSE的電位設定為高位準，而使電晶體110處於導通狀態。因此，從佈線VIN向佈線SE供應高電源電位VDD。此時的電晶體104的源極-汲極間的電阻值為對應於節點FN的電位的值。由此，對應於節點FN的電位的電位從佈線SE藉由電晶體104輸出到佈線OUT。因此，可以從像素21讀出光資料信號。
另一方面，在不進行來自像素21的光資料信號的讀出的情況下，將信號線CSE的電位設定為低位準，電晶體110處於關閉狀態。此時，因為不向佈線SE從佈線VIN供應電源電位，所以不向佈線OUT輸出光資料信號。
注意，在不進行光資料信號的讀出期間中，像素21較佳為處於重設狀態。明確而言，節點FN較佳為處於低位準，電晶體104較佳為處於關閉狀態。由此，可以使佈線SE與佈線OUT處於非導通狀態而可以防止向佈線OUT供應非意圖性的電位。為了使電晶體104處於關閉狀態，藉由使電晶體103處於導通狀態，將佈線VPR的低電源電位VSS供應到節點FN，即可。
藉由上述工作，可以將光資料信號輸出到佈線OUT。並且，輸出到佈線OUT的光資料信號被輸入到電路40，並從電路40輸出到外部。
雖然對用於圖2所示的各電晶體的材料等沒有特別的限制，但是包括在像素21中的電晶體102、103、104尤其較佳為使用其通道形成區域包含氧化物半導體的電晶體（下面，也稱為OS電晶體）。與矽等其他半導體相比，氧化物半導體的能帶間隙寬且本質載子密度低，所以OS電晶體的關態電流（off-state current）極小。由此，藉由將OS電晶體用於像素21，能夠長期間保持預定電位。關於氧化物半導體及OS電晶體的詳細內容，在實施方式4、7中進行說明。
例如，在電晶體102為OS電晶體的情況下，可以在電晶體102處於關閉狀態期間中抑制節點FN與光電轉換元件101之間的電荷移動。因此，能夠極長期間保持積蓄於節點FN的電荷，從而可以防止節點FN的電位變動。
另外，在電晶體103為OS電晶體的情況下，可以在電晶體103處於關閉狀態期間中抑制節點FN與佈線VPR之間的電荷移動。因此，能夠極長期間保持積蓄於節點FN的電荷，從而可以防止節點FN的電位變動。
在電晶體104為OS電晶體的情況下，可以在電晶體104處於關閉狀態期間中抑制佈線SE與佈線OUT之間的電荷移動，從而可以抑制佈線OUT的非意圖性的電位變動。因此，當在某個像素21的電晶體104處於關閉狀態期間中對與相同的佈線OUT連接的其他像素21進行光資料信號的讀出時，可以進行更正確的讀出。
在作為電晶體102及電晶體103使用OS電晶體的情況下，即使在節點FN的電位極小的情況下，也可以確實地保持節點FN的電位並正確地輸出光資料信號。因此，可以擴大能夠在像素21中檢測出的光的照度範圍，亦即動態範圍。
由於OS電晶體的電特性變動的溫度依賴性小於其通道形成區域包含矽的電晶體（下面，也稱為Si電晶體），所以可以在極廣的溫度範圍中使用OS電晶體。因此，藉由使用包括OS電晶體的半導體裝置，可以實現適合安裝於汽車、飛機、航天器等的成像裝置。
在作為光電轉換元件101使用使用硒類材料作為光電轉換層的元件的情況下，較佳為施加較高的電壓（例如，10V以上）以容易發生雪崩現象。例如，較佳為將佈線VPD的電位設定為10V以上，將佈線VPR的電位設定為0V。在此，因為OS電晶體的汲極耐壓比Si電晶體高，所以電晶體102至104較佳為使用OS電晶體。如此，藉由組合OS電晶體與使用硒類材料的光電轉換元件，可以實現能夠進行高精度的拍攝且可靠性高的成像裝置。注意，關於作為光電轉換層使用硒類材料的光電轉換元件的詳細內容，在實施方式6中進行說明。
注意，電晶體102、103、104不侷限於OS電晶體。例如，可以使用其通道形成區域形成在包含單晶半導體的基板的一部分中而在通道形成區域中包含單晶半導體的電晶體（下面，也稱為單晶電晶體）。作為包括單晶半導體的基板，可以使用單晶矽基板或單晶鍺基板等。由於單晶電晶體的電流供應能力高，所以藉由使用上述電晶體構成像素21，可以提高像素21的工作速度。
此外，作為電晶體102、103、104，也可以使用OS電晶體之外的其通道形成區域包含非單晶半導體的電晶體（下面，也稱為非單晶電晶體）。作為OS電晶體之外的非單晶半導體，可以舉出：非晶矽、微晶矽、多晶矽等非單晶矽；非晶鍺、微晶鍺、多晶鍺等非單晶鍺等。
作為電晶體110、120可以適當地使用上述OS電晶體、單晶電晶體、非單晶電晶體等。
在此，由於電晶體110與多個像素21（圖1中的m個像素21）連接，所以電晶體110被要求高的電流供應能力。由此，作為電晶體110較佳為使用電流供應能力高的單晶電晶體。因此，能夠容易從佈線VIN向多個像素21供應電源電位。此時，電晶體102至104較佳為層疊在電晶體110上。因此，可以抑制電晶體110的設置導致的面積的增加。關於層疊電晶體的結構的詳細內容，在實施方式4中進行說明。
在作為電晶體110使用包含與電晶體102至104相同的半導體材料的電晶體（OS電晶體等）的情況下，電晶體110的通道寬度較佳大於電晶體102至104的通道寬度。由此，可以提高電晶體110的電流供應能力。
＜半導體裝置10的工作實例＞ 接著，說明半導體裝置10的具體的工作實例。
在此，說明圖3所示的作為第一行的像素的像素21[1，1]、[1，2]以及作為第二行的像素的像素21[2，1]、[2，2]的工作實例。在圖3中，將連接於像素21[1，1]、[1，2]、連接於像素21[2，1]、[2，2]的佈線TX分別稱為TX[1]、TX[2]。將連接於佈線SE[1]、佈線SE[2]的電晶體110分別稱為電晶體110[1]、電晶體110[2]。將連接於電晶體110[1]、電晶體110[2]的佈線CSE分別稱為佈線CSE[1]、佈線CSE[2]。將像素21[1，1]、[1，2]、[2，1]、[2，2]中的節點FN分別稱為節點FN[1，1]、節點FN[1，2]、節點FN[2，1]、節點FN[2，2]。將連接於佈線OUT[1]、佈線OUT[2]的電路41分別稱為電路41[1]、電路41[2]。
圖4示出圖3所示的半導體裝置10的時序圖。注意，圖4中的期間Ta是在第一行的像素中進行重設、曝光及讀出的期間，期間Tb是在第二行的像素中進行重設、曝光及讀出的期間。
首先，在期間T1，佈線PR的電位成為高位準。由此，在所有像素21中電晶體103成為導通狀態，佈線VPR的電位（低位準）被供應到節點FN。因此，使節點FN[1，1]、[1，2]、[2，1]、[2，2]的電位重設到低位準。此外，在所有像素21中，電晶體104成為關閉狀態。藉由上述工作，使像素21[1，1]、[1，2]、[2，1]、[2，2]重設。
另外，在期間T1，佈線TX[1]的電位成為高位準，像素21[1，1]、[1，2]中的電晶體102成為導通狀態。因此，光電轉換元件101與節點FN處於導通狀態。
接著，在期間T2，佈線PR的電位成為低位準，所有像素21中的電晶體103成為關閉狀態。由此，節點FN成為浮動狀態。並且，節點FN[1，1]和節點FN[1，2]的電位根據照射到光電轉換元件101的光的量而上升。在此，示出節點FN[1，1]的電位的上升大於節點FN[1，2]的情況。因此，照射到光電轉換元件101的光被轉換為電信號，而可以在像素21[1，1]、[1，2]中進行曝光。將期間T2也稱為像素21[1，1]、[1，2]的曝光期間。
接著，在期間T3，佈線TX[1]的電位成為低位準，像素21[1，1]、[1，2]中的電晶體102成為關閉狀態。由此，節點FN[1，1]及節點FN[2，2]的電位被保持，像素21[1，1]、[1，2]的曝光期間結束。
接著，在期間T4，在佈線BR的電位成為高位準時，電晶體120成為導通狀態，佈線VO的電位被供應到佈線OUT[1]及佈線OUT[2]。在此，由於佈線VO的電位為低位準，所以佈線OUT[1]及佈線OUT[2]的電位成為低位準。
接著，在期間T5，佈線BR的電位成為低位準，電晶體120成為關閉狀態。此外，佈線CSE[1]的電位成為高位準，電晶體110[1]成為導通狀態。由此，佈線VIN的電位被供應到佈線SE[1]，佈線SE[1]的電位成為高位準。
注意，雖然在此使佈線BR的電位變化而控制佈線OUT的電位，但是也可以向佈線BR一直供應預定電位。在此情況下，電晶體120被用作電流源，根據佈線BR的電位而決定佈線OUT的電位。
在此，佈線SE[1]被用作像素21[1，1]、[1，2]的電源線。明確而言，佈線SE[1]的電位被供應到用作放大電晶體的電晶體104。由此，佈線OUT[1]、佈線OUT[2]的電位分別成為對應於節點FN[1，1]、節點FN[1，2]的電位的電位。此時，佈線OUT[1]、佈線OUT[2]的電位分別對應於像素21[1，1]、像素21[1，2]的光資料信號。如此，在期間T5，電晶體110[1]被用作選擇電晶體，具有用來選擇讀出光資料信號的像素21的功能。
另外，在期間T5，像素21[2，1]、[2，2]處於重設狀態。明確而言，節點FN[2，1]、[2，2]處於低位準，像素21[2，1]、像素21[2，2]的電晶體104處於關閉狀態。因此，佈線SE[2]與佈線OUT[1]、[2]處於非導通狀態。由此，可以防止在從像素21[1，1]、[1，2]讀出光資料信號時佈線OUT[1]、[2]的電位起因於佈線SE[2]的電位而變動。
接著，在期間T6，佈線CSE[1]的電位成為低位準，電晶體110[1]成為關閉狀態。由此，向佈線SE[1]的電源電位的供應停止，光資料信號的讀出結束。
藉由上述工作，在第一行的像素中進行重設、曝光及讀出。
接著，在期間T7，佈線PR的電位成為高位準。由此，在所有像素21中電晶體103成為導通狀態，佈線VPR的電位（低位準）被供應到節點FN。因此，使節點FN[1，1]、[1，2]、[2，1]、[2，2]的電位重設到低位準。此外，在所有像素21中，電晶體104成為關閉狀態。藉由上述工作，使像素21[1，1]、[1，2]、[2，1]、[2，2]重設。
另外，在期間T7，佈線TX[2]的電位成為高位準，像素21[2，1]、[2，2]中的電晶體102成為導通狀態。因此，光電轉換元件101與節點FN成為導通狀態。
接著，在期間T8，佈線PR的電位成為低位準，所有像素21中的電晶體103成為關閉狀態。由此，節點FN成為浮動狀態。並且，節點FN[2，1]和節點FN[2，2]的電位根據照射到光電轉換元件101的光的量而上升。在此，示出節點FN[2，1]的電位的上升小於節點FN[2，2]的情況。因此，照射到光電轉換元件101的光被轉換為電信號，而可以在像素21[2，1]、[2，2]中進行曝光。將期間T8也稱為像素21[2，1]、[2，2]的曝光期間。
接著，在期間T9，佈線TX[2]的電位成為低位準，像素21[2，1]、[2，2]中的電晶體102成為關閉狀態。由此，節點FN[2，1]及節點FN[2，2]的電位被保持，像素21[2，1]、[2，2]的曝光期間結束。
接著，在期間T10，在佈線BR的電位成為高位準時，電晶體120成為導通狀態，佈線VO的電位被供應到佈線OUT[1]及佈線OUT[2]。在此，由於佈線VO的電位為低位準，所以佈線OUT[1]及佈線OUT[2]的電位成為低位準。
接著，在期間T11，佈線BR的電位成為低位準，電晶體120成為關閉狀態。此外，佈線CSE[2]的電位成為高位準，電晶體110[2]成為導通狀態。由此，佈線VIN的電位被供應到佈線SE[2]，佈線SE[2]的電位成為高位準。
注意，雖然在此使佈線BR的電位變化而控制佈線OUT的電位，但是也可以向佈線BR一直供應任意電位。在此情況下，電晶體120被用作電流源，根據佈線BR的電位而決定佈線OUT的電位。
在此，佈線SE[2]被用作像素21[2，1]、[2，2]的電源線。明確而言，佈線SE[2]的電位被供應到用作放大電晶體的電晶體104。由此，佈線OUT[1]、佈線OUT[2]的電位分別成為對應於節點FN[2，1]、節點FN[2，2]的電位的電位。此時，佈線OUT[1]、佈線OUT[2]的電位分別對應於像素21[2，1]、像素21[2，2]的光資料信號。如此，在期間T11，電晶體110[2]被用作選擇電晶體，具有用來選擇讀出光資料信號的像素21的功能。
另外，在期間T11，像素21[1，1]、[1，2]處於重設狀態。明確而言，節點FN[1，1]、[1，2]處於低位準，像素21[1，1]、像素21[1，2]的電晶體104處於關閉狀態。因此，佈線SE[1]與佈線OUT[1]、[2]處於非導通狀態。由此，可以防止在從像素21[2，1]、[2，2]讀出光資料信號時佈線OUT[1]、[2]的電位起因於佈線SE[1]的電位而變動。
接著，在期間T12，佈線CSE[2]的電位成為低位準，電晶體110[2]成為關閉狀態。由此，向佈線SE[2]的電源電位的供應停止，光資料信號的讀出結束。
藉由上述工作，在第二行的像素中進行重設、曝光及讀出。
接著，在期間T13，佈線PR的電位成為高位準。由此，在所有像素21中電晶體103成為導通狀態，使節點FN的電位重設到低位準。之後，藉由與上述工作同樣的工作，進行第三行以後的像素21的曝光和讀出以及第四行以後的像素21的重設、曝光及讀出。
如此，在本發明的一個實施方式中，在相同行的像素21中共同使用用來選擇像素21的開關，並且開關設置在像素部20的外部。因此，不需要在像素部20中設置用來選擇像素21的開關以及與該開關連接的電源線，由此可以縮小像素部20的面積。
在本發明的一個實施方式中，用作用來選擇像素21的電源線的佈線VIN設置在像素部20的外部。因此，即使佈線VIN由與連接於像素21的其他電源線（佈線VPR等）不同的佈線構成，也可以抑制像素部20的面積的增加。另外，可以向佈線VIN供應與連接於像素21的其他電源線不同的電位。因此，可以自由地設定用來讀出光資料信號的電源電位，並可以提高半導體裝置10的設計彈性及通用性。
在本實施方式中，描述本發明的一個實施方式。但是，本發明的一個實施方式不侷限於此。也就是說，因為在本實施方式中記載有各種發明的方式，所以本發明的一個實施方式不侷限於特定的方式。例如，雖然作為本發明的一個實施方式，示出在相同行的像素中共同使用的開關設置在像素部的外部的半導體裝置的例子，但是本發明的一個實施方式不侷限於此。根據情況或狀況，本發明的一個實施方式既可以具有在相同行中不共同使用開關的結構，又可以具有開關設置在像素部的內部的結構。另外，雖然作為本發明的一個實施方式示出使用與連接於像素的電源線不同的佈線構成被共同使用的開關和與其連接的電源線的半導體裝置的例子，但是本發明的一個實施方式不侷限於此。在本發明的一個實施方式中，根據情況或狀況，這些電源線也可以為相同的佈線。
雖然在本實施方式中說明按每個行進行曝光的工作，但是也可以採用全域快門（Global shutter）方式：在多個行的像素21（最大的是所有像素21）中同時進行曝光，然後按每個行依次進行讀出。在此情況下，可以得到畸變少的影像。在此，在全域快門方式中，從曝光至讀出的期間（亦即，將電荷保持在節點FN的期間）根據像素21被設置的行而變化。因此，當利用全域快門方式時，隨時間的經過而產生的節點FN的電位的變動較佳小。在此，藉由在像素21中使用OS電晶體，可以極長期間保持積蓄於節點FN的電荷，所以即使利用全域快門方式也可以正確地讀出光資料信號。
本實施方式可以與其他實施方式的記載適當地組合。因此，在本實施方式中描述的內容（也可以是其一部分的內容）可以應用於、組合於或者替換成在該實施方式中描述的其他內容（也可以是其一部分的內容）和/或在一個或多個其他實施方式中描述的內容（也可以是其一部分的內容）。注意，在實施方式中描述的內容是指在各實施方式中利用各種圖式說明的內容或在說明書的文章中所記載的內容。另外，藉由使在一個實施方式中示出的圖式（也可以是其一部分）與該圖式的其他部分、在該實施方式中示出的其他圖式（也可以是其一部分）和/或在一個或多個其他實施方式中示出的圖式（也可以是其一部分）組合，可以構成更多圖式。以下的實施方式中也是同樣的。
實施方式2 在本實施方式中，說明本發明的一個實施方式的像素的結構例子。
＜像素的佈局的例子＞ 圖5示出在上述實施方式中可以使用的像素21的佈局的例子。注意，在圖5中，以相同的陰影線表示的佈線、導電層、半導體層可以藉由相同的製程並使用相同的材料形成。
圖5所示的像素21包括電晶體102、電晶體103、電晶體104及電容器105。關於各元件的連接關係，可以參照圖2的說明，由此省略詳細的說明。注意，雖然在圖5中未圖示光電轉換元件101，但是光電轉換元件101與導電層250連接。
半導體層221被用作電晶體102及電晶體103的活性層。也就是說，半導體層221在電晶體102及電晶體103中共同使用。此外，半導體層222被用作電晶體104的活性層。
半導體層221與導電層231、導電層232連接。導電層231藉由開口部251連接於導電層250。導電層232藉由開口部255連接於導電層212。此外，半導體層221藉由開口部255連接於導電層243。
導電層231被用作電晶體102的源極和汲極中的一個。導電層232被用作電晶體103的源極和汲極中的一個。導電層243被用作電晶體102的源極和汲極中的另一個、電晶體103的源極和汲極中的另一個、電晶體104的閘極以及電容器105的一個電極。
半導體層222與導電層233、導電層234連接。導電層233藉由開口部256連接於導電層202。導電層234藉由開口部257連接於導電層211。
導電層233被用作電晶體104的源極和汲極中的一個。導電層234被用作電晶體104的源極和汲極中的另一個。
在此，導電層212對應於佈線VPR，導電層202對應於佈線SE，導電層211對應於佈線OUT。此外，連接有半導體層221與導電層243的節點對應於節點FN。
作為半導體層221及半導體層222可以使用各種單晶半導體層及非單晶半導體層等，尤其較佳為使用氧化物半導體層。在此情況下，電晶體102至104是OS電晶體。
導電層241藉由開口部252連接於導電層203。導電層241被用作電晶體102的閘極。另外，導電層241也可以由導電層203的一部分構成。在此，導電層203對應於佈線TX。
導電層242藉由開口部254連接於導電層204。導電層242被用作電晶體103的閘極。另外，導電層242也可以由導電層204的一部分構成。在此，導電層204對應於佈線PR。
導電層201包括隔著絕緣層（未圖示）重疊於導電層243的區域。導電層201被用作電容器105的另一個電極。在此，導電層201對應於佈線VPD。
雖然在圖5中電晶體102、103、104為頂閘極型電晶體，但是電晶體102、103、104也可以頂閘極型電晶體或底閘極型電晶體。
此外，雖然在圖5中示出依次層疊有半導體層221、222、導電層231至234、導電層241至243、導電層211、212、導電層201至204、導電層250的結構，但是各層的上下關係不侷限於此，而可以自由地設定。
＜像素的變形例＞ 接著，在實施方式1中說明的像素21的變形例。
像素21也可以具有圖6A所示的結構。圖6A所示的像素21與圖2不同之處是：圖6A所示的像素21與光電轉換元件101的陽極與佈線VPD連接，陰極與電晶體102的源極和汲極中的一個連接。在圖6A中，佈線VPD被用作低電位電源線，佈線VPR被用作高電位電源線。
在本發明的一個實施方式中，電晶體104較佳為在向節點FN供應作為重設電位的佈線VPR的電位時成為關閉狀態。因此，在圖6A中，電晶體104較佳為在電晶體104為p通道型電晶體且從佈線VPR向節點FN供應高位準電位時成為關閉狀態。
另外，像素21也可以具有圖6B所示的結構。圖6B所示的像素21與圖2不同之處是：圖6B所示的像素21包括多個光電轉換元件101及多個電晶體102。光電轉換元件101a的第一端子與電晶體102a的源極和汲極中的一個連接，第二端子與佈線VPD連接。光電轉換元件101b的第一端子與電晶體102b的源極和汲極中的一個連接，第二端子與佈線VPD連接。電晶體102a的閘極與佈線TXa連接，電晶體102b的閘極與佈線TXb連接。電晶體102a的源極和汲極中的另一個及電晶體102b的源極和汲極中的另一個與節點FN連接。
電晶體102a的閘極及電晶體102b的閘極分別與不同的佈線連接，所以利用光電轉換元件101a的曝光及利用光電轉換元件101b的曝光分別獨立地受到控制。藉由採用這種結構，可以在一個像素中使用兩個光電轉換元件進行曝光。注意，對設置在像素21中的光電轉換元件的個數沒有特別的限制，也可以是三個以上。
另外，像素21也可以具有圖6C所示的結構。圖6C所示的電路具有省略圖2中的電晶體103的結構。光電轉換元件101的陽極與電晶體102的源極和汲極中的一個連接，陰極與佈線VPR連接。
當進行像素21的重設工作（例如，對應於圖4中的期間T1、T7的工作）時，將佈線VPR的電位設定為低位準，將佈線TX的電位設定為高位準。因此，光電轉換元件101被施加正向偏壓，而使節點FD的電位重設到低位準。在節點FD的重設之後將佈線VPR的電位設定為高位準即可。
另外，像素21也可以具有圖6D所示的結構。圖6D所示的像素21與圖6C所示的像素21不同之處是：圖6D所示的像素21與光電轉換元件101的陽極與佈線VPD連接，陰極與電晶體102的源極和汲極中的一個連接。
當進行像素21的重設工作（例如，對應於圖4中的期間T1、T7的工作）時，將佈線VPR及佈線TX的電位設定為高位準。因此，光電轉換元件101被施加正向偏壓，而使節點FD的電位重設到高位準。在節點FD的重設之後將佈線VPR的電位設定為低位準即可。
在本發明的一個實施方式中，電晶體104較佳為藉由向節點FN供應作為重設電位的佈線VPR的電位而成為關閉狀態。因此，在圖6D中，電晶體104較佳為在電晶體104為p通道型電晶體且使節點FN的電位重設到高位準時成為關閉狀態。
在圖2中，也可以省略電晶體102。圖7A示出在圖2中省略電晶體102的結構，圖7B示出在圖6A中省略電晶體102的結構。
在用於像素21的電晶體中，除了第一閘極電極（下面，也稱為前閘極）之外還可以設置有第二閘極電極（下面，也稱為背閘極）。圖8A至圖8D示出在電晶體102、103、104中設置有背閘極的結構。
圖8A示出在圖2中的電晶體102、103、104中設置與前閘極連接的背閘極並向背閘極供應與前閘極相同的電位的結構。圖8B示出在圖6A中的電晶體102、103、104中設置與前閘極連接的背閘極並向背閘極供應與前閘極相同的電位的結構。藉由採用上述結構，可以增加電晶體102、103、104的通態電流（on-state current），從而可以實現高速的成像。
圖8C示出在圖2中的電晶體102、103、104中設置與佈線VPR連接的背閘極並向背閘極供應固定電位的結構。在此，向佈線VPR供應接地電位。圖8D示出在圖6A中的電晶體102、103、104中設置與佈線VPD連接的背閘極並向背閘極供應固定電位的結構。在此，向佈線VPD供應接地電位。因此，能夠控制電晶體102、103、104的臨界電壓，由此可以進行可靠性高的成像。
注意，雖然圖8C示出電晶體102、103、104的背閘極與佈線VPR連接的結構，圖8D示出電晶體102、103、104的背閘極與佈線VPD連接的結構，但是背閘極也可以與供應有固定電位的其他佈線連接。此外，在圖6B至圖6D、圖7A和圖7B所示的像素21中也可以同樣地設置背閘極。
電晶體102、103、104都可以具有向背閘極供應與前閘極相同的電位的結構、向背閘極供應固定電位的結構和不設置背閘極的結構中的任何結構。也就是說，在一個像素21中也可以包括兩種以上的電晶體。
在圖2、圖6A至圖8D中，多個像素也可以共同使用包括在像素21中的元件。圖9示出四個像素21共同使用圖2中的電晶體103、電晶體104、電容器105的像素部20的結構。在圖9中，四個電晶體102與節點FN連接，節點FN與電晶體103、電晶體104、電容器105連接。藉由採用上述結構，可以減少像素部20的元件數量。
注意，雖然圖9示出不同行的像素21共同使用電晶體及電容器的結構，但是也可以具有不同列的像素21共同使用電晶體及/或電容器的結構。此外，雖然在此示出四個像素共同使用電晶體103、電晶體104、電容器105的結構，但是共同使用元件的像素的數量不侷限於此，而也可以為兩個像素、三個像素或五個以上的像素。此外，圖6A至圖8D所示的像素21也可以適用相同的結構。
圖2、圖6A至圖9所示的結構可以自由地組合。
本實施方式可以與其他實施方式的記載適當地組合。
實施方式3 在本實施方式中，說明使用根據本發明的一個實施方式的半導體裝置的成像裝置。
圖10示出成像裝置300的結構例子。成像裝置300包括光電檢測部310、資料處理部320。
光電檢測部310包括像素部20、電路30、電路40、電路50、電路60。作為像素部20、電路30、電路40，可以使用上述實施方式中說明的像素部及電路。
電路50具有將從電路40輸入的類比信號轉換成數位信號的功能。電路50可以由A/D轉換器等構成。
電路60是具有將從電路50輸入的數位信號讀出的功能的驅動電路。電路60可以使用選擇電路等構成。另外，選擇電路可以使用電晶體等構成。作為該電晶體可以使用OS電晶體等。
資料處理部320包括電路321。電路321具有使用在光電檢測部310中生成的光資料信號進行影像資料的生成的功能。
另外，也可以在像素部20中設置具有顯示影像的功能的電路。由此，也可以將成像裝置300用作觸控面板。
接著，說明圖10所示的成像裝置300的驅動方法的例子。
首先，在像素21中藉由實施方式1所示的方法生成光資料信號。在像素21中生成的光資料信號被輸出到電路40。電路40將光資料信號轉換為類比信號而輸出到電路50。
從電路40輸出的類比信號在電路50中被轉換成數位信號，並被輸出到電路60。並且，在電路60中，數位信號被讀出。在電路60中讀出的數位信號被用於電路321中的處理等。
本實施方式可以與其他實施方式的記載適當地組合。
實施方式4 在本實施方式中，說明可用於半導體裝置10的元件的結構例子。
圖11A至圖11C示出可用於半導體裝置10的電晶體及光電轉換元件的結構例子。注意，在本實施方式中，說明作為光電轉換元件使用光電二極體的例子。
＜結構例子1＞ 圖11A示出電晶體801、電晶體802、光電二極體803的結構例子。電晶體801藉由佈線819及導電層823與電晶體802連接，電晶體802藉由導電層830與光電二極體803連接。
電晶體801及電晶體802可以自由地適用於圖2、圖3、圖6A至圖9所示的各電晶體或其它半導體裝置10所包括的電晶體。例如，可以將電晶體801用作圖2、圖3所示的電晶體110、120等，將電晶體802用作圖2、圖3、圖6A至圖9所示的電晶體102至電晶體104等。此外，可以將光電二極體803用作圖2、圖3、圖6A至圖9所示的光電轉換元件101。
[電晶體801] 首先，說明電晶體801。
電晶體801使用半導體基板810形成，包括半導體基板810上的元件分離層811及形成在半導體基板810中的雜質區域812。雜質區域812具有電晶體801的源極區域或汲極區域的功能，在雜質區域812之間形成有通道區域。另外，電晶體801包括絕緣層813及導電層814。絕緣層813具有電晶體801的閘極絕緣層的功能，導電層814具有電晶體801的閘極電極的功能。注意，也可以在導電層814的側面形成有側壁815。再者，也可以在導電層814上形成具有保護層的功能的絕緣層816、具有平坦化膜的功能的絕緣層817。
對半導體基板810使用矽基板。作為基板的材料，除了矽之外，也可以使用鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵、有機半導體。
元件分離層811可以利用LOCOS（Local Oxidation of Silicon：矽局部氧化）法或STI（Shallow Trench Isolation：淺溝槽隔離）法等形成。
雜質區域812是包含對半導體基板810的材料賦予導電性的雜質元素的區域。當作為半導體基板810使用矽基板時，作為n型的導電性的雜質，例如，可以舉出磷或砷等，作為賦予p型的導電性的雜質，例如，可以舉出硼、鋁、鎵等。可以利用離子植入法、離子摻雜法等對半導體基板810的預定區域添加雜質元素。
絕緣層813可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣層。另外，絕緣層813也可以使用包含上述材料中的一種以上的絕緣層的疊層構成。
導電層814可以使用鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、銀、錳、鉭及鎢等的導電膜。另外，也可以使用上述材料的合金或上述材料的導電氮化物。此外，也可以使用選自上述材料、上述材料的合金及上述材料的導電氮化物中的多種材料的疊層。
絕緣層816可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣層。另外，絕緣層816也可以使用包含上述材料中的一種以上的絕緣層的疊層構成。
絕緣層817可以使用包含丙烯酸樹脂、環氧樹脂、苯并環丁烯樹脂，聚醯亞胺、聚醯胺等有機材料的絕緣層。另外，絕緣層817也可以使用包含上述材料的絕緣層的疊層構成。此外，絕緣層817也可以使用與絕緣層816同樣的材料。
注意，雜質區域812可以採用藉由導電層818與佈線819連接的結構。
[電晶體802] 接著，說明電晶體802。電晶體802是OS電晶體。
電晶體802包括絕緣層822上的氧化物半導體層824、氧化物半導體層824上的導電層825、導電層825上的絕緣層826、絕緣層826上的導電層827。導電層825具有電晶體802的源極電極或汲極電極的功能。絕緣層826具有電晶體802的閘極絕緣層的功能。導電層827具有電晶體802的閘極電極的功能。再者，也可以在導電層827上形成具有保護層的功能的絕緣層828及具有平坦化膜的功能的絕緣層829。
另外，也可以在絕緣層822下形成導電層821。導電層821具有電晶體802的第二閘極電極（背閘極電極）的功能。在形成導電層821時，可以在佈線819上形成絕緣層820並在絕緣層820上形成導電層821。另外，也可以將佈線819的一部分用作電晶體802的背閘極電極。例如，可以將包括背閘極電極的OS電晶體用於圖8A至圖8D中的電晶體102至104等。
如電晶體802，當某電晶體T包括其間夾有半導體膜的一對閘極時，也可以對其中一個閘極供應信號A，並對另一個閘極供應固定電位Vb。
信號A例如為用來控制導通狀態/非導通狀態的信號。信號A也可以為具有電位V1或者電位V2（V1＞V2）的兩種電位的數位信號。例如，可以將電位V1設定為高電源電位且將電位V2設定為低電源電位。信號A也可以為類比信號。
固定電位Vb例如為用來控制電晶體T的臨界電壓VthA的電位。固定電位Vb可以為電位V1或者電位V2。此時，不需要另行設置用來生成固定電位Vb的電位產生電路，所以是較佳的。固定電位Vb也可以為與電位V1或者電位V2不同的電位。藉由降低固定電位Vb，有時可以提高臨界電壓VthA。其結果是，有時可以降低閘極與源極之間的電壓Vgs為0V時的汲極電流，而可以降低包括電晶體T的電路的洩漏電流。例如，可以使固定電位Vb低於低電源電位。藉由提高固定電位Vb，有時可以降低臨界電壓VthA。其結果是，有時可以提高閘極與源極之間的電壓Vgs為VDD時的汲極電流，而可以提高包括電晶體T的電路的工作速度。例如，可以使固定電位Vb高於低電源電位。
另外，也可以對電晶體T的一個閘極供應信號A，並對另一個閘極供應信號B。信號B例如為用來控制電晶體T的導通狀態/非導通狀態的信號。信號B也可以為具有電位V3或者電位V4（V3＞V4）的兩種電位的數位信號。例如，可以將電位V3設定為高電源電位且將電位V4設定為低電源電位。信號B也可以為類比信號。
在信號A與信號B都是數位信號的情況下，信號B也可以為與信號A具有相同數位值的信號。此時，有時可以增加電晶體T的通態電流，而可以提高包括電晶體T的電路的工作速度。此時，信號A的電位V1可以與信號B的電位V3不同。另外，信號A的電位V2可以與信號B的電位V4不同。例如，當對應於被輸入信號B的背閘極的閘極絕緣膜的厚度大於對應於被輸入信號A的閘極的閘極絕緣膜時，可以使信號B的電位振幅（V3-V4）大於信號A的電位振幅（V1-V2）。由此，有時可以使信號A及信號B對電晶體T的導通狀態或非導通狀態造成的影響大致相同。
在信號A與信號B都是數位信號的情況下，信號B也可以為與信號A具有不同數位值的信號。此時，有時可以分別利用信號A及信號B控制電晶體T，而可以實現更高的功能。例如，當電晶體T為n通道電晶體時，在僅在信號A為電位V1且信號B為電位V3時該電晶體處於導通狀態的情況下或者在僅在信號A為電位V2且信號B為電位V4時該電晶體處於非導通狀態的情況下，有時可以由一個電晶體實現NAND電路或NOR電路等的功能。另外，信號B也可以為用來控制臨界電壓VthA的信號。例如，信號B也可以在包括電晶體T的電路工作期間與在該電路不工作期間具有不同電位。信號B也可以根據電路的工作模式具有不同電位。此時，信號B有可能沒有信號A那麼頻繁地切換電位。
在信號A與信號B都是類比信號的情況下，信號B也可以為與信號A具有相同電位的類比信號、用常數乘以信號A的電位而得的類比信號、或者將常數加到信號A的電位或從信號A的電位減去常數而得的類比信號等。此時，有時可以藉由增加電晶體T的通態電流，而提高包括電晶體T的電路的工作速度。信號B也可以為與信號A不同的類比信號。此時，有時可以分別利用信號A及信號B控制電晶體T，而可以實現更高的功能。
也可以使信號A為數位信號且使信號B為類比信號。也可以使信號A為類比信號且使信號B為數位信號。
此外，也可以對電晶體T的一個閘極供應固定電位Va，並對另一個閘極供應固定電位Vb。當對電晶體T的兩個閘極供應固定電位時，有時可以將電晶體T用作與電阻元件同等的元件。例如，當電晶體T為n通道電晶體時，藉由提高（降低）固定電位Va或固定電位Vb，有時可以降低（提高）電晶體T的實效電阻。藉由提高（降低）固定電位Va及固定電位Vb的兩者，有時可以獲得比只具有一個閘極的電晶體低（高）的實效電阻。
絕緣層822可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣層。另外，絕緣層822也可以使用包含上述材料中的一種以上的絕緣層的疊層構成。注意，絕緣層822較佳為具有能夠對氧化物半導體層824供應氧的功能。這是因為，即使氧化物半導體層824中包括氧缺陷，也藉由從絕緣層供應的氧來填補氧缺陷。作為用來供應氧的處理，例如有熱處理等。
氧化物半導體層824可以使用氧化物半導體層。作為氧化物半導體，可以使用氧化銦、氧化錫、氧化鎵、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。尤其較佳In-Ga-Zn氧化物。
在此，In-Ga-Zn氧化物是指作為主要成分包含In、Ga和Zn的氧化物。注意，In、Ga及Zn以外的金屬元素有時作為雜質被包含。將由In-Ga-Zn氧化物構成的膜也稱為IGZO膜。
導電層825可以使用鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、銀、錳、鉭及鎢等的導電膜。另外，也可以使用上述材料的合金或上述材料的導電氮化物。此外，也可以使用選自上述材料、上述材料的合金及上述材料的導電氮化物中的多種材料的疊層。典型的是，尤其較佳為使用容易與氧鍵合的鈦或具有高熔點而允許後面的製程的溫度較高的鎢。此外，也可以使用低電阻的銅或銅-錳等合金與上述材料的疊層。導電層825使用容易與氧鍵合的材料，在導電層825與氧化物半導體層824接觸時，氧化物半導體層824中形成包括氧缺陷的區域。包含於膜中的微量的氫擴散到該氧缺陷中而使該區域明顯地n型化。該n型化的該區域可以被用作電晶體的源極區域或汲極區域。
絕緣層826可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣層。另外，絕緣層826也可以使用包含上述材料中的一種以上的絕緣層的疊層構成。
導電層827可以使用鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、銀、錳、鉭及鎢等的導電膜。另外，也可以使用上述材料的合金或上述材料的導電氮化物。此外，也可以使用選自上述材料、上述材料的合金及上述材料的導電氮化物中的多種材料的疊層。
絕緣層828可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣膜。另外，絕緣層828也可以使用包含上述材料中的一種以上的絕緣層的疊層構成。
絕緣層829可以使用包含丙烯酸樹脂、環氧樹脂、苯并環丁烯樹脂，聚醯亞胺、聚醯胺等有機材料。另外，絕緣層817也可以使用包含上述材料的絕緣層的疊層構成。此外，絕緣層829也可以使用與絕緣層828同樣的材料。
[光電二極體803] 接著，說明光電二極體803。
光電二極體803以依次層疊有n型半導體層832、i型半導體層833及p型半導體層834的方式形成。i型半導體層833較佳為使用非晶矽。另外，n型半導體層832及p型半導體層834可以使用包含賦予導電性的雜質的非晶矽或微晶矽。因為使用非晶矽的光電二極體的可見光的波長範圍的感度高，所以是較佳的。當p型半導體層834為受光面時，可以提高光電二極體的輸出電流。
具有陰極的功能的n型半導體層832藉由導電層830與電晶體802的導電層825連接。另外，具有陽極的功能的p型半導體層834與佈線837連接。另外，光電二極體803也可以採用藉由佈線831或導電層836與其他佈線連接的結構。再者，還可以形成具有保護膜的功能的絕緣層835。
如圖11A所示，藉由將電晶體802層疊在電晶體801上，並將光電二極體803層疊在電晶體802上，可以縮小半導體裝置的面積。另外，藉由採用電晶體801、電晶體802及光電二極體803彼此重疊的結構，可以進一步縮小半導體裝置的面積。
注意，雖然在圖11A中示出了雜質區域812與導電層825連接的結構，亦即，電晶體801的源極和汲極中的一個與電晶體802的源極和汲極中的一個連接的結構，但是電晶體801與電晶體802的連接關係不侷限於此。例如，如圖11B所示，也可以採用導電層814與導電層825連接的結構，亦即，電晶體801的閘極與電晶體802的源極和汲極中的一個連接的結構。
另外，雖然在此未圖示，但是也可以採用電晶體801的閘極與電晶體802的閘極連接的結構或電晶體801的源極和汲極中的一個與電晶體802的閘極連接的結構。
另外，如圖11C所示，也可以採用省略OS電晶體而光電二極體803與電晶體801連接的結構。例如，在作為圖2中的所有電晶體使用單晶電晶體的情況等下，可以採用圖11C所示的結構。如此，藉由省略OS電晶體，可以削減半導體裝置的製程。
＜結構例子2＞ 雖然在圖11A至圖11C中示出了光電二極體803層疊在電晶體802上的結構，但是光電二極體803的位置並不侷限於此。例如，如圖12A所示，也可以將光電二極體803設置在電晶體801與電晶體802之間。
另外，如圖12B所示，也可以將光電二極體803設置在與電晶體802同一層中。在該情況下，可以將導電層825用作電晶體802的源極電極或汲極電極及光電二極體803的電極。
另外，如圖12C所示，也可以將光電二極體803設置在與電晶體801同一層中。在該情況下，可以使用同一材料同時形成具有電晶體801的閘極電極的功能的導電層814及具有光電二極體803的電極的功能的佈線831。
＜結構例子3＞ 也可以使用半導體基板810形成多個電晶體。圖13A示出使用半導體基板810形成電晶體804及電晶體805的例子。
電晶體804包括雜質區域842、具有閘極絕緣膜的功能的絕緣層843、具有閘極電極的功能的導電層844。電晶體805包括雜質區域852、具有閘極絕緣膜的功能的絕緣層853、具有閘極電極的功能的導電層854。因為電晶體804及電晶體805的結構及材料與電晶體801相同，所以省略詳細的說明。
在此，雜質區域842包含賦予與雜質區域852的導電型相反的導電型的雜質元素。也就是說，電晶體804具有與電晶體805相反的極性。另外，如圖13A所示，雜質區域842可以採用與雜質區域852連接的結構。由此，可以構成使用電晶體804及電晶體805的CMOS（Complementary Metal Oxide Semiconductor）反相器。
藉由使用圖13A的結構，可以由使用半導體基板810的電晶體形成圖1、圖10中的電路30、電路40、電路50、電路60及資料處理部320，並可以在這些電路上層疊由OS電晶體形成的像素部20。由此，可以實現半導體裝置的面積的縮小。
另外，如圖13B所示，在將作為OS電晶體的電晶體807層疊在使用半導體基板810形成的電晶體806上的結構中，可以採用雜質區域861與導電層862連接的結構，亦即，電晶體806的源極和汲極中的一個與電晶體807的源極和汲極中的一個連接的結構。由此，可以構成包括使用半導體基板810形成的電晶體及OS電晶體的CMOS反相器。
使用半導體基板810形成的電晶體806與OS電晶體相比容易製造p通道型電晶體。因此，較佳的是，電晶體806為p通道型電晶體且電晶體807為n通道型電晶體。由此，可以以不在半導體基板810上形成極性不同的兩種電晶體的方式形成CMOS反相器，而可以削減半導體裝置的製程。
本實施方式可以與其他實施方式的記載適當地組合。
實施方式5 在本實施方式中，說明附加有濾色片等的成像裝置的結構例子。
圖14A是對圖11A至13B等所示的結構附加濾色片等的方式的一個例子的剖面圖，示出對應於3個像素的電路（像素21a、像素21b、像素21c）所占的區域。在形成於層1100中的光電二極體803上形成有絕緣層1500。絕緣層1500可以使用對可見光的透光性高的氧化矽膜等。此外，也可以作為鈍化膜採用層疊氮化矽膜的結構。另外，也可以作為抗反射膜採用層疊氧化鉿等的介電膜的結構。
在絕緣層1500上形成有遮光層1510。遮光層1510具有防止透過濾色片的光混色的功能。作為遮光層1510，可以採用鋁及鎢等的金屬層、或層疊該金屬層與被用作抗反射膜的介電膜的結構。
在絕緣層1500及遮光層1510上形成有用作平坦化膜的有機樹脂層1520，以分別與像素21a、像素21b及像素21c配成對的方式在像素21a、像素21b及像素21c上形成有濾色片1530a、1530b及1530c。藉由對濾色片1530a、濾色片1530b及濾色片1530c分別分配R（紅色）、G（綠色）及B（藍色）等，可以獲得彩色影像。
在濾色片1530a、1530b及1530c上設置有微透鏡陣列1540，穿過一個透鏡的光經過位於該透鏡下的濾色片照射到光電二極體。
另外，以與層1400接觸的方式設置有支撐基板1600。支撐基板1600可以使用矽基板等半導體基板、玻璃基板、金屬基板、陶瓷基板等硬質基板。此外，也可以在層1400與支撐基板1600之間形成有用作黏合層的無機絕緣層或有機樹脂層。
在上述成像裝置的結構中，也可以使用光學轉換層1550代替濾色片1530a、濾色片1530b及濾色片1530c（參照圖14B）。藉由使用光學轉換層1550，可以實現能夠得到各種波長範圍的影像的成像裝置。
例如，藉由將阻擋可見光線的波長以下的光的濾光片用作光學轉換層1550，可以形成紅外線成像裝置。另外，藉由將阻擋紅外線的波長以下的光的濾光片用作光學轉換層1550，可以形成遠紅外線成像裝置。另外，藉由將阻擋可見光線的波長以上的光的濾光片用作光學轉換層1550，可以形成紫外線成像裝置。
若將閃爍體用於光學轉換層1550，則可以實現獲得將輻射的強弱視覺化的影像的成像裝置，諸如醫療用X射線成像裝置等。當透過拍攝物件的X射線等輻射入射到閃爍體時，由於被稱為光致發光的現象而該輻射被轉換成可見光線或紫外光線等的光（螢光）。藉由由光電二極體803檢測該光來獲得影像資料。
閃爍體由如下物質或材料構成：當被X射線或伽瑪射線等輻射照射時，吸收其能量而發出可見光或紫外光的物質或包含該物質的材料，已知例如有Gd2 O2 S:Tb、Gd2 O2 S:Pr、Gd2 O2 S:Eu、BaFCl:Eu、NaI、CsI、CaF2 、BaF2 、CeF3 、LiF、LiI、ZnO等材料和將上述材料分散在樹脂或陶瓷中的材料。
本實施方式可以與其他實施方式的記載適當地組合。
實施方式6 在本實施方式中，說明半導體裝置10的其他結構例子。
圖15A示出像素21的結構例子。在圖15A中的像素21中，作為圖2等所示的像素21中的光電轉換元件101使用包括硒類半導體的元件900。
包括硒類半導體的元件是能夠利用藉由施加電壓而可以從一個被照射的光子取出多個電子的雪崩倍增效應進行光電轉換的元件。因此，在包括硒類半導體的像素21中，能夠將相對於入射的光量的電子的增幅，而可以獲得靈敏度高的感測器。在作為光電轉換層使用硒類材料的光電轉換元件中，較佳為施加相對來說較高的電壓（例如，10V以上）以使突崩潰現象容易產生。此時，作為電晶體102至104，較佳為使用汲極耐壓高的OS電晶體。
作為硒類半導體，可以使用非晶結構的硒類半導體或結晶結構的硒類半導體。可以藉由在形成非晶結構的硒類半導體之後進行熱處理來獲得結晶結構的硒類半導體。藉由使結晶結構的硒類半導體的晶粒的粒徑小於像素間距，可以降低各像素的特性的偏差，而使所獲得的影像品質均勻，所以是較佳的。
硒類半導體，尤其是結晶結構的硒類半導體具有如下特性：在較寬的波長範圍中具有光吸収係數。因此，可以將結晶結構的硒類半導體用作可見光、紫外光、X射線、伽瑪射線等較寬的波長範圍的成像元件，並可以將結晶結構的硒類半導體用作所謂的直接轉換型元件，該直接轉換型元件可以將射X射線及伽瑪射線等短波長範圍的光直接轉換成電荷。
圖15B示出元件900的結構例子。元件900包括基板901、電極902、光電轉換層903、電極904。電極904與電晶體102的源極和汲極中的一個連接。注意，雖然在此示出元件900包括多個光電轉換層903及多個電極904且多個電極904的每一個與電晶體102連接的例子，但是對光電轉換層903及電極904的個數沒有特別的限制，可以是單個或多個。
光經由基板901及電極902向光電轉換層903入射。因此，基板901及電極902較佳為具有透光性。作為基板901，可以使用玻璃基板。另外，作為電極902，可以使用銦錫氧化物（ITO：Indium Tin Oxide）。
光電轉換層903包含硒。作為光電轉換層903，可以使用各種硒類半導體。
光電轉換層903及層疊在光電轉換層903上的電極902可以以不對各像素21的形狀進行加工的方式使用。因此，可以削減用來對形狀進行加工的製程，而可以實現製造成本的降低及製造良率的提高。
作為硒類半導體的例子，可以舉出黃銅礦類半導體。明確而言，可以使用CuIn1-x Gax Se2 （x為0以上且1以下）（簡稱為CIGS）。CIGS可以利用蒸鍍法、濺射法等形成。
當作為硒類半導體使用黃銅礦類半導體時，藉由施加幾V以上（5V至20V左右）的電壓，可使雪崩倍增發生。因此，藉由對光電轉換層903施加電壓，可以提高因光的照射而產生的信號電荷的移動的線性。藉由使光電轉換層903的膜厚為1µm以下，可以減小施加的電壓。此外，藉由將OS電晶體用於電晶體102至104，即使在上述電壓被施加的情況下也可以使像素21正常工作。
注意，當光電轉換層903的膜厚較薄時，在施加電壓時會有暗電流流過，但是藉由在作為上述黃銅礦類半導體的CIGS中設置防止暗電流流過的層（電洞注入能障層），可以抑制暗電流流過。圖15C示出在圖15B中設置有電洞注入能障層905的結構。
作為電洞注入能障層，使用氧化物半導體即可，例如可以使用氧化鎵。電洞注入能障層的膜厚較佳小於光電轉換層903的膜厚。
如上所述，藉由使用硒類半導體形成感測器，可以實現靈敏度高的感測器。因此，藉由與本發明的一個實施方式組合，可以獲得精度更高的成像資料。
本實施方式可以與其他實施方式的記載適當地組合。
實施方式7 在本實施方式中，說明在上述實施方式中可以使用的電晶體的結構。
＜電晶體的結構例子1＞ 圖16A示出在上述實施方式中可以使用的電晶體400的結構。在絕緣層401上隔著絕緣層402和絕緣層403形成有電晶體400。注意，雖然在此例示出電晶體400是頂閘極結構的電晶體的情況，但是電晶體400也可以是底閘極結構的電晶體。
另外，作為電晶體400，也可以使用反交錯型電晶體或正交錯型電晶體。此外，也可以使用由兩個閘極電極夾住形成有通道的半導體層的結構的雙閘極（dual gate）型電晶體。另外，不侷限於單閘極結構的電晶體，還可以使用具有多個通道形成區域的多閘極型電晶體，例如雙閘極（double gate）型電晶體。
另外，作為電晶體400，也可以使用平面型、FIN（鰭）型、TRI-GATE（三閘極）型等結構的電晶體。
電晶體400包括：能夠用作閘極電極的電極443；能夠用作源極電極和汲極電極中的一個的電極444；能夠用作源極電極和汲極電極中的另一個的電極445；能夠用作閘極絕緣層的絕緣層411；以及半導體層421。
絕緣層402較佳為使用具有防止氧、氫、水、鹼金屬、鹼土金屬等雜質的擴散的功能的絕緣膜形成。作為該絕緣膜，有氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁、氧氮化鋁等。另外，藉由作為該絕緣膜使用氮化矽、氧化鎵、氧化鉿、氧化釔、氧化鋁等，可以抑制從絕緣層401一側擴散的雜質混入到半導體層421。此外，絕緣層402可以藉由濺射法、CVD法、蒸鍍法、熱氧化法等形成。絕緣層402可以使用上述材料的單層或疊層形成。
絕緣層403可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等氧化物材料、或者氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等氮化物材料等的單層或多層形成。絕緣層403可以藉由濺射法、CVD法、熱氧化法、塗佈法、印刷法等形成。
在作為半導體層421使用氧化物半導體的情況下，絕緣層402較佳為使用其氧含量超過化學計量組成的絕緣層形成。其氧含量超過化學計量組成的絕緣層由於被加熱而其一部分的氧脫離。其氧含量超過化學計量組成的絕緣層在進行TDS分析時換算為氧原子的氧的脫離量為1.0×1018 atoms/cm3 以上，較佳為3.0×1020 atoms/cm3 以上。注意，上述TDS分析時的層的表面溫度較佳為100℃以上且700℃以下或100℃以上且500℃以下。
另外，其氧含量超過化學計量組成的絕緣層也可以藉由進行對絕緣層添加氧的處理來形成。添加氧的處理可以利用氧氛圍下的熱處理、離子植入裝置、離子摻雜裝置或電漿處理裝置進行。作為用來添加氧的氣體，可以使用16 O2 或18 O2 等氧氣體、一氧化二氮氣體或臭氧氣體等。注意，在本說明書中，有時將添加氧的處理稱為“氧摻雜處理”。
半導體層421可以使用單晶半導體、多晶半導體、微晶半導體、奈米晶半導體、半非晶半導體（Semi Amorphous Semiconductor）、非晶半導體等形成。例如，可以使用非晶矽或微晶鍺等。此外，也可以使用碳化矽、鎵砷、氧化物半導體、氮化物半導體等化合物半導體、有機半導體等。
在本實施方式中，對作為半導體層421使用氧化物半導體的例子進行說明。另外，在本實施方式中，對作為半導體層421採用半導體層421a、半導體層421b及半導體層421c的疊層的情況進行說明。
半導體層421a、半導體層421b及半導體層421c可以使用包含In和Ga中的一個或者兩個的材料形成。典型地，有In-Ga氧化物（包含In和Ga的氧化物）、In-Zn氧化物（包含In和Zn的氧化物）、In-M-Zn氧化物（包含In、元素M和Zn的氧化物。元素M是選自Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf中的一種以上的元素，並且是與氧的鍵合力比In與氧的鍵合力強的金屬元素）。
半導體層421a及半導體層421c較佳為使用包含構成半導體層421b的金屬元素中的一種以上的相同的金屬元素的材料形成。藉由使用這種材料，可以使半導體層421a與半導體層421b的介面以及半導體層421c與半導體層421b的介面不容易產生介面能階。由此，不容易發生介面中的載子的散射及俘獲，而可以提高電晶體的場效移動率。另外，還可以減少電晶體的臨界電壓的不均勻。因此，可以實現具有良好的電特性的半導體裝置。
半導體層421a及半導體層421c的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，半導體層421b的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
另外，在半導體層421b是In-M-Zn氧化物，並且半導體層421a及半導體層421c也是In-M-Zn氧化物的情況下，當將半導體層421a及半導體層421c設定為In:M:Zn=x1 :y1 :z1 [原子數比]，並且將半導體層421b設定為In:M:Zn=x2 :y2 :z2 [原子數比]時，以y1 /x1 大於y2 /x2 的方式選擇半導體層421a、半導體層421c及半導體層421b。較佳的是，以y1 /x1 為y2 /x2 的1.5倍以上的方式選擇半導體層421a、半導體層421c及半導體層421b。更佳的是，以y1 /x1 為y2 /x2 的2倍以上的方式選擇半導體層421a、半導體層421c及半導體層421b。進一步較佳的是，以y1 /x1 為y2 /x2 的3倍以上的方式選擇半導體層421a、半導體層421c及半導體層421b。此時，在半導體層421b中，如果y1 為x1 以上就可以使電晶體具有穩定的電特性，所以是較佳的。但是，當y1 為x1 的3倍以上時，電晶體的場效移動率下降，因此y1 較佳小於x1 的3倍。藉由作為半導體層421a及半導體層421c採用上述結構，可以使半導體層421a及半導體層421c成為與半導體層421b相比不容易產生氧缺陷的層。
另外，當半導體層421a及半導體層421c是In-M-Zn氧化物時，除了Zn及O之外的In和元素M的含有率較佳為：In低於50atomic%，元素M為50atomic%以上，更佳為：In低於25atomic%，元素M為75atomic%以上。此外，當半導體層421b是In-M-Zn氧化物時，除了Zn及O之外的In和元素M的含有率較佳為：In為25atomic%以上，元素M低於75atomic%，更佳為：In為34atomic%以上，元素M低於66atomic%。
例如，作為包含In或Ga的半導體層421a及包含In或Ga的半導體層421c，可以採用使用其原子數比為In:Ga:Zn=1:3:2、1:3:4、1:3:6、1:6:4或1:9:6等的靶材形成的In-Ga-Zn氧化物、使用其原子數比為In:Ga=1:9等的靶材形成的In-Ga氧化物、氧化鎵等。另外，作為半導體層421b，可以採用使用其原子數比為In:Ga:Zn=3:1:2、1:1:1、5:5:6或4:2:4.1等的靶材形成的In-Ga-Zn氧化物。此外，半導體層421a及半導體層421b的原子數比都包括上述原子數比的±20%的變動的誤差。
為了對使用半導體層421b的電晶體賦予穩定的電特性，較佳為降低半導體層421b中的雜質及氧缺陷而實現高純度本質化，將半導體層421b作為本質或實質上本質的氧化物半導體層。另外，較佳為至少將半導體層421b中的通道形成區域作為本質或實質上本質的半導體層。
注意，實質上本質的氧化物半導體層是指氧化物半導體層中的載子密度低於1×1017 /cm3 ，低於1×1015 /cm3 或低於1×1013 /cm3 的氧化物半導體層。
在此，參照圖16B所示的能帶結構圖對由半導體層421a、半導體層421b及半導體層421c的疊層構成的半導體層421的功能及其效果進行說明。圖16B是圖16A中的A1-A2的點劃線所示的部分的能帶結構圖。圖16B示出電晶體400的通道形成區域的能帶結構。
在圖16B中，Ec403、Ec421a、Ec421b、Ec421c、Ec411分別示出絕緣層403、半導體層421a、半導體層421b、半導體層421c、絕緣層411的導帶底端的能量。
這裡，真空能階與導帶底的能量之間的能量差（也稱為“電子親和力”）是真空能階與價電子帶上端之間的能量差（也稱為游離電位）減去能隙的值。另外，可以利用光譜橢圓偏光計（HORIBA JOBIN YVON公司製造的UT-300）測量能隙。此外，真空能階與價帶頂端之間的能量差可以利用紫外線光電子能譜（UPS：Ultraviolet Photoelectron Spectroscopy）裝置（PHI公司製造的VersaProbe）來測量。
使用其原子數比為In:Ga:Zn=1:3:2的靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子數比為In:Ga:Zn=1:3:4的靶材形成的In-Ga-Zn氧化物的能隙大約為3.4eV，電子親和力大約為4.5eV。使用其原子數比為In:Ga:Zn=1:3:6的靶材形成的In-Ga-Zn氧化物的能隙大約為3.3eV，電子親和力大約為4.5eV。使用其原子數比為In:Ga:Zn=1:6:2的靶材形成的In-Ga-Zn氧化物的能隙大約為3.9eV，電子親和力大約為4.3eV。使用其原子數比為In:Ga:Zn=1:6:8的靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.4eV。使用其原子數比為In:Ga:Zn=1:6:10的靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子數比為In:Ga:Zn=1:1:1的靶材形成的In-Ga-Zn氧化物的能隙大約為3.2eV，電子親和力大約為4.7eV。使用其原子數比為In:Ga:Zn=3:1:2的靶材形成的In-Ga-Zn氧化物的能隙大約為2.8eV，電子親和力大約為5.0eV。
因為絕緣層403和絕緣層411是絕緣物，所以Ec403和Ec411比Ec421a、Ec421b及Ec421c更接近於真空能階（電子親和力小）。
另外，Ec421a比Ec421b更接近於真空能階。明確而言，Ec421a較佳比Ec421b更接近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
此外，Ec421c比Ec421b更接近於真空能階。明確而言，Ec421c較佳比Ec421b更接近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
另外，因為在半導體層421a與半導體層421b的介面附近以及半導體層421b與半導體層421c的介面附近形成混合區域，所以導帶底端的能量連續地變化。就是說，在這些介面不存在能階或者幾乎不存在能階。
因此，在具有該能帶結構的疊層結構中，電子主要在半導體層421b中移動。由此，即使在半導體層421a與絕緣層401的介面或者半導體層421c與絕緣層411的介面存在有能階，該能階也幾乎不會影響到電子的移動。另外，因為在半導體層421a與半導體層421b的介面以及半導體層421c與半導體層421b的介面不存在能階或者幾乎不存在能階，所以在該區域中不會阻礙電子的移動。因此，具有上述氧化物半導體的疊層結構的電晶體400可以實現高場效移動率。
此外，如圖16B所示，雖然在半導體層421a與絕緣層403的介面以及半導體層421c與絕緣層411的介面附近有可能形成起因於雜質或缺陷的陷阱能階490，但是由於半導體層421a及半導體層421c的存在，可以使半導體層421b遠離該陷阱能階。
尤其是，在本實施方式所例示的電晶體400中，半導體層421b的頂面和側面接觸於半導體層421c，半導體層421b的底面接觸於半導體層421a。如此，藉由採用半導體層421a和半導體層421c覆蓋半導體層421b的結構，可以進一步減少上述陷阱能階的影響。
注意，當Ec421a或Ec421c與Ec421b的能量差小時，有時半導體層421b的電子越過該能量差到達陷阱能階。在電子被陷阱能階俘獲時，在絕緣層的介面產生固定負電荷，導致電晶體的臨界電壓漂移到正方向。
因此，藉由將Ec421a與Ec421b的能量差以及Ec421c與Ec421b的能量差都設定為0.1eV以上，較佳為0.15eV以上，電晶體的臨界電壓的變動得到抑制，從而可以使電晶體的電特性良好，所以是較佳的。
另外，半導體層421a及半導體層421c的能帶間隙較佳寬於半導體層421b的能帶間隙。
根據本發明的一個實施方式，可以實現電特性的不均勻少的電晶體。因此，可以實現電特性的不均勻少的半導體裝置。根據本發明的一個實施方式，可以提供一種可靠性良好的電晶體。因此，可以實現可靠性良好的半導體裝置。
另外，因為氧化物半導體的能帶間隙為2eV以上，所以可以使將氧化物半導體用於形成通道的半導體層的電晶體的關態電流變得極小。明確而言，可以將室溫下的每通道寬度為1µm的關態電流設定為低於1×10-20 A，較佳為低於1×10-22 A，更佳為低於1×10-24 A。就是說，可以將導通截止比設定為20位數以上且150位數以下。
根據本發明的一個實施方式，可以實現耗電量少的電晶體。因此，可以實現耗電量少的成像裝置和半導體裝置。根據本發明的一個實施方式，可以實現受光靈敏度高的成像裝置和半導體裝置。根據本發明的一個實施方式，可以實現動態範圍大的成像裝置和半導體裝置。
另外，因為氧化物半導體具有寬的能帶間隙，所以可以使用包含氧化物半導體的半導體裝置的環境的溫度範圍大。根據本發明的一個實施方式，可以實現工作溫度範圍大的成像裝置和半導體裝置。
另外，上述三層結構是一個例子。例如，也可以採用不形成半導體層421a和半導體層421c中的一個的兩層結構。
作為能夠應用於半導體層421a、半導體層421b及半導體層421c的氧化物半導體的一個例子，可以舉出包含銦的氧化物。氧化物例如在包含銦的情況下具有高載子移動率（電子移動率）。另外，氧化物半導體較佳為包含元素M。元素M較佳為鋁、鎵、釔或錫等。作為可以應用於元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。注意，作為元素M有時也可以組合多個上述元素。例如，元素M與氧之間的鍵能高。元素M例如增大氧化物的能隙。此外，氧化物半導體較佳為包含鋅。氧化物在包含鋅時例如容易被晶化。
注意，氧化物半導體不侷限於包含銦的氧化物。氧化物半導體例如也可以為鋅錫氧化物、鎵錫氧化物、鎵氧化物。
氧化物半導體使用能隙寬的氧化物。氧化物半導體的能隙例如為2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
說明氧化物半導體中的雜質的影響。為了使電晶體的電特性穩定，降低氧化物半導體中的雜質濃度而實現低載子密度化及高度純化是有效的。氧化物半導體的載子密度小於1×1017 個/cm3 、小於1×1015 個/cm3 或小於1×1013 個/cm3 。較佳的是，氧化物半導體的載子密度小於8×1011 /cm3 、小於1×1011 /cm3 或小於1×1010 /cm3 ，且1×10- 9 /cm3 以上。為了降低氧化物半導體中的雜質濃度，較佳為還降低附近的膜中的雜質濃度。
例如，氧化物半導體中的矽有時成為載子陷阱或載子發生源。因此，將氧化物半導體中的利用二次離子質譜（SIMS：Secondary Ion Mass Spectrometry）分析測定出的矽濃度設定為小於1×1019 atoms/cm3 、較佳小於5×1018 atoms/cm3 、更佳小於2×1018 atoms/cm3 。
另外，當氧化物半導體含有氫時，載子密度有可能增大。將利用SIMS測定出的氧化物半導體中的氫濃度設定為2×1020 atoms/cm3 以下，較佳為5×1019 atoms/cm3 以下，更佳為1×1019 atoms/cm3 以下，進一步較佳為5×1018 atoms/cm3 以下。另外，當氧化物半導體中含有氮時，載子密度有可能增大。將利用SIMS測定出的氧化物半導體中的氮濃度設定為小於5×1019 atoms/cm3 ，較佳為5×1018 atoms/cm3 以下，更佳為1×1018 atoms/cm3 以下，進一步較佳為5×1017 atoms/cm3 以下。
另外，為了降低氧化物半導體中的氫濃度，較佳為降低與半導體層421接觸的絕緣層403及絕緣層411中的氫濃度。將利用SIMS測定出的絕緣層403及絕緣層411中的氫濃度設定為2×1020 atoms/cm3 以下，較佳為5×1019 atoms/cm3 以下，更佳為1×1019 atoms/cm3 以下，進一步較佳為5×1018 atoms/cm3 以下。另外，為了降低氧化物半導體中的氮濃度，較佳為降低絕緣層403及絕緣層411中的氮濃度。將利用SIMS測定出的絕緣層403及絕緣層411中的氮濃度設定為小於5×1019 atoms/cm3 ，較佳為5×1018 atoms/cm3 以下，更佳為1×1018 atoms/cm3 以下，進一步較佳為5×1017 atoms/cm3 以下。
在本實施方式中，首先，在絕緣層403上形成半導體層421a，在半導體層421a上形成半導體層421b。
另外，當形成氧化物半導體層時，較佳為利用濺射法。作為濺射法，可以利用RF濺射法、DC濺射法、AC濺射法等。藉由利用DC濺射法或AC濺射法，可以形成比RF濺射法均勻性良好的膜。
在本實施方式中，作為半導體層421a，藉由濺射法且使用In-Ga-Zn氧化物靶材（In:Ga:Zn=1:3:2）形成厚度為20nm的In-Ga-Zn氧化物。另外，能夠應用於半導體層421a的構成元素及組成不侷限於此。
此外，也可以在形成半導體層421a之後進行氧摻雜處理。
接著，在半導體層421a上形成半導體層421b。在本實施方式中，作為半導體層421b，藉由濺射法且使用In-Ga-Zn氧化物靶材（In:Ga:Zn=1:1:1）形成厚度為30nm的In-Ga-Zn氧化物。另外，能夠應用於半導體層421b的構成元素及組成不侷限於此。
此外，也可以在形成半導體層421b之後進行氧摻雜處理。
接著，為了進一步減少半導體層421a及半導體層421b所包含的水分或氫等雜質以使半導體層421a及半導體層421b高度純化，也可以進行加熱處理。
例如，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧化性氛圍或超乾燥空氣（使用CRDS（cavity ring-down laser spectroscopy：雷射腔內共振衰減法）方式的露點計進行測量時的水分量是20ppm（露點換算為-55℃）以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣）氛圍下對半導體層421a及半導體層421b進行加熱處理。另外，氧化性氛圍是指包含10ppm以上的氧化氣體諸如氧、臭氧或氮化氧等的氛圍。此外，惰性氛圍是指上述氧化氣體小於10ppm，還填充有氮或稀有氣體的氛圍。
另外，藉由進行加熱處理，在釋放雜質的同時使絕緣層403所包含的氧擴散到半導體層421a及半導體層421b，由此可以減少半導體層421a及半導體層421b中的氧缺陷。此外，也可以在惰性氣體氛圍下進行加熱處理之後，在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下進行加熱處理。此外，只要在形成半導體層421b之後，就在任何時候都可以進行加熱處理。例如，也可以在選擇性地蝕刻半導體層421b之後進行加熱處理。
加熱處理以250℃以上且650℃以下的溫度，較佳為以300℃以上且500℃以下的溫度進行即可。處理時間為24小時以內。
加熱處理可以使用電爐、RTA裝置等。藉由使用RTA裝置，可只在短時間內在基板的應變點以上的溫度下進行加熱處理。由此，可以縮短加熱處理時間。
接著，在半導體層421b上形成光阻遮罩，使用該光阻遮罩對半導體層421a及半導體層421b的一部分選擇性地進行蝕刻。此時，有時絕緣層403的一部分被蝕刻而在絕緣層403中形成凸部。
作為半導體層421a及半導體層421b的蝕刻，可以使用乾蝕刻法和濕蝕刻法中的一者或兩者。在蝕刻結束之後，去除光阻遮罩。
另外，電晶體400在半導體層421b上以接觸於半導體層421b的一部分的方式包括電極444及電極445。電極444及電極445可以使用鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、錳、銀、鉭或鎢等金屬或者以這些元素為主要成分的合金的單層結構或疊層結構。例如，可以舉出包含錳的銅膜的單層結構、在鈦膜上層疊鋁膜的兩層結構、在鎢膜上層疊鋁膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構、在鈦膜上層疊銅膜的兩層結構、在鎢膜上層疊銅膜的兩層結構、依次層疊鈦膜或氮化鈦膜、鋁膜或銅膜以及鈦膜或氮化鈦膜的三層結構、依次層疊鉬膜或氮化鉬膜、鋁膜或銅膜以及鉬膜或氮化鉬膜的三層結構、以及依次層疊鎢膜、銅膜以及鎢膜的三層結構等。另外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧的一種或多種元素的合金膜或氮化膜。
另外，電晶體400在半導體層421b、電極444及電極445上包括半導體層421c。半導體層421c接觸於半導體層421b、電極444及電極445的每一個的一部分。
在本實施方式中，藉由利用使用In-Ga-Zn氧化物靶材（In:Ga:Zn=1:3:2）的濺射法形成半導體層421c。另外，能夠應用於半導體層421c的構成元素及組成不侷限於此。例如，作為半導體層421c也可以使用氧化鎵。此外，也可以對半導體層421c進行氧摻雜處理。
另外，電晶體400在半導體層421c上包括絕緣層411。絕緣層411可以用作閘極絕緣層。絕緣層411可以利用與絕緣層403同樣的材料及方法形成。此外，也可以對絕緣層411進行氧摻雜處理。
在形成半導體層421c及絕緣層411之後，在絕緣層411上形成遮罩，對半導體層421c及絕緣層411的一部分選擇性地進行蝕刻，由此可以形成島狀半導體層421c及島狀絕緣層411。
另外，電晶體400在絕緣層411上包括電極443。電極443（包括使用與此相同的層形成的其他電極或佈線）可以利用與電極444、電極445同樣的材料及方法形成。
在本實施方式中，示出電極443具有包括電極443a和電極443b的疊層結構的例子。例如，使用氮化鉭形成電極443a，使用銅形成電極443b。電極443a用作阻擋層，可以防止銅元素的擴散。因此，可以實現可靠性高的半導體裝置。
另外，電晶體400包括覆蓋電極443的絕緣層412。絕緣層412可以利用與絕緣層403同樣的材料及方法形成。此外，也可以對絕緣層412進行氧摻雜處理。另外，也可以對絕緣層412的表面進行CMP處理。
此外，絕緣層413形成在絕緣層412上。絕緣層413可以利用與絕緣層403同樣的材料及方法形成。另外，也可以對絕緣層413的表面進行CMP處理。藉由進行CMP處理，可以減少樣本表面的凹凸，由此可以提高後面形成的絕緣層和導電層的覆蓋性。
＜電晶體的結構例子2＞ 接著，參照圖17A1至圖21C說明可以代替上述電晶體400而使用的電晶體的結構例子。
[底閘極型電晶體] 圖17A1所例示的電晶體510是作為底閘極型電晶體之一的通道保護型電晶體。電晶體510在絕緣層403上包括能夠用作閘極電極的電極446。另外，在電極446上隔著絕緣層411包括半導體層421。電極446可以使用與電極444、電極445同樣的材料及方法形成。
此外，電晶體510在半導體層421的通道形成區域上具有能夠用作通道保護層的絕緣層450。絕緣層450可以使用與絕緣層411同樣的材料及方法來形成。電極444的一部分及電極445的一部分形成在絕緣層450上。
藉由在通道形成區域上設置絕緣層450，可以防止在形成電極444及電極445時產生的半導體層421的露出。因此，在形成電極444及電極445時可以防止半導體層421的薄膜化。根據本發明的一個實施方式，可以提供電特性良好的電晶體。
圖17A2所示的電晶體511與電晶體510之間的不同之處在於：電晶體511在絕緣層412上具有可以用作背閘極電極的電極451。電極451可以藉由與電極444及電極445同樣的材料及方法來形成。
一般而言，背閘極電極使用導電層來形成，並以半導體層的通道形成區域被閘極電極與背閘極電極夾住的方式設置。因此，背閘極電極可以具有與閘極電極同樣的功能。背閘極電極的電位可以與閘極電極相等，也可以為GND電位或任意電位。另外，藉由不跟閘極電極的電位聯動而獨立地改變背閘極電極的電位，可以改變電晶體的臨界電壓。
電極446及電極451都可以用作閘極電極。因此，絕緣層411、絕緣層450、絕緣層412可以用作閘極絕緣層。
注意，有時將電極446或電極451中的一個稱為“閘極電極”，將另一個稱為“背閘極電極”。例如，在電晶體511中，有時將電極451稱為“閘極電極”，將電極446稱為“背閘極電極”。另外，當將電極451用作“閘極電極”時，可以將電晶體511認為頂閘極型電晶體的一種。此外，有時將電極446和電極451中的某一個稱為“第一閘極電極”，將另一個稱為“第二閘極電極”。
藉由隔著半導體層421設置電極446以及電極451並將電極446及電極451的電位設定為相等，半導體層421中的載子流過的區域在膜厚度方向上更加擴大，所以載子的移動量增加。其結果，電晶體511的通態電流增大，並且場效移動率也增高。
因此，電晶體511是相對於佔有面積而具有較大的通態電流的電晶體。亦即，可以相對於所要求的通態電流而縮小電晶體511的佔有面積。根據本發明的一個實施方式，可以縮小電晶體的佔有面積。因此，根據本發明的一個實施方式，可以實現集成度高的半導體裝置。
另外，由於閘極電極及背閘極電極使用導電層來形成，因此具有防止在電晶體的外部產生的電場影響到形成有通道的半導體層的功能（尤其是針對靜電等的電場遮蔽功能）。藉由以大於半導體層的方式形成背閘極電極並由背閘極電極覆蓋半導體層，可以提高電場遮蔽功能。
另外，因為電極446及電極451分別具有屏蔽來自外部的電場的功能，所以產生在絕緣層403一側或電極451上方的帶電粒子等電荷不影響到半導體層421的通道形成區域。其結果是，可以抑制應力測試（例如，對閘極施加負的電荷的-GBT（Gate Bias-Temperature：閘極偏壓-溫度）應力測試）所導致的劣化以及汲極電壓不同時的通態電流的上升電壓的變動。注意，在電極446及電極451具有相同的電位時或不同的電位時得到這效果。
注意，BT應力測試是一種加速試驗，它可以在短時間內評估由於使用很長時間而產生的電晶體的特性變化（亦即，隨時間變化）。尤其是，BT應力測試前後的電晶體的臨界電壓的變動量是用於檢查可靠性的重要指標。可以說，在BT應力測試前後，臨界電壓的變動量越少，則電晶體的可靠性越高。
另外，藉由具有電極446及電極451且將電極446及電極451設定為相同電位，臨界電壓的變動量得到降低。因此，多個電晶體中的電特性的不均勻也同時被降低。
另外，具有背閘極電極的電晶體的對閘極施加正電荷的+GBT應力測試前後的臨界電壓的變動也比不具有背閘極電極的電晶體小。
另外，在光從背閘極電極一側入射時，藉由作為背閘極電極使用具有遮光性的導電膜形成，能夠防止光從背閘極電極一側入射到半導體層。由此，能夠防止半導體層的光劣化，並防止電晶體的臨界電壓偏移等電特性劣化。
根據本發明的一個實施方式，可以實現可靠性良好的電晶體。另外，可以實現可靠性良好的半導體裝置。
圖17B1所例示的電晶體520是作為底閘極型的電晶體之一的通道保護型電晶體。雖然電晶體520具有與電晶體510大致同樣的結構，但是不同的之處在於：在電晶體520中，絕緣層450覆蓋半導體層421。另外，在選擇性地去除重疊於半導體層421的絕緣層450的一部分而形成的開口部中，半導體層421與電極444電連接。此外，在選擇性地去除重疊於半導體層421的絕緣層450的一部分而形成的開口部中，半導體層421與電極445電連接。絕緣層450的與通道形成區域重疊的區域可以用作通道保護層。
圖17B2所示的電晶體521與電晶體520之間的不同之處在於：電晶體521在絕緣層412上具有能夠用作背閘極電極的電極451。電極446及電極451都可以被用作閘極電極。因此，絕緣層411、絕緣層450及絕緣層412可以被用作閘極絕緣層。
另外，與電晶體510及電晶體511相比，電晶體520及電晶體521的電極444與電極446之間的距離及電極445與電極446之間的距離變長。因此，可以減少產生在電極444與電極446之間的寄生電容。此外，可以減少產生在電極445與電極446之間的寄生電容。根據本發明的一個實施方式，可以提供電特性良好的電晶體。
[頂閘極型電晶體] 圖18A1所例示的電晶體530是頂閘極型電晶體之一。電晶體530在絕緣層403上具有半導體層421，在半導體層421及絕緣層403上具有與半導體層421的一部分相接的電極444以及與半導體層421的一部分相接的電極445，在半導體層421、電極444及電極445上具有絕緣層411，在絕緣層411上具有電極446。
因為在電晶體530中，電極446和電極444以及電極446和電極445不重疊，所以可以減少產生在電極446與電極444之間的寄生電容以及產生在電極446與電極445之間的寄生電容。另外，在形成電極446之後，將電極446用作遮罩將雜質元素455引入到半導體層421，由此可以在半導體層421中以自對準（Self-alignment）的方式形成雜質區域（參照圖18A3）。根據本發明的一個實施方式，可以實現電特性良好的電晶體。
另外，可以使用離子植入裝置、離子摻雜裝置或電漿處理裝置進行雜質元素455的引入。另外，作為離子摻雜裝置，也可以利用具有質量分離功能的離子摻雜裝置。
作為雜質元素455，例如可以使用第13族元素和第15族元素中的至少一種元素。另外，在作為半導體層421使用氧化物半導體的情況下，作為雜質元素455，也可以使用稀有氣體、氫和氮中的至少一種元素。
圖18A2所示的電晶體531與電晶體530之間的不同之處在於：電晶體531具有電極451及絕緣層417。電晶體531具有形成在絕緣層403上的電極451、形成在電極451上的絕緣層417。如上所述，電極451可以用作背閘極電極。因此，絕緣層417可以用作閘極絕緣層。絕緣層417可以藉由與絕緣層411同樣的材料及方法來形成。
與電晶體511同樣，電晶體531是相對於佔有面積而具有較大的通態電流的電晶體。亦即，可以相對於所要求的通態電流而縮小電晶體531的佔有面積。根據本發明的一個實施方式，可以縮小電晶體的佔有面積。因此，根據本發明的一個實施方式，可以實現集成度高的半導體裝置。
圖18B1所例示的電晶體540是頂閘極型電晶體之一。電晶體540與電晶體530之間的不同之處在於：在電晶體540中，在形成電極444及電極445之後形成半導體層421。另外，圖18B2所例示的電晶體541與電晶體540之間的不同之處在於：電晶體541具有電極451及絕緣層417。在電晶體540及電晶體541中，半導體層421的一部分形成在電極444上，半導體層421的其他一部分形成在電極445上。
與電晶體511同樣，電晶體541是相對於佔有面積具有較大的通態電流的電晶體。就是說，可以相對於所需要的通態電流縮小電晶體541的佔有面積。根據本發明的一個實施方式，可以縮小電晶體的佔有面積。因此，根據本發明的一個實施方式，可以實現集成度高的半導體裝置。
在電晶體540及電晶體541中，也在形成電極446之後將電極446用作遮罩將雜質元素455引入到半導體層421，由此可以在半導體層421中以自對準的方式形成雜質區。根據本發明的一個實施方式，可以實現電特性良好的電晶體。另外，根據本發明的一個實施方式，可以實現集成度高的半導體裝置。
[s-channel型電晶體] 圖19A至圖19C所例示的電晶體550具有半導體層421b的頂面及側面被半導體層421a覆蓋的結構。圖19A是電晶體550的俯視圖。圖19B是圖19A中的X1-X2的點劃線所示的部分的剖面圖（通道長度方向的剖面圖）。圖19C是圖19A中的Y1-Y2的點劃線所示的部分的剖面圖（通道寬度方向的剖面圖）。
藉由在形成於絕緣層403的凸部上設置半導體層421，半導體層421b的側面也可以被電極443覆蓋。就是說，電晶體550具有由電極443的電場能夠電圍繞半導體層421b的結構。如此，將由導電膜的電場電圍繞半導體的電晶體結構稱為surrounded channel（s-channel）結構。另外，將具有s-channel結構的電晶體也稱為“s-channel型電晶體”或“s-channel電晶體”。
在s-channel結構中，有時在半導體層421b的整體（塊體）形成通道。在s-channel結構中可以使電晶體的汲極電流增大，來可以得到更高的通態電流。此外，也可以由電極443的電場使形成在半導體層421b中的通道形成區域的整個區域空乏化。因此，s-channel結構可以進一步降低電晶體的關態電流。
另外，藉由增大絕緣層403的凸部的高度且縮短通道寬度，可以進一步提高採用s-channel結構時的增大通態電流且降低關態電流的效果等。此外，當形成半導體層421b時，也可以去除露出的半導體層421a。此時，半導體層421a的側面與半導體層421b的側面有時一致。
另外，如圖20A至圖20C所示的電晶體551，也可以在半導體層421的下方隔著絕緣層403設置電極451。圖20A是電晶體551的俯視圖。圖20B是圖20A中的X1-X2的點劃線所示的部分的剖面圖。圖20C是圖20A中的Y1-Y2的點劃線所示的部分的剖面圖。
另外，如圖21A至圖21C所示的電晶體452，也可以在電極443的上方設置層414。圖21A是電晶體452的俯視圖。圖21B是圖21A中的X1-X2的點劃線所示的部分的剖面圖。圖21C是圖21A中的Y1-Y2的點劃線所示的部分的剖面圖。
雖然在圖21A至圖21C中將層414設置在絕緣層413上，但是也可以設置在絕緣層412上。藉由使用具有遮光性的材料形成層414，可以防止起因於光照射的電晶體的特性變動或可靠性的下降等。另外，藉由以至少大於半導體層421b的方式形成層414並使用層414覆蓋半導體層421b，可以提高上述效果。層414可以使用有機物材料、無機物材料或金屬材料形成。此外，在使用導電材料形成層414的情況下，既可以向層414供應電壓，又可以處於電浮動（floating）狀態。
＜氧化物半導體的結構＞ 接著，說明氧化物半導體的結構。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此也包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體膜可以分為非單晶氧化物半導體膜和單晶氧化物半導體膜。或者，氧化物半導體例如可以分為結晶氧化物半導體和非晶氧化物半導體。
作為非單晶氧化物半導體可以舉出CAAC-OS、多晶氧化物半導體、微晶氧化物半導體和非晶氧化物半導體等。另外，作為結晶氧化物半導體可以舉出單晶氧化物半導體、CAAC-OS、多晶氧化物半導體和微晶氧化物半導體等。
[CAAC-OS] CAAC-OS膜是包含呈c軸配向的多個結晶部的氧化物半導體膜之一。
根據利用穿透式電子顯微鏡（TEM：Transmission Electron Microscope）觀察CAAC-OS膜的明視野影像及繞射圖案的複合分析影像（也稱為高解析度TEM影像），可以觀察到多個結晶部。但是，在高解析度TEM影像中觀察不到結晶部與結晶部之間的明確的邊界，亦即晶界（grain boundary）。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的高解析度剖面TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映了被形成CAAC-OS膜的面（也稱為被形成面）或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的高解析度平面TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
使用X射線繞射（XRD：X-Ray Diffraction）裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4 結晶的CAAC-OS膜時，在繞射角（2θ）為31°附近時會出現峰值。由於該峰值來源於InGaZnO4 結晶的（009）面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
注意，當利用out-of-plane法分析包括InGaZnO4 結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不呈c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，矽等元素因為其與氧的鍵合力比構成氧化物半導體膜的金屬元素與氧的鍵合力更強，該元素會奪取氧化物半導體膜中的氧，從而打亂氧化物半導體膜的原子排列，導致結晶性下降。此外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑（或分子半徑）大，所以當包含在氧化物半導體膜內時會打亂氧化物半導體膜的原子排列，導致結晶性下降。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低（氧缺陷的個數少）的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性（也稱為常導通特性）。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
[微晶氧化物半導體膜] 在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部的區域及觀察不到明確的結晶部的區域。包含在微晶氧化物半導體膜中的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶（nc：nanocrystal）的氧化物半導體膜稱為nc-OS（nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體）膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS膜在微小區域（例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域）中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大（例如，50nm以上）的電子射線的電子繞射（選區電子繞射）時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的（環狀的）亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
[非晶氧化物半導體膜] 非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體膜。
在非晶氧化物半導體膜的高解析度TEM影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
此外，氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。將具有這種結構的氧化物半導體膜特別稱為amorphous-like氧化物半導體（a-like OS：amorphous-like Oxide Semiconductor）膜。
在a-like OS膜的高解析度TEM影像中，有時觀察到空洞（void）。此外，在a-like OS膜的高解析度TEM影像中，有能夠明確地觀察到結晶部的區域及不能觀察到結晶部的區域。a-like OS膜有時因TEM觀察時的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在優質的nc-OS膜中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生晶化。
此外，a-like OS膜及nc-OS膜的結晶部的尺寸的測量可以使用高解析度TEM影像進行。例如，InGaZnO4 結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4 結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的共九個層在c軸方向上重疊為層狀的結構。因此，這些彼此相鄰的層之間的間隔與（009）面的晶格表面間隔（也稱為d值）大致相等，從結晶結構分析求出其值，亦即0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域中，各晶格條紋對應於InGaZnO4 結晶的a-b面。
另外，氧化物半導體膜的密度有時根據結構而不同。例如，當已知某個氧化物半導體膜的組成時，藉由以與該組成相同的組成中的單晶氧化物半導體的密度與其進行比較，可以估計該氧化物半導體膜的結構。例如，相對於單晶氧化物半導體的密度，a-like OS膜的密度為78.6%以上且小於92.3%。例如，相對於單晶氧化物半導體的密度，nc-OS膜的密度和CAAC-OS膜的密度都為92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體膜。
使用具體例子對上述內容進行說明。例如，在原子個數比滿足In:Ga:Zn=1:1:1的氧化物半導體膜中，具有菱方晶系結構的單晶InGaZnO4 的密度為6.357g/cm3 。因此，例如，在原子個數比滿足In:Ga:Zn=1:1:1的氧化物半導體膜中，a-like OS膜的密度為5.0g/cm3 以上且小於5.9g/cm3 。另外，例如，在原子個數比滿足In:Ga:Zn=1:1:1的氧化物半導體膜中，nc-OS膜的密度和CAAC-OS膜的密度為5.9g/cm3 以上且小於6.3g/cm3 。
注意，有時不存在相同組成的單晶。此時，藉由以任意比例組合組成不同的單晶，可以算出相當於所希望的組成的單晶的密度。根據組成不同的單晶的組合比例使用加權平均計算所希望的組成的單晶的密度即可。注意，較佳為儘可能減少所組合的單晶的種類來計算密度。
注意，氧化物半導體膜例如可以是包括非晶氧化物半導體膜、a-like OS膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
即使氧化物半導體膜是CAAC-OS膜，也有時部分地觀察到與nc-OS膜等同樣的繞射圖案。因此，有時可以以在一定的範圍中觀察到CAAC-OS膜的繞射圖案的區域的比例（也稱為CAAC化率）表示CAAC-OS膜的優劣。例如，優良的CAAC-OS膜的CAAC化率為50%以上，較佳為80%以上，更佳為90%以上，進一步較佳為95%以上。
＜關態電流＞ 在本說明書中，在沒有特別的說明的情況下，關態電流是指電晶體處於關閉狀態（也稱為非導通狀態、遮斷狀態）的汲極電流。在沒有特別的說明的情況下，在n通道電晶體中，關閉狀態是指閘極與源極間的電壓Vgs低於臨界電壓Vth的狀態，在p通道電晶體中，關閉狀態是指閘極與源極間的電壓Vgs高於臨界電壓Vth的狀態。例如，n通道電晶體的關態電流有時是指閘極與源極間的電壓Vgs低於臨界電壓Vth時的汲極電流。
電晶體的關態電流有時取決於Vgs。因此，當存在使電晶體的關態電流成為I以下的Vgs時，有時稱該電晶體的關態電流為I以下。電晶體的關態電流有時是指：當Vgs為預定的值時的關態電流；當Vgs為預定範圍內的值時的關態電流；或者當Vgs為能夠獲得充分低的關態電流的值時的關態電流。
作為一個例子，設想一種n通道電晶體，該n通道電晶體的臨界電壓Vth為0.5V，Vgs為0.5V時的汲極電流為1×10-9 A，Vgs為0.1V時的汲極電流為1×10-13 A，Vgs為-0.5V時的汲極電流為1×10-19 A，Vgs為-0.8V時的汲極電流為1×10-22 A。在Vgs為-0.5V時或在Vgs為-0.5V至-0.8V的範圍內，該電晶體的汲極電流為1×10-19 A以下，所以有時稱該電晶體的關態電流為1×10-19 A以下。由於存在使該電晶體的汲極電流成為1×10-22 A以下的Vgs，因此有時稱該電晶體的關態電流為1×10-22 A以下。
在本說明書中，有時以每通道寬度W的值表示具有通道寬度W的電晶體的關態電流。另外，有時以每預定的通道寬度（例如1µm）的電流值表示具有通道寬度W的電晶體的關態電流。在為後者時，關態電流的單位有時以電流/長度（例如，A/µm）表示。
電晶體的關態電流有時取決於溫度。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示在室溫、60℃、85℃、95℃或125℃下的關態電流。或者，有時表示在保證包括該電晶體的半導體裝置等的可靠性的溫度下或者在包括該電晶體的半導體裝置等被使用的溫度（例如，5℃至35℃中的任一溫度）下的關態電流。在室溫、60℃、85℃、95℃、125℃、保證包括該電晶體的半導體裝置等的可靠性的溫度或者在包括該電晶體的半導體裝置等被使用的溫度（例如，5℃至35℃中的任一溫度）下，當存在使電晶體的關態電流成為I以下的Vgs時，有時稱該電晶體的關態電流為I以下。
電晶體的關態電流有時取決於汲極與源極間的電壓Vds。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示Vds的絕對值為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V時的關態電流。或者，有時表示保證包括該電晶體的半導體裝置等的可靠性的Vds時或者包括該電晶體的半導體裝置等所使用的Vds時的關態電流。當在Vds為預定的值的情況下存在使電晶體的關態電流成為I以下的Vgs時，有時稱該電晶體的關態電流為I以下。在此，例如，預定的值是指：0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、保證包括該電晶體的半導體裝置等的可靠性的Vds的值或包括該電晶體的半導體裝置等被使用的Vds的值。
在上述關態電流的說明中，可以將汲極換稱為源極。也就是說，關態電流有時指電晶體處於關閉狀態時的流過源極的電流。
在本說明書中，有時將關態電流記作洩漏電流。
在本說明書中，關態電流例如有時指當電晶體處於關閉狀態時流在源極與汲極間的電流。
＜成膜方法＞ 雖然本說明書等所公開的金屬膜、半導體膜、無機絕緣膜等各種膜可以利用濺射法或電漿CVD法來形成，但是也可以利用熱CVD（Chemical Vapor Deposition：化學氣相沉積）法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD（Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積）法或ALD（Atomic Layer Deposition：原子層沉積）法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生電漿損傷所引起的缺陷的優點。
可以以如下方法進行利用熱CVD法的成膜：將源氣體及氧化劑同時供應到處理室內，將處理室內的壓力設定為大氣壓或減壓，使其在基板附近或在基板上起反應。
另外，可以以如下方法進行利用ALD法的成膜：將處理室內的壓力設定為大氣壓或減壓，將用於反應的源氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥（也稱為高速閥）來將兩種以上的源氣體依次供應到處理室內。為了防止多種源氣體混合，例如，在引入第一源氣體的同時或之後引入惰性氣體（氬或氮等）等，然後引入第二源氣體。注意，當同時引入第一源氣體及惰性氣體時，惰性氣體用作載子氣體，另外，可以在引入第二源氣體的同時引入惰性氣體。另外，也可以利用真空抽氣將第一源氣體排出來代替引入惰性氣體，然後引入第二源氣體。第一源氣體附著到基板表面形成第一層，之後引入的第二源氣體與該第一層起反應，由此第二層層疊在第一層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於形成微型FET（Field Effect Transistor：場效應電晶體）。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的金屬膜、半導體膜、無機絕緣膜等各種膜，例如，當形成In-Ga-Zn-O膜時，使用三甲基銦、三甲基鎵及二甲基鋅。三甲基銦的化學式為In（CH3 ）3 。三甲基鎵的化學式為Ga（CH3 ）3 。二甲基鋅的化學式為Zn（CH3 ）2 。但是，不侷限於上述組合，也可以使用三乙基鎵（化學式為Ga（C2 H5 ）3 ）代替三甲基鎵，並使用二乙基鋅（化學式為Zn（C2 H5 ）2 ）代替二甲基鋅。
例如，在使用利用ALD法的沉積装置形成氧化鉿膜時，使用如下兩種氣體：藉由使包含溶劑和鉿前體化合物的液體（鉿醇鹽或四二甲基醯胺鉿（TDMAH）等鉿醯胺）氣化而得到的源氣體；以及用作氧化劑的臭氧（O3 ）。注意，四二甲基醯胺鉿的化學式為Hf[N（CH3 ）2 ]4 。另外，作為其它材料液有四（乙基甲基醯胺）鉿等。
例如，在使用利用ALD法的沉積装置形成氧化鋁膜時，使用如下兩種氣體：藉由使包含溶劑和鋁前體化合物的液體（三甲基鋁（TMA）等）氣化而得到的源氣體；以及用作氧化劑的H2 O。注意，三甲基鋁的化學式為Al（CH3 ）3 。另外，作為其它材料液有三（二甲基醯胺）鋁、三異丁基鋁、鋁三（2,2,6,6-四甲基-3,5-庚二酮）等。
例如，在使用利用ALD法的沉積装置形成氧化矽膜時，使六氯乙矽烷附著在被成膜面上，去除附著物所包含的氯，供應氧化性氣體（O2 、一氧化二氮）的自由基使其與附著物起反應。
例如，在使用利用ALD法的沉積装置形成鎢膜時，依次反復引入WF6 氣體和B2 H6 氣體形成初始鎢膜，然後使用WF6 氣體和H2 氣體形成鎢膜。注意，也可以使用SiH4 氣體代替B2 H6 氣體。
例如，在使用利用ALD法的沉積装置形成氧化物半導體膜如In-Ga-Zn-O膜時，依次反復引入In（CH3 ）3 氣體和O3 氣體形成In-O層，然後使用Ga（CH3 ）3 氣體和O3 氣體形成GaO層，之後使用Zn（CH3 ）2 氣體和O3 氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如In-Ga-O層、In-Zn-O層、Ga-Zn-O層等。注意，雖然也可以使用利用Ar等惰性氣體對水進行起泡而得到的H2 O氣體代替O3 氣體，但是較佳為使用不包含H的O3 氣體。另外，也可以使用In（C2 H5 ）3 氣體代替In（CH3 ）3 氣體。此外，也可以使用Ga（C2 H5 ）3 氣體代替Ga（CH3 ）3 氣體。另外，也可以使用Zn（CH3 ）2 氣體。
本實施方式可以與其他實施方式的記載適當地組合。
實施方式8 在本實施方式中，對使用根據本發明的一個實施方式的成像裝置的電子裝置的一個例子進行說明。
作為使用根據本發明的一個實施方式的成像裝置的電子裝置的具體例子，可以舉出電視機、顯示器等顯示裝置、照明設備、臺式或膝上型個人電腦、文字處理機、再現儲存在DVD（Digital Versatile Disc：數位影音光碟）等記錄介質中的靜態影像或動態影像的影像再現裝置、可攜式CD播放機、收音機、磁帶錄音機、頭戴式耳機音響、音響、導航系統、座鐘、掛鐘、無線電話子機、步話機、行動電話機、車載電話、可攜式遊戲機、平板終端、彈珠機等大型遊戲機、計算器、可攜式資訊終端、電子筆記本、電子書閱讀器終端、電子翻譯器、聲音輸入器、視頻攝影機、數位靜態照相機、電動剃鬚刀、微波爐等高頻加熱裝置、電鍋、洗衣機、吸塵器、熱水器、電扇、吹風機、空調設備諸如空調器、加濕器、除濕器等、洗碗機、烘碗機、乾衣機、烘被機、電冷藏箱、電冷凍箱、電冷藏冷凍箱、DNA保存用冰凍器、手電筒、鏈鋸等工具、煙探測器、透析裝置等醫療設備、傳真機、印表機、複合式印表機、自動取款機（ATM）、自動販賣機等。再者，還可以舉出工業設備諸如引導燈、信號機、傳送帶、電扶梯、電梯、工業機器人、蓄電系統、用於電力均勻化或智慧電網的蓄電裝置。另外，使用燃料的發動機、使用來自非水類二次電池的電力的電動機或藉由使用燃料的發動機推進的移動體等也包括在電子裝置的範疇內。作為上述移動體，例如可以舉出電動汽車（EV）、兼具內燃機和電動機的混合動力汽車（HEV）、插電式混合動力汽車（PHEV）、使用履帶代替這些的車輪的履帶式車輛、包括電動輔助自行車的電動自行車、摩托車、電動輪椅、高爾夫球車、小型或大型船舶、潛水艇、直升機、飛機、火箭、人造衛星、太空探測器、行星探測器、太空船等。
圖22A是視頻攝影機，包括第一外殼1041、第二外殼1042、顯示部1043、操作鍵1044、透鏡1045、連接部1046等。操作鍵1044及透鏡1045設置在第一外殼1041中，而顯示部1043設置在第二外殼1042中。而且，第一外殼1041和第二外殼1042由連接部1046連接，可以由連接部1046改變第一外殼1041和第二外殼1042之間的角度。顯示部1043的影像也可以根據連接部1046處的第一外殼1041和第二外殼1042之間的角度切換。可以在透鏡1045的焦點的位置上具備本發明的一個實施方式的成像裝置。
圖22B是行動電話，在外殼1051中設置有顯示部1052、麥克風1057、揚聲器1054、相機1059、輸入輸出端子1056以及操作用的按鈕1055等。可以將本發明的一個實施方式的成像裝置用於相機1059。
圖22C是數位相機，該數位相機包括外殼1021、快門按鈕1022、麥克風1023、發光部1027以及透鏡1025等。可以在透鏡1025的焦點的位置上具備本發明的一個實施方式的成像裝置。
圖22D是可攜式遊戲機，該可攜式遊戲機包括外殼1001、外殼1002、顯示部1003、顯示部1004、麥克風1005、揚聲器1006、操作鍵1007、觸控筆1008以及相機1009等。注意，雖然圖22D所示的可攜式遊戲機包括兩個顯示部1003和顯示部1004，但是可攜式遊戲機所包括的顯示部的個數不限於此。可以將本發明的一個實施方式的成像裝置用於相機1009。
圖22E是手錶型資訊終端，該手錶型資訊終端包括外殼1031、顯示部1032、腕帶1033以及相機1039等。顯示部1032也可以是觸控面板。可以將本發明的一個實施方式的成像裝置用於相機1039。
圖22F是可攜式資料終端，該可攜式資料終端包括第一外殼1011、顯示部1012、相機1019等。顯示部1012所具有的觸控面板功能可以實現資訊的輸入及輸出。可以將本發明的一個實施方式的成像裝置用於相機1019。
當然，只要具備本發明的一個實施方式的成像裝置，就不侷限於上述所示的電子裝置。
本實施方式可以與其他實施方式的記載適當地組合。
10:半導體裝置 20:像素部 21:像素 30:電路 40:電路 41:電路 50:電路 60:電路 101:光電轉換元件 102:電晶體 103:電晶體 104:電晶體 105:電容器 110:電晶體 120:電晶體 201:導電層 202:導電層 203:導電層 204:導電層 211:導電層 212:導電層 221:半導體層 222:半導體層 231:導電層 232:導電層 233:導電層 234:導電層 241:導電層 242:導電層 243:導電層 250:導電層 251:開口部 252:開口部 253:開口部 254:開口部 255:開口部 256:開口部 257:開口部 300:成像裝置 310:光電檢測部 320:資料處理部 321:電路 400:電晶體 401:絕緣層 402:絕緣層 403:絕緣層 411:絕緣層 412:絕緣層 413:絕緣層 414:層 417:絕緣層 421:半導體層 443:電極 444:電極 445:電極 446:電極 450:絕緣層 451:電極 452:電晶體 455:雜質元素 490:陷阱能階 510:電晶體 511:電晶體 520:電晶體 521:電晶體 530:電晶體 531:電晶體 540:電晶體 541:電晶體 550:電晶體 551:電晶體 801:電晶體 802:電晶體 803:光電二極體 804:電晶體 805:電晶體 806:電晶體 807:電晶體 810:半導體基板 811:元件分離層 812:雜質區域 813:絕緣層 814:導電層 815:側壁 816:絕緣層 817:絕緣層 818:導電層 819:佈線 820:絕緣層 821:導電層 822:絕緣層 823:導電層 824:氧化物半導體層 825:導電層 826:絕緣層 827:導電層 828:絕緣層 829:絕緣層 830:導電層 831:佈線 832:n型半導體層 833:i型半導體層 834:p型半導體層 835:絕緣層 836:導電層 837:佈線 842:雜質區域 843:絕緣層 844:導電層 852:雜質區域 853:絕緣層 854:導電層 861:雜質區域 862:導電層 900:元件 901:基板 902:電極 903:光電轉換層 904:電極 905:電洞注入能障層 1001:外殼 1002:外殼 1003:顯示部 1004:顯示部 1005:麥克風 1006:揚聲器 1007:操作鍵 1008:觸控筆 1009:相機 1011:外殼 1012:顯示部 1019:相機 1021:外殼 1022:快門按鈕 1023:麥克風 1025:透鏡 1027:發光部 1031:外殼 1032:顯示部 1033:腕帶 1039:相機 1041:外殼 1042:外殼 1043:顯示部 1044:操作鍵 1045:透鏡 1046:連接部 1051:外殼 1052:顯示部 1054:揚聲器 1055:按鈕 1056:輸入輸出端子 1057:麥克風 1059:相機 1100:層 1400:層 1500:絕緣層 1510:遮光層 1520:有機樹脂層 1530a:濾色片 1530b:濾色片 1530c:濾色片 1540:微透鏡陣列 1550:光學轉換層 1600:支撐基板
在圖式中： 圖1是說明半導體裝置的結構的一個例子的圖； 圖2是說明半導體裝置的結構的一個例子的電路圖； 圖3是說明半導體裝置的結構的一個例子的電路圖； 圖4是時序圖； 圖5是說明像素的結構的一個例子的圖； 圖6A至圖6D是說明像素的結構的一個例子的電路圖； 圖7A和圖7B是說明像素的結構的一個例子的電路圖； 圖8A至圖8D是說明像素的結構的一個例子的電路圖； 圖9是說明像素部的結構的一個例子的電路圖； 圖10是說明成像裝置的結構的一個例子的圖； 圖11A至圖11C是說明半導體裝置的剖面結構的一個例子的圖； 圖12A至圖12C是說明半導體裝置的剖面結構的一個例子的圖； 圖13A和圖13B是說明半導體裝置的剖面結構的一個例子的圖； 圖14A和圖14B是說明成像裝置的結構的一個例子的圖； 圖15A至圖15C是說明像素的結構的一個例子的圖； 圖16A和圖16B是說明電晶體的結構的一個例子的圖； 圖17A1、圖17A2、圖17B1及圖17B2是說明電晶體的結構的一個例子的圖； 圖18A1、圖18A2、圖18A3、圖18B1及圖18B2是說明電晶體的結構的一個例子的圖； 圖19A至圖19C是說明電晶體的結構的一個例子的圖； 圖20A至圖20C是說明電晶體的結構的一個例子的圖； 圖21A至圖21C是說明電晶體的結構的一個例子的圖； 圖22A至圖22F是說明電子裝置的圖。
無
10:半導體裝置
20:像素部
21:像素
30:電路
40:電路
S1~Sn:開關
OUT[1]~OUT[m]:佈線
SE[1]~SE[n]:佈線
VIN:佈線

Claims (4)

  1. 一種半導體裝置，包括：光電轉換元件；第一至第三電晶體；以及電容器，其中，該光電轉換元件的陽極和陰極中的一個與第一佈線電連接，該光電轉換元件的該陽極和該陰極中的另一個藉由該第一電晶體與該第二電晶體的閘極電連接，該第二電晶體的該閘極藉由該第三電晶體與第二佈線電連接，該第二電晶體具有向第三佈線輸出資料的功能，該電容器的一個電極與該第二電晶體的該閘極電連接，另一個電極與該第一佈線電連接，用作該第一佈線的第一導電層、用作與該第一電晶體的閘極電連接的第四佈線的第二導電層及用作與該第三電晶體的閘極電連接的第五佈線的第三導電層在同一層上配置以沿著同一方向延伸，並且，在平面圖中，該第一導電層與用作該第二佈線的第四導電層交叉且與用作該第三佈線的第五導電層交叉。
  2. 一種半導體裝置，包括：光電轉換元件；以及第一至第三電晶體，其中，該光電轉換元件的陽極和陰極中的一個與第一佈線電連接， 該光電轉換元件的該陽極和該陰極中的另一個藉由該第一電晶體與該第二電晶體的閘極電連接，該第二電晶體的該閘極藉由該第三電晶體與第二佈線電連接，該第二電晶體具有向第三佈線輸出資料的功能，用作該第一佈線的第一導電層、用作與該第一電晶體的閘極電連接的第四佈線的第二導電層及用作與該第三電晶體的閘極電連接的第五佈線的第三導電層在同一層上配置以沿著同一方向延伸，在平面圖中，該第一導電層與用作該第二佈線的第四導電層交叉且與用作該第三佈線的第五導電層交叉，並且，在平面圖中，該第五導電層與該第一電晶體的通道形成區域重疊。
  3. 一種半導體裝置，包括：光電轉換元件；第一至第三電晶體；以及電容器，其中，該光電轉換元件的陽極和陰極中的一個與第一佈線電連接，該光電轉換元件的該陽極和該陰極中的另一個藉由該第一電晶體與該第二電晶體的閘極電連接，該第二電晶體的該閘極藉由該第三電晶體與第二佈線電連接，該第二電晶體具有向第三佈線輸出資料的功能，該電容器的一個電極與該第二電晶體的該閘極電連接，另一個電極與該第一佈線電連接， 用作該第一佈線的第一導電層、用作與該第一電晶體的閘極電連接的第四佈線的第二導電層及用作與該第三電晶體的閘極電連接的第五佈線的第三導電層在同一層上配置以沿著同一方向延伸，在平面圖中，該第一導電層與用作該第二佈線的第四導電層交叉且與用作該第三佈線的第五導電層交叉，並且，在平面圖中，該第五導電層與該第一電晶體的通道形成區域重疊。
  4. 如請求項1至3中任一項所述之半導體裝置，其中該第一電晶體至該第三電晶體在背面通道側被供應該第一佈線的電位。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015025499A1 (ja) * 2013-08-19 2015-02-26 出光興産株式会社 酸化物半導体基板及びショットキーバリアダイオード
JP6587497B2 (ja) * 2014-10-31 2019-10-09 株式会社半導体エネルギー研究所 半導体装置
TWI738569B (zh) 2015-07-07 2021-09-01 日商半導體能源研究所股份有限公司 成像裝置及其運作方法
WO2017081847A1 (ja) * 2015-11-12 2017-05-18 パナソニックＩｐマネジメント株式会社 光検出装置
KR102296809B1 (ko) 2016-06-03 2021-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물 및 전계 효과 트랜지스터
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102636734B1 (ko) * 2016-09-07 2024-02-14 삼성디스플레이 주식회사 유기발광 표시장치
CN115857237A (zh) 2016-09-12 2023-03-28 株式会社半导体能源研究所 显示装置及电子设备
JP6892577B2 (ja) * 2017-04-28 2021-06-23 天馬微電子有限公司 イメージセンサ及びセンサ装置
JP2019145594A (ja) * 2018-02-16 2019-08-29 シャープ株式会社 アクティブマトリクス基板及びそれを備えた撮像パネルと製造方法
JP2019145596A (ja) * 2018-02-16 2019-08-29 シャープ株式会社 アクティブマトリクス基板及びそれを備えたｘ線撮像パネルと製造方法
CN109061713B (zh) * 2018-08-08 2020-06-30 京东方科技集团股份有限公司 一种像素电路、阵列基板、x射线强度检测装置和方法
CN109037389B (zh) * 2018-08-22 2024-04-30 东莞理工学院 一种氧化物基薄膜晶体管型紫外探测器及其制备方法
CN111898506A (zh) 2020-07-21 2020-11-06 武汉华星光电技术有限公司 感光传感器、阵列基板、显示面板及电子设备
TWI779943B (zh) * 2021-12-01 2022-10-01 友達光電股份有限公司 感光裝置
US11978751B1 (en) 2023-01-10 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Pixel sensors and methods of forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060203114A1 (en) * 2005-03-08 2006-09-14 Eastman Kodak Company Three-transistor CMOS active pixel
US20080151091A1 (en) * 2006-12-22 2008-06-26 Magnachip Semiconductor, Ltd. Small size, high gain, and low noise pixel for CMOS image sensors

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107655A (en) 1997-08-15 2000-08-22 Eastman Kodak Company Active pixel image sensor with shared amplifier read-out
JP3759435B2 (ja) * 2001-07-11 2006-03-22 ソニー株式会社 Ｘ−ｙアドレス型固体撮像素子
JP5167677B2 (ja) * 2007-04-12 2013-03-21 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、固体撮像装置の信号処理方法および撮像装置
JP4389959B2 (ja) * 2007-04-23 2009-12-24 ソニー株式会社 固体撮像装置、固体撮像装置の信号処理方法および撮像装置
JP4425950B2 (ja) * 2007-06-01 2010-03-03 シャープ株式会社 固体撮像装置および電子情報機器
JP4486985B2 (ja) * 2007-08-06 2010-06-23 シャープ株式会社 固体撮像装置および電子情報機器
JP2009081705A (ja) * 2007-09-26 2009-04-16 Panasonic Corp 固体撮像装置、受光強度測定装置、および受光強度測定方法
JP5130946B2 (ja) 2008-02-15 2013-01-30 ソニー株式会社 固体撮像装置、カメラ及び電子機器
JP5029624B2 (ja) * 2009-01-15 2012-09-19 ソニー株式会社 固体撮像装置及び電子機器
JP5609119B2 (ja) * 2009-01-21 2014-10-22 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
JP2009296016A (ja) 2009-09-18 2009-12-17 Renesas Technology Corp 固体撮像素子
WO2011074506A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP2518768B1 (en) * 2009-12-26 2019-03-20 Canon Kabushiki Kaisha Solid-state imaging device and imaging system
WO2011102183A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5810493B2 (ja) * 2010-09-03 2015-11-11 ソニー株式会社 半導体集積回路、電子機器、固体撮像装置、撮像装置
US9103724B2 (en) 2010-11-30 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising photosensor comprising oxide semiconductor, method for driving the semiconductor device, method for driving the photosensor, and electronic device
US8963063B2 (en) * 2011-05-03 2015-02-24 The Charles Stark Draper Laboratory, Inc. Systems and methods for adding or subtracting pixels
JP2012248953A (ja) * 2011-05-25 2012-12-13 Olympus Corp 固体撮像装置、撮像装置、および信号読み出し方法
US9257468B2 (en) * 2012-11-21 2016-02-09 Olympus Corporation Solid-state imaging device, imaging device, and signal reading medium that accumulates an amplified signal without digitization
JP6003291B2 (ja) * 2011-08-22 2016-10-05 ソニー株式会社 固体撮像装置及び電子機器
JP5814050B2 (ja) * 2011-09-02 2015-11-17 ルネサスエレクトロニクス株式会社 固体撮像装置
WO2013084406A1 (ja) 2011-12-08 2013-06-13 パナソニック株式会社 固体撮像装置及び撮像装置
JP6053505B2 (ja) 2012-01-18 2016-12-27 キヤノン株式会社 固体撮像装置
JP2014049727A (ja) 2012-09-04 2014-03-17 Canon Inc 固体撮像装置
JP6325229B2 (ja) * 2012-10-17 2018-05-16 株式会社半導体エネルギー研究所 酸化物膜の作製方法
JP2014150231A (ja) * 2013-02-04 2014-08-21 Toshiba Corp 固体撮像装置および同装置の製造方法
JP5534081B2 (ja) 2013-05-20 2014-06-25 ソニー株式会社 固体撮像素子の製造方法
JP6260787B2 (ja) * 2014-05-23 2018-01-17 パナソニックＩｐマネジメント株式会社 撮像装置
JP6587497B2 (ja) * 2014-10-31 2019-10-09 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060203114A1 (en) * 2005-03-08 2006-09-14 Eastman Kodak Company Three-transistor CMOS active pixel
US20080151091A1 (en) * 2006-12-22 2008-06-26 Magnachip Semiconductor, Ltd. Small size, high gain, and low noise pixel for CMOS image sensors

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