JP2022002322A - 半導体装置 - Google Patents

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Abstract

【課題】新規な半導体装置の提供、または面積の縮小が可能な半導体装置の提供、または汎用性の高い半導体装置の提供。【解決手段】第１乃至第４の画素を有する画素部と、第１乃至第４の画素の外部に設けられた第１及び第２のスイッチと、第１乃至第４の画素の外部に設けられた第１の配線と、を有し、第１の画素及び第２の画素は、第２の配線と電気的に接続され、第３の画素及び第４の画素は、第３の配線と電気的に接続され、第１のスイッチの第１の端子は、第１の配線と電気的に接続され、第１のスイッチの第２の端子は、第２の配線と電気的に接続され、第２のスイッチの第１の端子は、第１の配線と電気的に接続され、第２のスイッチの第２の端子は、第３の配線と電気的に接続されている半導体装置。【選択図】図１

Description

本発明の一態様は、半導体装置、撮像装置及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置
、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関す
る。
入射する光の照度に応じたデータを生成することが可能な光検出回路（光センサともいう
）を用いた光検出装置の技術開発が進められている。
光検出装置としては、例えばイメージセンサが挙げられる。イメージセンサには、ＣＣＤ
（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサやＣＭＯＳ（Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージ
センサなどがある。ＣＭＯＳイメージセンサは、撮像素子としてデジタルカメラや携帯電
話などの携帯機器に多く搭載されている。最近では、撮像の高精細化や携帯機器の小型化
、低消費電力化により、ＣＭＯＳイメージセンサの画素の微細化が進んでいる。
特許文献１には、画素の面積を縮小するため、隣接する画素間でトランジスタが共有され
た撮像素子が開示されている。
特開平１１−１２６８９５号公報
イメージセンサにおいて、複数の画素でトランジスタなどの素子を共有する場合であって
も、共有化された素子は画素領域内に設けられているため、画素領域の一定の面積を占め
ることになる。そのため、画素領域内において複数の画素で素子を共有することによる、
画素領域の面積の削減には限界がある。
また、特許文献１においては、増幅器とリセットトランジスタが同一の電源線と接続され
ている。そのため、増幅用の電源とリセット用の電源の電圧を個別に設定することができ
ず、画素の設計の自由度が下がってしまう。一方、増幅用の電源線とリセット用の電源線
を別々の配線とすると、画素内に２本の電源線を設けるためのスペースの確保が必要とな
り、画素の面積の増大や開口率の低下を招く。
本発明の一態様は、新規な半導体装置の提供を課題の一つとする。または、本発明の一態
様は、面積の縮小が可能な半導体装置の提供を課題の一つとする。または、本発明の一態
様は、汎用性の高い半導体装置の提供を課題の一つとする。または、本発明の一態様は、
高精度の撮像が可能な半導体装置の提供を課題の一つとする。または、本発明の一態様は
、消費電力の低減が可能な半導体装置の提供を課題の一つとする。または、本発明の一態
様は、高速な撮像が可能な半導体装置の提供を課題の一つとする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。
本発明の一態様にかかる半導体装置は、第１乃至第４の画素を有する画素部と、第１乃至
第４の画素の外部に設けられた第１及び第２のスイッチと、第１乃至第４の画素の外部に
設けられた第１の配線と、を有し、第１の画素及び第２の画素は第２の配線と電気的に接
続され、第３の画素及び第４の画素は第３の配線と電気的に接続され、第１のスイッチの
第１の端子は第１の配線と電気的に接続され、第１のスイッチの第２の端子は第２の配線
と電気的に接続され、第２のスイッチの第１の端子は第１の配線と電気的に接続され、第
２のスイッチの第２の端子は第３の配線と電気的に接続されている半導体装置である。
また、本発明の一態様にかかる半導体装置は、第１乃至第４の画素を有する画素部と、第
１乃至第４の画素の外部に設けられた第１及び第２のスイッチと、第１乃至第４の画素の
外部に設けられた第１の配線と、を有し、第１の画素及び第２の画素は第２の配線と電気
的に接続され、第３の画素及び第４の画素は第３の配線と電気的に接続され、第１のスイ
ッチの第１の端子は第１の配線と電気的に接続され、第１のスイッチの第２の端子は第２
の配線と電気的に接続され、第２のスイッチの第１の端子は第１の配線と電気的に接続さ
れ、第２のスイッチの第２の端子は第３の配線と電気的に接続され、第１乃至第４の画素
のリセットを行う第１のステップと、第１のステップの後、第１のスイッチをオン状態と
し、第１の配線の電位を第２の配線に供給し、第１の画素及び第２の画素から電気信号を
読み出す第２のステップと、第２のステップの後、第１乃至第４の画素のリセットを行う
第３のステップと、第３のステップの後、第２のスイッチをオン状態とし、第１の配線の
電位を第３の配線に供給し、第３の画素及び第４の画素から電気信号を読み出す第４のス
テップと、を有する半導体装置である。
さらに、本発明の一態様にかかる半導体装置は、第１乃至第４の画素にリセット電位を供
給する機能を有する第４の配線を有し、第１の配線には第４の配線よりも高い電位が供給
されていてもよい。
さらに、本発明の一態様にかかる半導体装置において、第１乃至第４の画素は、光電変換
素子と、トランジスタと、を有し、光電変換素子はトランジスタと電気的に接続され、ト
ランジスタはチャネル形成領域に酸化物半導体を有していてもよい。
さらに、本発明の一態様にかかる半導体装置において、第１のスイッチは第１のトランジ
スタによって構成され、第２のスイッチは第２のトランジスタによって構成され、第１乃
至第４の画素は、光電変換素子と、第３のトランジスタと、を有し、光電変換素子は第３
のトランジスタと電気的に接続され、第１のトランジスタ及び第２のトランジスタはチャ
ネル形成領域に単結晶半導体を有し、第３のトランジスタはチャネル形成領域に酸化物半
導体を有し、第３のトランジスタは第１のトランジスタ及び第２のトランジスタ上に積層
されていてもよい。
さらに、本発明の一態様にかかる半導体装置において、光電変換素子は、第１の電極と、
第２の電極と、第１の電極と第２の電極の間の光電変換層と、を有し、光電変換層はセレ
ンを含んでいてもよい。
また、本発明の一態様にかかる撮像装置は、上記半導体装置を有する光検出部と、光検出
部からの信号に基づいて画像データの生成を行う機能を有するデータ処理部と、を有する
。
また、本発明の一態様にかかる電子機器は、上記半導体装置又は上記撮像装置と、レンズ
、表示部、操作キー、又はシャッターボタンと、を有する。
本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一
態様により、面積の縮小が可能な半導体装置を提供することができる。または、本発明の
一態様により、汎用性の高い半導体装置を提供することができる。または、本発明の一態
様により、高精度の撮像が可能な半導体装置を提供することができる。または、本発明の
一態様により、消費電力の低減が可能な半導体装置を提供することができる。または、本
発明の一態様により、高速な撮像が可能な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する回路図。 半導体装置の構成の一例を説明する回路図。 タイミングチャート。 画素の構成の一例を説明する図。 画素の構成の一例を説明する回路図。 画素の構成の一例を説明する回路図。 画素の構成の一例を説明する回路図。 画素部の構成の一例を説明する回路図。 撮像装置の構成の一例を説明する図。 半導体装置の断面構造の一例を説明する図。 半導体装置の断面構造の一例を説明する図。 半導体装置の断面構造の一例を説明する図。 撮像装置の構成の一例を説明する図。 画素の構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 電子機器を説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。した
がって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様には、撮像装置の他、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タ
グ、表示装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置に
は、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子
ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ
（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏ
ｎ Ｄｉｓｐｌａｙ）など、集積回路を有する表示装置が、その範疇に含まれる。
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間
でも共通して用いることがある。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図
又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。こ
こで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、
など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流
さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切
り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹと
が直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回
路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回
路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である
。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号が
Ｙへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹと
が機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹと
が電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている
場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある
。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電
極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気
的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合
も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
＜半導体装置１０の構成例＞
図１に、本発明の一態様にかかる半導体装置１０の構成例を示す。半導体装置１０は、画
素部２０、回路３０、回路４０を有する。また、半導体装置１０は、画素部２０の外部に
配線ＶＩＮ、複数のスイッチＳを有する。
画素部２０は、複数の画素２１を有する。ここでは、画素部２０にｎ行ｍ列（ｎ、ｍは自
然数）の画素２１（画素２１［１，１］乃至［ｎ，ｍ］）が設けられた構成例を示す。画
素２１は、照射された光を電気信号（以下、光データ信号ともいう）に変換する機能を有
する。従って、画素２１は撮像装置における光検出回路としての機能を有する。具体的に
は、画素２１に設けられた光電変換素子に照射された光が電気信号に変換される。
また、画素２１はそれぞれ、配線ＳＥおよび配線ＯＵＴと接続されている。具体的には、
ｉ行目（ｉは１以上ｎ以下の整数）の画素２１（画素２１［ｉ，１］乃至［ｉ，ｍ］）は
、配線ＳＥ［ｉ］と接続され、ｊ列目（ｊは１以上ｍ以下の整数）の画素２１（画素２１
［１，ｊ］乃至［ｎ，ｊ］）は、配線ＯＵＴ［ｊ］と接続されている。各画素２１で生成
された光データ信号は、配線ＯＵＴを介して回路４０に出力される。
なお、画素部２０に、赤色を呈する光を受光する画素２１、緑色を呈する光を受光する画
素２１、および青色を呈する光を受光する画素２１を設け、それぞれの画素２１により光
データ信号を生成し、これらの光データ信号を合成することにより、フルカラーの画像信
号のデータ信号を生成することもできる。また、これらの画素２１に代え、またはこれら
の画素２１に加え、シアン、マゼンタ、イエローの一つ又は複数の色を呈する光を受光す
る画素２１を設けてもよい。シアン、マゼンタ、イエローの一つ又は複数の色を呈する光
を受光する画素２１を設けることにより、生成される画像信号に基づく画像において、再
現可能な色の種類を増やすことができる。例えば、画素２１に、特定の色を呈する光を透
過する着色層を設け、該着色層を介して画素２１に光を入射させることにより、特定の色
を呈する光の光量に応じた光データ信号を生成することができる。また、画素２１におい
て検出する光は、可視光であっても不可視光であってもよい。
また、画素２１に冷却手段を設けてもよい。冷却手段を設けることにより、熱によるノイ
ズの発生を抑制することができる。
回路３０は、ｎ行の画素２１のうち、特定の行の画素２１を選択する機能を有する駆動回
路である。回路３０によって、光データ信号を出力する特定の行の画素２１が選択される
。具体的には、回路３０は複数のスイッチＳ（スイッチＳ１乃至Ｓｎ）に制御信号を出力
し、複数のスイッチＳの導通状態を制御することにより、特定の行の画素２１を選択する
。回路３０は、デコーダなどによって構成することができる。
なお、回路３０は、画素２１にリセット信号を供給する機能を有していてもよい。
回路４０は、画素部において得られた光データ信号を外部に出力する機能を有する読み出
し回路である。具体的には、回路４０は配線ＯＵＴを介して画素２１と接続されており、
所定の画素２１から配線ＯＵＴを介して入力された光データ信号を、外部に出力する機能
を有する。回路４０は、電流源やトランジスタなどによって構成することができる。
また、回路４０は、配線ＯＵＴに所定の電位を供給する機能を有する。これにより、画素
２１において生成された信号を外部に出力する際、出力に用いる配線ＯＵＴの電位をリセ
ットすることができる。また、回路４０は定電流源として動作させることもできる。これ
により、回路４０は画素２１から入力された信号に応じて、配線ＯＵＴに所定の電位を供
給することができる。
また、半導体装置１０には、画素部２０の外部に複数のスイッチＳ（スイッチＳ１乃至Ｓ
ｎ）および配線ＶＩＮが設けられている。そして、スイッチＳｉの第１の端子は配線ＳＥ
［ｉ］と接続され、第２の端子は配線ＶＩＮと接続されている。スイッチＳは、回路３０
から入力された制御信号に従って、配線ＳＥと配線ＶＩＮの導通状態を制御する機能を有
する。
配線ＶＩＮは、光データ信号の出力に用いられる電源線である。スイッチＳｉがオン状態
となり、配線ＶＩＮと配線ＳＥ［ｉ］が導通状態となると、配線ＳＥ［ｉ］と接続された
画素２１［ｉ，１］乃至［ｉ，ｍ］から回路４０への光データ信号の出力が行われる。
例えば、１行目の画素２１［１，１］乃至［１，ｍ］から光データ信号の読み出しを行う
際は、回路４０からスイッチＳ１に所定の制御信号を出力し、スイッチＳ１をオン状態と
する。これにより、配線ＳＥ［１］と配線ＶＩＮが導通状態となり、画素２１［１，１］
乃至［１，ｍ］に配線ＶＩＮの電位（電源電位）が供給され、光データ信号の読み出しを
行うことができる。
このように、本発明の一態様においては、画素２１を選択するためのスイッチＳが同一の
行の画素２１において共有され、且つ、スイッチＳが画素部２０の外部に設けられている
。そのため、画素部２０に画素２１を選択するためのスイッチ（トランジスタなど）、お
よび当該スイッチと接続された電源線を設ける必要がなく、画素部２０の面積を縮小する
ことができる。
また、本発明の一態様においては、画素２１から光データ信号を読み出すための電源線と
して機能する配線ＶＩＮが、画素部２０の外部に設けられている。そのため、配線ＶＩＮ
が画素２１と接続された他の電源線（リセット電源線など）とは別の配線によって構成さ
れていても、画素部２０の面積の増加を抑えることができる。また、配線ＶＩＮには、画
素２１と接続された他の電源線とは異なる電位を供給することが可能となる。そのため、
光データ信号の読み出しに用いる電源電位を自由に設定することができ、半導体装置１０
の設計の自由度および汎用性を向上させることができる。
なお、特定の行において光データ信号の読み出しを行う際、その他の行においては、配線
ＳＥと配線ＯＵＴが非導通状態であることが好ましい。これにより、光データ信号の読み
出しをより正確に行うことができる。
＜回路構成の例＞
次に、半導体装置１０の具体的な回路構成について説明する。図２に、画素２１、回路４
１を含む半導体装置１０の回路構成の一例を示す。なお、ここではトランジスタが全てｎ
チャネル型である例を示すが、以下に説明する各トランジスタは、それぞれｎチャネル型
であってもｐチャネル型であってもよい。
まず、画素２１の構成例について説明する。
図２に示す画素２１は、光電変換素子１０１、トランジスタ１０２、１０３、１０４、容
量１０５を有する。光電変換素子１０１の第１の端子はトランジスタ１０２のソースまた
はドレインの一方と接続され、第２の端子は配線ＶＰＤと接続されている。トランジスタ
１０２のゲートは配線ＴＸと接続され、ソースまたはドレインの他方はトランジスタ１０
４のゲートと接続されている。トランジスタ１０３のゲートは配線ＰＲと接続され、ソー
スまたはドレインの一方はトランジスタ１０４のゲートと接続され、ソースまたはドレイ
ンの他方は配線ＶＰＲと接続されている。トランジスタ１０４のソースまたはドレインの
一方は配線ＳＥと接続され、ソースまたはドレインの他方は配線ＯＵＴと接続されている
。容量１０５の一方の電極はトランジスタ１０４のゲートと接続され、他方の電極は配線
ＶＰＤと接続されている。ここで、トランジスタ１０２のソースまたはドレインの他方、
トランジスタ１０３のソースまたはドレインの一方、トランジスタ１０４のゲート、およ
び容量１０５の一方の電極と接続されたノードを、ノードＦＮとする。なお、容量１０５
は、容量素子や寄生容量によって構成することができる。また、トランジスタ１０４のゲ
ート容量が十分大きい場合は、容量１０５および配線ＶＰＤを省略することができる。
なお、本明細書等において、トランジスタのソースとは、活性層として機能する半導体の
一部であるソース領域、或いは上記半導体に接続されたソース電極を意味する。同様に、
トランジスタのドレインとは、上記半導体の一部であるドレイン領域、或いは上記半導体
に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与
えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トラン
ジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子が
ドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子
がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便
宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を
説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入
れ替わる。
配線ＶＰＤ、ＶＰＲは、所定の電位が供給される配線であり、電源線としての機能を有す
る。配線ＶＰＤ、ＶＰＲに供給される電位はそれぞれ、高電源電位であっても低電源電位
（接地電位など）であってもよい。ここでは一例として、配線ＶＰＤが高電位電源線であ
り、配線ＶＰＲが低電位電源線である場合について説明する。すなわち、配線ＶＰＤには
高電源電位ＶＤＤが供給され、配線ＶＰＲには低電源電位ＶＳＳが供給される。配線ＶＰ
Ｄ、ＶＰＲは、全ての画素２１で共有されていてもよい。
光電変換素子１０１は、照射された光を電気信号に変換する機能を有する。光電変換素子
１０１には、照射された光に応じた光電流を得ることができる素子を用いることができる
。光電変換素子１０１の具体例としては、ＰＮ型のフォトダイオード、ＰＩＮ型のフォト
ダイオード、アバランシェ型ダイオード、ＮＰＮ埋め込み型ダイオード、ショットキー型
ダイオード、フォトトランジスタ、Ｘ線用のフォトコンダクタ、赤外線用のセンサなどが
挙げられる。また、光電変換素子１０１として、光電変換層にセレンを有する素子を用い
ることもできる。ここでは、光電変換素子１０１としてフォトダイオードを用いる。フォ
トダイオードのアノードはトランジスタ１０２のソースまたはドレインの一方と接続され
、カソードは配線ＶＰＤと接続されている。なお、配線ＶＰＤに低電源電位ＶＳＳが供給
され、配線ＶＰＲに高電源電位ＶＤＤが供給される場合は、フォトダイオードのアノード
とカソードを入れ替えることが好ましい。
トランジスタ１０２は、配線ＴＸの電位により導通状態が制御される。トランジスタ１０
２がオン状態である場合、光電変換素子１０１から出力された電気信号がノードＦＮに供
給される。そのため、ノードＦＮの電位は、光電変換素子１０１に照射された光の光量に
よって決定される。トランジスタ１０２がオン状態であり、トランジスタ１０３がオフ状
態である期間において、露光を行うことができる。
トランジスタ１０３は、配線ＰＲの電位により導通状態が制御される。トランジスタ１０
３がオン状態となると、配線ＶＰＲの電位がノードＦＮに供給され、ノードＦＮの電位が
リセットされる。トランジスタ１０３がオン状態となるような配線ＰＲの電位がリセット
信号に対応し、配線ＰＲにリセット信号が供給されている期間がリセット期間に対応する
。なお、配線ＰＲの電位は回路３０によって制御してもよいし、他の駆動回路によって制
御してもよい。
このように、画素２１のリセットは、配線ＶＰＲの電位をノードＦＮに供給することによ
り行う。画素２１をリセットするための配線ＶＰＲの電位を、リセット電位ともいう。
トランジスタ１０４は、ノードＦＮの電位により導通状態が制御される。より具体的には
、ノードＦＮの電位に応じて、トランジスタ１０４のソース−ドレイン間の抵抗値が変化
する。従って、ノードＦＮの電位に応じて、配線ＳＥからトランジスタ１０４を介して配
線ＯＵＴに供給される電位が決定される。
本発明の一態様においては、配線ＳＥの電位はトランジスタ１１０および配線ＶＩＮによ
り制御される。トランジスタ１１０のゲートは配線ＣＳＥと接続され、ソースまたはドレ
インの一方は配線ＳＥと接続され、ソースまたはドレインの他方は配線ＶＩＮと接続され
ている。なお、トランジスタ１１０は、図１におけるスイッチＳに相当する。配線ＣＳＥ
にトランジスタ１１０がオン状態となるような電位（以下、選択信号ともいう）が供給さ
れると、配線ＶＩＮと配線ＳＥが導通状態となり、配線ＶＩＮの電位が電源電位として画
素２１に供給される。これにより、光データ信号の読み出しを行う画素２１の選択を行う
ことができる。
ここで、画素２１の選択を行うトランジスタ１１０は、同一の行の画素２１で共有され、
且つ、画素２１の外部に設けられている。そのため、画素２１に設けられるトランジスタ
の数を減らすことができ、画素２１の面積を削減することができる。
次に、回路４１の構成について説明する。
回路４１は、図１における回路４０に含まれる回路である。ここでは、回路４１が画素２
１の列毎に設けられた構成例について説明する。
回路４１は、トランジスタ１２０を有する。トランジスタ１２０のゲートは配線ＢＲと接
続され、ソースまたはドレインの一方は配線ＶＯと接続され、ソースまたはドレインの他
方は配線ＯＵＴと接続されている。
トランジスタ１２０は、配線ＢＲの電位により導通状態が制御される。トランジスタ１２
０がオン状態となると、配線ＶＯの電位が配線ＯＵＴに供給され、配線ＯＵＴの電位がリ
セットされる。その後、配線ＶＩＮからトランジスタ１１０を介して配線ＳＥに電源電位
が供給されると、ノードＦＮに対応する電位が配線ＯＵＴに出力される。ここで、トラン
ジスタ１０４はソースフォロワを構成し、ノードＦＮの電位からトランジスタ１０４の閾
値分低下した電位が配線ＯＵＴに出力される。
配線ＶＯは、所定の電位が供給される配線であり、電源線としての機能を有する。配線Ｖ
Ｏに供給される電位は、高電源電位であっても低電源電位（接地電位など）であってもよ
い。ここでは一例として、配線ＶＯが低電位電源線である場合について説明する。すなわ
ち、配線ＶＯには低電源電位ＶＳＳが供給される。
なお、配線ＢＲにトランジスタ１２０がオン状態となるような一定の電位を供給し続けた
場合、トランジスタ１２０は電流源として機能する。そして、トランジスタ１２０のソー
ス−ドレイン間の抵抗とトランジスタ１０４のソース−ドレイン間の抵抗の合成抵抗を抵
抗分割した電位が配線ＯＵＴに出力される。
本発明の一態様においては、配線ＶＩＮが配線ＶＰＲと分離されており、配線ＶＩＮには
配線ＶＰＲと異なる電位を供給することができる。例えば、配線ＶＰＲに低電源電位ＶＳ
Ｓが供給されている場合であっても、配線ＶＩＮに高電源電位ＶＤＤを供給することがで
きる。そのため、トランジスタ１０４とトランジスタ１２０によってソースフォロワを構
成することができ、光データ信号の読み出しを高速で行うことができる。また、配線ＶＩ
Ｎに供給する高電源電位ＶＤＤを調整することによって、配線ＯＵＴの出力電位のダイナ
ミックレンジを変化させることが可能となる。
＜読み出し動作の例＞
次に、画素２１から光データ信号を読み出す際の動作について説明する。
図２における画素２１から光データ信号を読み出す際には、信号線ＣＳＥの電位をハイレ
ベルとし、トランジスタ１１０をオン状態とする。これにより、配線ＶＩＮから配線ＳＥ
に高電源電位ＶＤＤが供給される。また、このときのトランジスタ１０４のソース−ドレ
イン間の抵抗値は、ノードＦＮの電位に応じた値となっている。そのため、配線ＯＵＴに
は、ノードＦＮの電位に応じた電位が、配線ＳＥからトランジスタ１０４を介して出力さ
れる。これにより、画素２１から光データ信号を読み出すことができる。
一方、画素２１からの光データ信号の読み出しを行わない場合は、信号線ＣＳＥの電位を
ローレベルとし、トランジスタ１１０をオフ状態とする。このとき、配線ＳＥには配線Ｖ
ＩＮから電源電位が供給されないため、配線ＯＵＴへの光データ信号の出力は行われない
。
なお、光データ信号の読み出しを行わない期間においては、画素２１がリセットされた状
態であることが好ましい。具体的には、ノードＦＮがローレベルであり、トランジスタ１
０４がオフ状態であることが好ましい。これにより、配線ＳＥと配線ＯＵＴを非導通状態
とすることができ、配線ＯＵＴに意図しない電位が供給されることを防止することができ
る。トランジスタ１０４をオフ状態とするには、トランジスタ１０３をオン状態とするこ
とにより、配線ＶＰＲの低電源電位ＶＳＳをノードＦＮに供給すればよい。
以上の動作により、光データ信号を配線ＯＵＴに出力することができる。そして、配線Ｏ
ＵＴに出力された光データ信号は回路４０に入力され、回路４０から外部に出力される。
図２に示す各トランジスタに用いる材料等は特に限定されないが、画素２１に含まれるト
ランジスタ１０２、１０３、１０４は、特にチャネル形成領域に酸化物半導体を有するト
ランジスタ（以下、ＯＳトランジスタともいう）を用いることが好ましい。酸化物半導体
はシリコンなどの他の半導体よりもバンドギャップが広く、真性キャリア密度が低いため
、ＯＳトランジスタのオフ電流は極めて小さい。従って、画素２１にＯＳトランジスタを
用いることにより、長期間にわたって所定の電位を保持することが可能となる。酸化物半
導体およびＯＳトランジスタの詳細については、実施の形態４、７で説明する。
例えば、トランジスタ１０２をＯＳトランジスタとした場合、トランジスタ１０２がオフ
状態である期間において、ノードＦＮと光電変換素子１０１との間の電荷の移動を抑制す
ることができる。よって、ノードＦＮに蓄積された電荷を極めて長期間にわたって保持す
ることができ、ノードＦＮの電位の変動を防止することができる。
また、トランジスタ１０３をＯＳトランジスタとした場合、トランジスタ１０３がオフ状
態である期間において、ノードＦＮと配線ＶＰＲとの間の電荷の移動を抑制することがで
きる。よって、ノードＦＮに蓄積された電荷を極めて長期間にわたって保持することがで
き、ノードＦＮの電位の変動を防止することができる。
また、トランジスタ１０４をＯＳトランジスタとした場合、トランジスタ１０４がオフ状
態である期間において、配線ＳＥと配線ＯＵＴとの間の電荷の移動を抑制することができ
、配線ＯＵＴの意図しない電位の変動を抑えることができる。よって、ある画素２１のト
ランジスタ１０４がオフ状態である期間において、同一の配線ＯＵＴと接続された他の画
素２１における光データ信号の読み出しを行う際、より正確な読み出しを行うことができ
る。
また、トランジスタ１０２およびトランジスタ１０３にＯＳトランジスタを用いた場合、
ノードＦＮの電位が極めて小さい場合においても、ノードＦＮの電位を確実に保持し、光
データ信号を正確に出力することができる。従って、画素２１において検出することので
きる光の照度の範囲、すなわちダイナミックレンジを広げることができる。
また、ＯＳトランジスタは、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓ
ｉトランジスタともいう）よりも電気特性変動の温度依存性が小さいため、極めて広い温
度範囲で使用することができる。したがって、ＯＳトランジスタを有する半導体装置を用
いることにより、自動車、航空機、宇宙機などへの搭載に適した撮像装置を実現すること
ができる。
また、光電変換素子１０１に、セレン系材料を光電変換層とした素子を用いる場合、アバ
ランシェ現象が起こりやすいように比較的高い電圧（例えば、１０Ｖ以上）を印加するこ
とが好ましい。例えば、配線ＶＰＤの電位を１０Ｖ以上とし、配線ＶＰＲの電位を０Ｖと
することが好ましい。ここで、ＯＳトランジスタはＳｉトランジスタよりもドレイン耐圧
が高いため、トランジスタ１０２乃至１０４に用いるトランジスタとして好適である。こ
のように、ＯＳトランジスタと、セレン系材料を用いた光電変換素子とを組み合わせるこ
とにより、高精度の撮像が可能で信頼性の高い撮像装置とすることができる。なお、セレ
ン系材料を光電変換層とした光電変換素子の詳細については、実施の形態６で説明する。
なお、トランジスタ１０２、１０３、１０４は、ＯＳトランジスタに限定されない。例え
ば、チャネル形成領域が単結晶半導体を有する基板の一部に形成され、チャネル形成領域
に単結晶半導体を有するトランジスタ（以下、単結晶トランジスタともいう）を用いるこ
ともできる。単結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニ
ウム基板などを用いることができる。単結晶トランジスタは電流供給能力が高いため、こ
のようなトランジスタを用いて画素２１を構成することにより、画素２１の動作速度を向
上させることができる。
また、トランジスタ１０２、１０３、１０４には、ＯＳトランジスタ以外の、チャネル形
成領域に非単結晶半導体を有するトランジスタ（以下、非単結晶トランジスタともいう）
を用いることもできる。ＯＳトランジスタ以外の非単結晶半導体としては、非晶質シリコ
ン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニウム、
微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどが挙げられる
。
トランジスタ１１０、１２０には、上記のＯＳトランジスタ、単結晶トランジスタ、非単
結晶トランジスタなどを適宜用いることができる。
ここで、トランジスタ１１０は、複数の画素２１（図１においてはｍ個の画素２１）と接
続されるため、トランジスタ１１０には高い電流供給能力が要求される。そのため、トラ
ンジスタ１１０として電流供給能力が高い単結晶トランジスタを用いることが好ましい。
これにより、配線ＶＩＮから複数の画素２１への電源電位の供給を容易に行うことができ
る。また、このとき、トランジスタ１０２乃至１０４は、トランジスタ１１０の上に積層
することが好ましい。これにより、トランジスタ１１０を設けることによる面積の増加を
抑えることができる。トランジスタを積層した構成の詳細については、実施の形態４で説
明する。
また、トランジスタ１１０として、トランジスタ１０２乃至１０４と同じ半導体材料を有
するトランジスタ（ＯＳトランジスタなど）を用いる場合、トランジスタ１１０のチャネ
ル幅は、トランジスタ１０２乃至１０４のチャネル幅よりも大きくすることが好ましい。
これにより、トランジスタ１１０の電流供給能力を高めることができる。
＜半導体装置１０の動作例＞
次に、半導体装置１０の具体的な動作例について説明する。
ここでは一例として、図３に示す、１行目の画素である画素２１［１，１］、［１，２］
と、２行目の画素である画素２１［２，１］、［２，２］の動作例について説明する。図
３において、画素２１［１，１］、［１，２］、画素２１［２，１］、［２，２］と接続
された配線ＴＸを、それぞれＴＸ［１］、ＴＸ［２］とする。また、配線ＳＥ［１］、配
線ＳＥ［２］と接続されたトランジスタ１１０を、それぞれトランジスタ１１０［１］、
トランジスタ１１０［２］とする。また、トランジスタ１１０［１］、トランジスタ１１
０［２］と接続された配線ＣＳＥを、それぞれ配線ＣＳＥ［１］、配線ＣＳＥ［２］とす
る。また、画素２１［１，１］、［１，２］、［２，１］、［２，２］におけるノードＦ
Ｎを、それぞれノードＦＮ［１，１］、ノードＦＮ［１，２］、ノードＦＮ［２，１］、
ノードＦＮ［２，２］とする。また、配線ＯＵＴ［１］、配線ＯＵＴ［２］と接続された
回路４１を、それぞれ回路４１［１］、回路４１［２］とする。
図４に、図３に示す半導体装置１０のタイミングチャートを示す。なお、図４における期
間Ｔａは、１行目の画素においてリセット、露光、および読み出しを行う期間であり、期
間Ｔｂは、２行目の画素においてリセット、露光、および読み出しを行う期間である。
まず、期間Ｔ１において、配線ＰＲの電位がハイレベルとなる。これにより、全ての画素
２１においてトランジスタ１０３がオン状態となり、配線ＶＰＲの電位（ローレベル）が
ノードＦＮに供給される。よって、ノードＦＮ［１，１］、［１，２］、［２，１］、［
２，２］の電位がローレベルにリセットされる。また、全ての画素２１において、トラン
ジスタ１０４はオフ状態となる。このような動作により、画素２１［１，１］、［１，２
］、［２，１］、［２，２］がリセットされる。
また、期間Ｔ１において、配線ＴＸ［１］の電位がハイレベルとなり、画素２１［１，１
］、［１，２］においてトランジスタ１０２がオン状態となる。よって、光電変換素子１
０１とノードＦＮが導通状態となる。
次に、期間Ｔ２において、配線ＰＲの電位がローレベルとなり、全ての画素２１において
トランジスタ１０３がオフ状態となる。これにより、ノードＦＮが浮遊状態となる。そし
て、ノードＦＮ［１，１］とノードＦＮ［１，２］の電位が、光電変換素子１０１に照射
される光の量に応じて上昇する。ここでは、ノードＦＮ［１，１］の電位の上昇がノード
ＦＮ［１，２］よりも大きい場合を示す。これにより、光電変換素子１０１に照射された
光が電気信号に変換され、画素２１［１，１］、［１，２］において露光を行うことがで
きる。期間Ｔ２を画素２１［１，１］、［１，２］の露光期間ともいう。
次に、期間Ｔ３において、配線ＴＸ［１］の電位がローレベルとなり、画素２１［１，１
］、［１，２］においてトランジスタ１０２がオフ状態となる。これにより、ノードＦＮ
［１，１］およびノードＦＮ［２，２］の電位が保持され、画素２１［１，１］、［１，
２］の露光期間が終了する。
次に、期間Ｔ４において、配線ＢＲの電位がハイレベルとなることにより、トランジスタ
１２０がオン状態となり、配線ＯＵＴ［１］および配線ＯＵＴ［２］に配線ＶＯの電位が
供給される。ここでは、配線ＶＯの電位をローレベルとしているため、配線ＯＵＴ［１］
および配線ＯＵＴ［２］の電位はローレベルとなる。
次に、期間Ｔ５において、配線ＢＲの電位がローレベルとなり、トランジスタ１２０がオ
フ状態となる。また、配線ＣＳＥ［１］の電位がハイレベルとなり、トランジスタ１１０
［１］がオン状態となる。これにより、配線ＶＩＮの電位が配線ＳＥ［１］に供給され、
配線ＳＥ［１］の電位はハイレベルとなる。
なお、ここでは配線ＢＲの電位を変化させて配線ＯＵＴの電位を制御しているが、配線Ｂ
Ｒには任意の電位が常時供給されていてもよい。この場合、トランジスタ１２０が電流源
として機能し、配線ＢＲの電位に応じて配線ＯＵＴの電位が決定される。
ここで、配線ＳＥ［１］は画素２１［１，１］、［１，２］の電源線として機能する。具
体的には、配線ＳＥ［１］の電位が増幅トランジスタとして機能するトランジスタ１０４
に供給される。これにより、配線ＯＵＴ［１］、配線ＯＵＴ［２］の電位がそれぞれ、ノ
ードＦＮ［１，１］、ノードＦＮ［１，２］の電位に応じた値となる。この時の配線ＯＵ
Ｔ［１］、配線ＯＵＴ［２］の電位はそれぞれ、画素２１［１，１］、画素２１［１，２
］の光データ信号に対応する。このように、期間Ｔ５においてトランジスタ１１０［１］
は、光データ信号を読み出す画素２１を選択するための選択トランジスタとしての機能を
有する。
また、期間Ｔ５において、画素２１［２，１］、［２，２］はリセットされた状態となっ
ている。具体的には、ノードＦＮ［２，１］、［２，２］はローレベルであり、画素２１
［２，１］、画素２１［２，２］のトランジスタ１０４はオフ状態となっている。そのた
め、配線ＳＥ［２］と配線ＯＵＴ［１］、［２］は非導通状態となる。これにより、画素
２１［１，１］、［１，２］から光データ信号を読み出す際、配線ＳＥ［２］の電位に起
因して配線ＯＵＴ［１］、［２］の電位が変動することを防止することができる。
次に、期間Ｔ６において、配線ＣＳＥ［１］の電位がローレベルとなり、トランジスタ１
１０［１］がオフ状態となる。これにより、配線ＳＥ［１］への電源電位の供給が停止し
、光データ信号の読み出しが終了する。
以上の動作により、１行目の画素においてリセット、露光、および読み出しが行われる。
次に、期間Ｔ７において、配線ＰＲの電位がハイレベルとなる。これにより、全ての画素
２１においてトランジスタ１０３がオン状態となり、配線ＶＰＲの電位（ローレベル）が
ノードＦＮに供給される。よって、ノードＦＮ［１，１］、［１，２］、［２，１］、［
２，２］の電位がローレベルにリセットされる。また、全ての画素２１において、トラン
ジスタ１０４はオフ状態となる。このような動作により、画素２１［１，１］、［１，２
］、［２，１］、［２，２］がリセットされる。
また、期間Ｔ７において、配線ＴＸ［２］の電位がハイレベルとなり、画素２１［２，１
］、［２，２］においてトランジスタ１０２がオン状態となる。よって、光電変換素子１
０１とノードＦＮが導通状態となる。
次に、期間Ｔ８において、配線ＰＲの電位がローレベルとなり、全ての画素２１において
トランジスタ１０３がオフ状態となる。これにより、ノードＦＮが浮遊状態となる。そし
て、ノードＦＮ［２，１］とノードＦＮ［２，２］の電位は、光電変換素子１０１に照射
される光の量に応じて上昇する。ここでは、ノードＦＮ［２，１］の電位の上昇がノード
ＦＮ［２，２］よりも小さい場合を示す。これにより、光電変換素子１０１に照射された
光が電気信号に変換され、画素２１［２，１］、［２，２］において露光を行うことがで
きる。期間Ｔ８を画素２１［２，１］、［２，２］の露光期間ともいう。
次に、期間Ｔ９において、配線ＴＸ［２］の電位がローレベルとなり、画素２１［２，１
］、［２，２］においてトランジスタ１０２がオフ状態となる。これにより、ノードＦＮ
［２，１］およびノードＦＮ［２，２］の電位が保持され、画素２１［２，１］、［２，
２］の露光期間が終了する。
次に、期間Ｔ１０において、配線ＢＲの電位がハイレベルとなることにより、トランジス
タ１２０がオン状態となり、配線ＯＵＴ［１］および配線ＯＵＴ［２］に配線ＶＯの電位
が供給される。ここでは、配線ＶＯの電位をローレベルとしているため、配線ＯＵＴ［１
］および配線ＯＵＴ［２］の電位はローレベルとなる。
次に、期間Ｔ１１において、配線ＢＲの電位がローレベルとなり、トランジスタ１２０が
オフ状態となる。また、配線ＣＳＥ［２］の電位がハイレベルとなり、トランジスタ１１
０［２］がオン状態となる。これにより、配線ＶＩＮの電位が配線ＳＥ［２］に供給され
、配線ＳＥ［２］の電位はハイレベルとなる。
なお、ここでは配線ＢＲの電位を変化させて配線ＯＵＴの電位を制御しているが、配線Ｂ
Ｒには任意の電位が常時供給されていてもよい。この場合、トランジスタ１２０が電流源
として機能し、配線ＢＲの電位に応じて配線ＯＵＴの電位が決定される。
ここで、配線ＳＥ［２］は画素２１［２，１］、［２，２］の電源線として機能する。具
体的には、配線ＳＥ［２］の電位が増幅トランジスタとして機能するトランジスタ１０４
に供給される。これにより、配線ＯＵＴ［１］、配線ＯＵＴ［２］の電位がそれぞれ、ノ
ードＦＮ［２，１］、ノードＦＮ［２，２］の電位に応じた値となる。この時の配線ＯＵ
Ｔ［１］、配線ＯＵＴ［２］の電位はそれぞれ、画素２１［２，１］、画素２１［２，２
］の光データ信号に対応する。このように、期間Ｔ１１においてトランジスタ１１０［２
］は、光データ信号を読み出す画素２１を選択するための選択トランジスタとして機能す
る。
また、期間Ｔ１１において、画素２１［１，１］、［１，２］はリセットされた状態とな
っている。具体的には、ノードＦＮ［１，１］、［１，２］はローレベルであり、画素２
１［１，１］、画素２１［１，２］のトランジスタ１０４はオフ状態となっている。その
ため、配線ＳＥ［１］と配線ＯＵＴ［１］、［２］は非導通状態となる。これにより、画
素２１［２，１］、［２，２］から光データ信号を読み出す際、配線ＳＥ［１］の電位に
起因して配線ＯＵＴ［１］、［２］の電位が変動することを防止することができる。
次に、期間Ｔ１２において、配線ＣＳＥ［２］の電位がローレベルとなり、トランジスタ
１１０［２］がオフ状態となる。これにより、配線ＳＥ［２］への電源電位の供給が停止
し、光データ信号の読み出しが終了する。
以上の動作により、２行目の画素においてリセット、露光、および読み出しが行われる。
その後、期間Ｔ１３において、配線ＰＲの電位がハイレベルとなる。これにより、全ての
画素２１においてトランジスタ１０３がオン状態となり、ノードＦＮの電位がローレベル
にリセットされる。以降は、上記と同様の動作により、３行目以降の画素２１における露
光と読み出し、および４行目以降の画素２１におけるリセット、露光、読み出しが行われ
る。
以上のように、本発明の一態様においては、画素２１を選択するためのスイッチが同一の
行の画素２１において共有され、且つ、画素部２０の外部に設けられている。そのため、
画素部２０に画素２１を選択するためのスイッチおよび当該スイッチと接続された電源線
を設ける必要がなくなり、画素部２０の面積を縮小することができる。
また、本発明の一態様においては、画素２１を選択するための電源線として機能する配線
ＶＩＮが、画素部２０の外部に設けられている。そのため、配線ＶＩＮが画素２１と接続
された他の電源線（配線ＶＰＲなど）とは別の配線によって構成されていても、画素部２
０の面積の増加を抑えることができる。また、配線ＶＩＮには、画素２１と接続された他
の電源線とは異なる電位を供給することが可能となる。そのため、光データ信号の読み出
しに用いる電源電位を自由に設定することができ、半導体装置１０の設計の自由度および
汎用性を向上させることができる。
本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、こ
れらに限定されない。つまり、本実施の形態には様々な発明の態様が記載されているため
、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、同一
の行の画素で共有されたスイッチが画素部の外部に設けられた半導体装置の例を示したが
、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本
発明の一態様は、スイッチが同一の行で共有化されていない構成であってもよいし、スイ
ッチが画素部の内部に設けられていてもよい。また、本発明の一態様として、共有化され
たスイッチと接続された電源線を、画素と接続された電源線とは別の配線によって構成さ
れた半導体装置の例を示したが、本発明の一態様は、これに限定されない。場合によって
は、または、状況に応じて、本発明の一態様は、これらの電源線が同一の配線であっても
よい。
また、本実施の形態においては行毎に露光を行う動作について説明したが、複数行の画素
２１（最大で全ての画素２１）において同時に露光を行い、その後行毎に順次読み出しを
行うグローバルシャッター方式を用いることもできる。この場合、歪みの少ない画像を得
ることができる。ここで、グローバルシャッター方式においては、露光から読み出しまで
の期間、すなわちノードＦＮに電荷を保持する期間が画素２１によって異なる。そのため
、グローバルシャッター方式を用いる場合は、時間の経過によるノードＦＮの電位の変動
が小さいことが好ましい。ここで、画素２１にＯＳトランジスタを用いることにより、ノ
ードＦＮに蓄積された電荷を極めて長期間にわたって保持することができるため、グロー
バルシャッター方式を用いた場合においても光データ信号を正確に読み出すことができる
。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。よって、本実
施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容
（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容
（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことがで
きる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を
用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。また
、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その
実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別
の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さ
らに多くの図を構成させることができる。これは、以下の実施の形態においても同様であ
る。
（実施の形態２）
本実施の形態では、本発明の一態様に係る画素の構成例について説明する。
＜画素のレイアウトの例＞
上記実施の形態で用いることができる画素２１のレイアウトの例を、図５に示す。なお、
図５において、同一のハッチパターンで表す配線、導電層、半導体層は、同一の材料を用
いて同一の工程で形成することができる。
図５に示す画素２１は、トランジスタ１０２、トランジスタ１０３、トランジスタ１０４
、容量１０５を有する。各素子の接続関係については、図２の説明を参酌することができ
るため、詳細な説明は省略する。なお、図５には光電変換素子１０１を図示していないが
、光電変換素子１０１は導電層２５０と接続される。
半導体層２２１は、トランジスタ１０２およびトランジスタ１０３の活性層としての機能
を有する。すなわち、半導体層２２１はトランジスタ１０２およびトランジスタ１０３で
共有されている。また、半導体層２２２は、トランジスタ１０４の活性層としての機能を
有する。
半導体層２２１は、導電層２３１、導電層２３２と接続されている。導電層２３１は、開
口部２５１を介して導電層２５０と接続されている。導電層２３２は、開口部２５３を介
して導電層２１２と接続されている。また、半導体層２２１は、開口部２５５を介して導
電層２４３と接続されている。
導電層２３１は、トランジスタ１０２のソースまたはドレインの一方としての機能を有す
る。導電層２３２は、トランジスタ１０３のソースまたはドレインの一方としての機能を
有する。導電層２４３は、トランジスタ１０２のソースまたはドレインの他方、トランジ
スタ１０３のソースまたはドレインの他方、トランジスタ１０４のゲート、および容量１
０５の一方の電極としての機能を有する。
半導体層２２２は、導電層２３３、導電層２３４と接続されている。導電層２３３は、開
口部２５６を介して導電層２０２と接続されている。導電層２３４は、開口部２５７を介
して導電層２１１と接続されている。
導電層２３３は、トランジスタ１０４のソースまたはドレインの一方としての機能を有す
る。導電層２３４は、トランジスタ１０４のソースまたはドレインの他方としての機能を
有する。
ここで、導電層２１２は配線ＶＰＲに対応し、導電層２０２は配線ＳＥに対応し、導電層
２１１は配線ＯＵＴに対応する。また、半導体層２２１と導電層２４３が接続されたノー
ドが、ノードＦＮに対応する。
半導体層２２１および半導体層２２２としては、各種の単結晶半導体層や非単結晶半導体
層などを用いることができるが、特に酸化物半導体層を用いることが好ましい。この場合
、トランジスタ１０２乃至１０４はＯＳトランジスタとなる。
導電層２４１は、開口部２５２を介して導電層２０３と接続されている。導電層２４１は
、トランジスタ１０２のゲートとしての機能を有する。なお、導電層２４１は、導電層２
０３の一部によって構成されていてもよい。ここで、導電層２０３は、配線ＴＸに対応す
る。
導電層２４２は、開口部２５４を介して導電層２０４と接続されている。導電層２４２は
、トランジスタ１０３のゲートとしての機能を有する。なお、導電層２４２は、導電層２
０４の一部によって構成されていてもよい。ここで、導電層２０４は、配線ＰＲに対応す
る。
導電層２０１は、絶縁層（図示せず）を介して導電層２４３と重なる領域を有する。導電
層２０１は、容量１０５の他方の電極としての機能を有する。ここで、導電層２０１は、
配線ＶＰＤに対応する。
図５においては、トランジスタ１０２，１０３、１０４をトップゲート型としているが、
トランジスタ１０２、１０３、１０４はそれぞれ、トップゲート型であってもボトムゲー
ト型であってもよい。
また、図５においては、半導体層２２１、２２２と、導電層２３１乃至２３４と、導電層
２４１乃至２４３と、導電層２１１、２１２と、導電層２０１乃至２０４と、導電層２５
０と、が順に積層された構成を示すが、各層の上下関係はこれに限定されず、自由に設定
することができる。
＜画素の変形例＞
次に、実施の形態１で説明した画素２１の変形例について説明する。
画素２１は、図６（Ａ）に示す構成であってもよい。図６（Ａ）に示す画素２１は、光電
変換素子１０１のアノードが配線ＶＰＤと接続され、カソードがトランジスタ１０２のソ
ースまたはドレインの一方と接続されている点で、図２の構成と異なる。図６（Ａ）にお
いては、配線ＶＰＤは低電位電源線となり、配線ＶＰＲは高電位電源線となる。
なお、本発明の一態様においては、ノードＦＮにリセット電位として配線ＶＰＲの電位が
供給されたとき、トランジスタ１０４がオフ状態となることが好ましい。従って、図６（
Ａ）においてはトランジスタ１０４をｐチャネル型とし、配線ＶＰＲからノードＦＮにハ
イレベルの電位が供給されたときに、トランジスタ１０４がオフ状態となるような構成と
することが好ましい。
また、画素２１は、図６（Ｂ）に示す構成であってもよい。図６（Ｂ）に示す画素２１は
、光電変換素子１０１およびトランジスタ１０２を複数有する点において、図２の構成と
異なる。光電変換素子１０１ａの第１の端子はトランジスタ１０２ａのソースまたはドレ
インの一方と接続され、第２の端子は配線ＶＰＤと接続されている。光電変換素子１０１
ｂの第１の端子はトランジスタ１０２ｂのソースまたはドレインの一方と接続され、第２
の端子は配線ＶＰＤと接続されている。トランジスタ１０２ａのゲートは配線ＴＸａと接
続されており、トランジスタ１０２ｂのゲートは配線ＴＸｂと接続されている。トランジ
スタ１０２ａのソースまたはドレインの他方およびトランジスタ１０２ｂのソースまたは
ドレインの他方は、ノードＦＮと接続されている。
トランジスタ１０２ａのゲートとトランジスタ１０２ｂのゲートは別々の配線に接続され
ており、光電変換素子１０１ａにおける露光と光電変換素子１０１ｂにおける露光はそれ
ぞれ独立して制御される。このような構成とすることにより、１つの画素において２つの
光電変換素子を用いて露光を行うことができる。なお、画素２１に設けられる光電変換素
子の個数は特に限定されず、３つ以上であってもよい。
また、画素２１は、図６（Ｃ）に示す構成であってもよい。図６（Ｃ）に示す回路は、図
２におけるトランジスタ１０３を省略した構成である。光電変換素子１０１のアノードは
トランジスタ１０２のソースまたはドレインの一方と接続され、カソードは配線ＶＰＲと
接続されている。
画素２１のリセット動作（例えば、図４における期間Ｔ１、Ｔ７の動作に対応）を行う際
は、配線ＶＰＲの電位をローレベル、配線ＴＸの電位をハイレベルとする。これにより、
光電変換素子１０１に順方向バイアスが印加され、ノードＦＤの電位がローレベルにリセ
ットされる。ノードＦＤのリセット後は、配線ＶＰＲの電位をハイレベルとすればよい。
また、画素２１は、図６（Ｄ）に示す構成であってもよい。図６（Ｄ）に示す画素２１は
、光電変換素子１０１のアノードが配線ＶＰＤと接続され、カソードがトランジスタ１０
２のソースまたはドレインの一方と接続されている点で、図６（Ｃ）に示す画素２１と異
なる。
画素２１のリセット動作（例えば、図４における期間Ｔ１、Ｔ７の動作に対応）を行う際
は、配線ＶＰＲおよび配線ＴＸの電位をハイレベルとする。これにより、光電変換素子１
０１に順方向バイアスが印加され、ノードＦＤの電位がハイレベルにリセットされる。ノ
ードＦＤのリセット後は、配線ＶＰＲの電位をローレベルとすればよい。
なお、本発明の一態様においては、ノードＦＮにリセット電位として配線ＶＰＲの電位が
供給されることにより、トランジスタ１０４がオフ状態となることが好ましい。従って、
図６（Ｄ）においてはトランジスタ１０４をｐチャネル型とし、ノードＦＮの電位がハイ
レベルにリセットされたときに、トランジスタ１０４がオフ状態となるような構成とする
ことが好ましい。
また、図２において、トランジスタ１０２を省略することもできる。図２においてトラン
ジスタ１０２を省略した構成を図７（Ａ）に、図６（Ａ）においてトランジスタ１０２を
省略した構成を図７（Ｂ）に示す。
また、画素２１に用いるトランジスタには、第１のゲート電極（以下、フロントゲートと
もいう）に加えて、第２のゲート電極（以下、バックゲートともいう）が設けられていて
もよい。図８に、トランジスタ１０２、１０３、１０４にバックゲートが設けられた構成
を示す。
図８（Ａ）は、図２におけるトランジスタ１０２、１０３、１０４に、フロントゲートと
接続されたバックゲートを設け、バックゲートにフロントゲートと同じ電位が供給される
ようにした構成である。また、図８（Ｂ）は、図６（Ａ）におけるトランジスタ１０２、
１０３、１０４に、フロントゲートと接続されたバックゲートを設け、バックゲートにフ
ロントゲートと同じ電位が供給されるようにした構成である。このような構成とすること
により、トランジスタ１０２、１０３、１０４のオン電流を増加させることができ、高速
な撮像が可能となる。
図８（Ｃ）は、図２におけるトランジスタ１０２、１０３、１０４に、配線ＶＰＲと接続
されたバックゲートを設け、バックゲートに定電位が供給されるようにした構成である。
ここでは、配線ＶＰＲに接地電位が与えられているものとする。また、図８（Ｄ）は、図
６（Ａ）におけるトランジスタ１０２、１０３、１０４に、配線ＶＰＤと接続されたバッ
クゲートを設け、バックゲートに定電位が供給されるようにした構成である。ここでは、
配線ＶＰＤに接地電位が与えられているものとする。これにより、トランジスタ１０２、
１０３、１０４のしきい値電圧を制御することができ、信頼性の高い撮像を行うことがで
きる。
なお、図８（Ｃ）においてはトランジスタ１０２、１０３、１０４のバックゲートが配線
ＶＰＲと接続され、図８（Ｄ）においてはトランジスタ１０２、１０３、１０４のバック
ゲートが配線ＶＰＤと接続されている構成を例示したが、バックゲートは定電位が供給さ
れる別の配線と接続されていてもよい。また、図６（Ｂ）乃至（Ｄ）、図７（Ａ）、（Ｂ
）に示す画素２１においても、同様にバックゲートを設けることができる。
また、トランジスタ１０２、１０３、１０４はそれぞれ、バックゲートにフロントゲート
と同じ電位が供給される構成、バックゲートに定電位が供給される構成、バックゲートが
設けられていない構成のうち、いずれの構成を有するトランジスタであってもよい。すな
わち、１つの画素２１に２種類以上のトランジスタが含まれていてもよい。
また、図２、図６乃至８において、画素２１に含まれる素子を複数の画素で共有すること
もできる。図２におけるトランジスタ１０３、トランジスタ１０４、容量１０５が、４つ
の画素２１で共有された画素部２０の構成を図９に示す。図９において、４つのトランジ
スタ１０２がノードＦＮと接続されており、ノードＦＮはトランジスタ１０３、トランジ
スタ１０４、容量１０５と接続されている。このような構成とすることで、画素部２０の
素子数を削減することができる。
なお、図９においては異なる行の画素２１でトランジスタおよび容量を共有する構成を示
したが、異なる列の画素２１でトランジスタまたは容量を共有する構成としてもよい。ま
た、ここではトランジスタ１０３、トランジスタ１０４、容量１０５が４つの画素で共有
された構成を示したが、素子を共有する画素の数はこれに限られず、２つの画素、３つの
画素、または５つ以上の画素であってもよい。また、図６乃至８に示す画素２１において
も、同様の構成を適用することができる。
図２、図６乃至９に示す構成は、自由に組み合わせることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置を用いた撮像装置について説明する
。
図１０に、撮像装置３００の構成例を示す。撮像装置３００は、光検出部３１０、データ
処理部３２０を有する。
光検出部３１０は、画素部２０、回路３０、回路４０、回路５０、回路６０、を有する。
画素部２０、回路３０、回路４０としては、上記実施の形態で説明したものを用いること
ができる。
回路５０は、回路４０から入力されたアナログ信号を、デジタル信号に変換する機能を有
する。回路５０は、Ａ／Ｄコンバータなどによって構成することができる。
回路６０は、回路５０から入力されたデジタル信号を読み出す機能を有する駆動回路であ
る。回路６０は、選択回路などを用いて構成することができる。また、選択回路は、トラ
ンジスタなどを用いて構成することができる。なお、当該トランジスタとしては、ＯＳト
ランジスタなどを用いることができる。
データ処理部３２０は、回路３２１を有する。回路３２１は、光検出部３１０において生
成された光データ信号を用いて、画像データの生成を行う機能を有する。
なお、画素部２０には、画像を表示する機能を有する回路を設けてもよい。これにより、
撮像装置３００をタッチパネルとして機能させることもできる。
次に、図１０に示す撮像装置３００の駆動方法の例を説明する。
まず、画素２１において、実施の形態１で示す方法により、光データ信号を生成する。画
素２１において生成された光データ信号は、回路４０に出力される。そして、回路４０は
、光データ信号をアナログ信号に変換して回路５０に出力する。
回路４０から出力されたアナログ信号は、回路５０においてデジタル信号に変換され、回
路６０に出力される。そして、回路６０においてデジタル信号が読み出される。回路６０
によって読み出されたデジタル信号は、回路３２１における処理などに用いられる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、半導体装置１０に用いることができる素子の構成例について説明する
。
図１１に、半導体装置１０に用いることができるトランジスタおよび光電変換素子の構成
例を示す。なお、本実施の形態においては、光電変換素子としてフォトダイオードを用い
た例について説明する。
＜構成例１＞
図１１（Ａ）に、トランジスタ８０１、トランジスタ８０２、フォトダイオード８０３の
構成例を示す。トランジスタ８０１は、配線８１９及び導電層８２３を介してトランジス
タ８０２と接続され、トランジスタ８０２は、導電層８３０を介してフォトダイオード８
０３と接続されている。
トランジスタ８０１、８０２は、半導体装置の図２、図３、図６乃至図９に示す各トラン
ジスタや、その他の半導体装置１０に含まれるトランジスタに、自由に適用することがで
きる。例えば、トランジスタ８０１を図２、図３におけるトランジスタ１１０、１２０な
どとして用い、トランジスタ８０２を図２、図３、図６乃至図９に示すトランジスタ１０
２乃至１０４などとして用いることができる。また、フォトダイオード８０３は、図２、
図３、図６乃至図９に示す光電変換素子１０１として用いることができる。
［トランジスタ８０１］
まず、トランジスタ８０１について説明する。
トランジスタ８０１は、半導体基板８１０を用いて形成され、半導体基板８１０上の素子
分離層８１１と、半導体基板８１０に形成された不純物領域８１２とを有する。不純物領
域８１２はトランジスタ８０１のソース領域またはドレイン領域として機能し、不純物領
域８１２の間にチャネル領域が形成される。また、トランジスタ８０１は、絶縁層８１３
、導電層８１４を有する。絶縁層８１３はトランジスタ８０１のゲート絶縁層としての機
能を有し、導電層８１４はトランジスタ８０１のゲート電極としての機能を有する。なお
、導電層８１４の側面にはサイドウォール８１５が形成されていてもよい。さらに、導電
層８１４上には、保護層としての機能を有する絶縁層８１６、平坦化膜としての機能を有
する絶縁層８１７を形成することもできる。
半導体基板８１０には、シリコン基板を用いる。なお、基板の材料としては、シリコンだ
けでなく、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウム砒素、アルミ
ニウムガリウム砒素、インジウムリン、窒化ガリウム、有機半導体を用いることもできる
。
素子分離層８１１は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ）法又はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等を用い
て形成することができる。
不純物領域８１２は、半導体基板８１０の材料に対して導電性を付与する不純物元素を含
む領域である。半導体基板８１０としてシリコン基板を用いる場合、ｎ型の導電性を付与
する不純物としては、例えば、リンや砒素などがあげられ、ｐ型の導電性を付与する不純
物としては、例えば、ホウ素、アルミニウム、ガリウムなどがあげられる。不純物元素は
、イオン注入法、イオンドーピング法などを用いて半導体基板８１０の所定の領域に添加
することができる。
絶縁層８１３は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリ
ウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タン
タルを一種以上含む絶縁層を用いることができる。また、絶縁層８１３は、上記の材料を
一種以上含む絶縁層を積層して構成してもよい。
導電層８１４は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウ
ム、ジルコニウム、モリブデン、銀、マンガン、タンタル、及びタングステンなどの導電
膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよ
い。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数
の材料の積層であってもよい。
絶縁層８１６は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む
絶縁層を用いることができる。また、絶縁層８１６は、上記の材料を一種以上含む絶縁層
を積層して構成してもよい。
絶縁層８１７は、アクリル樹脂、エポキシ樹脂、ベンゾシクロブテン樹脂、ポリイミド、
ポリアミドなどの有機材料含む絶縁層を用いることができる。また、絶縁層８１７は、上
記の材料を含む絶縁層を積層して構成してもよい。また、絶縁層８１７は、絶縁層８１６
と同様の材料を用いることもできる。
なお、不純物領域８１２は、導電層８１８を介して配線８１９と接続されている構成とす
ることができる。
［トランジスタ８０２］
次に、トランジスタ８０２について説明する。トランジスタ８０２は、ＯＳトランジスタ
である。
トランジスタ８０２は、絶縁層８２２上の酸化物半導体層８２４と、酸化物半導体層８２
４上の導電層８２５と、導電層８２５上の絶縁層８２６と、絶縁層８２６上の導電層８２
７と、を有する。導電層８２５は、トランジスタ８０２のソース電極またはドレイン電極
としての機能を有する。絶縁層８２６は、トランジスタ８０２のゲート絶縁層としての機
能を有する。導電層８２７は、トランジスタ８０２のゲート電極としての機能を有する。
さらに、導電層８２７上には、保護層としての機能を有する絶縁層８２８、及び平坦化膜
としての機能を有する絶縁層８２９を形成することもできる。
なお、絶縁層８２２の下方に、導電層８２１を形成してもよい。導電層８２１は、トラン
ジスタ８０２の第２のゲート電極（バックゲート電極）としての機能を有する。導電層８
２１を形成する場合、配線８１９上に絶縁層８２０を形成し、絶縁層８２０上に導電層８
２１を形成することができる。また、配線８１９の一部をトランジスタ８０２のバックゲ
ート電極とすることもできる。バックゲート電極を有するＯＳトランジスタは、例えば図
８におけるトランジスタ１０２乃至１０４などに用いることができる。
なお、トランジスタ８０２のように、あるトランジスタＴが、半導体膜を間に挟んで存在
する一対のゲートを有している場合、一方のゲートには信号Ａが、他方のゲートには固定
電位Ｖｂが与えられてもよい。
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、
電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であ
ってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることがで
きる。信号Ａは、アナログ信号であってもよい。
固定電位Ｖｂは、例えば、トランジスタＴのしきい値電圧ＶｔｈＡを制御するための電位
である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電
位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは
、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすること
で、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖ
ｇｓが０Ｖのときのドレイン電流を低減し、トランジスタＴを有する回路のリーク電流を
低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定
電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、
ゲートーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタＴ
を有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よ
りも高くしてもよい。
また、トランジスタＴの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられ
てもよい。信号Ｂは、例えば、トランジスタＴの導通状態または非導通状態を制御するた
めの信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の
電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４
を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持
つ信号であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴ
を有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂ
の電位Ｖ３と異なっていても良い。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっ
ていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが
入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ
４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トラ
ンジスタＴの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与え
る影響と、を同程度とすることができる場合がある。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を
持つ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別
々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタＴが
ｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合
のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場
合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の
機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための
信号であってもよい。例えば、信号Ｂは、トランジスタＴを有する回路が動作している期
間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは
、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信
号Ａほど頻繁には電位が切り替わらない場合がある。
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ
信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算も
しくは減算したアナログ信号等であってもよい。この場合、トランジスタＴのオン電流を
向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。信号Ｂは、信
号Ａと異なるアナログ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと
信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、
信号Ｂがデジタル信号であってもよい。
また、トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖ
ｂが与えられてもよい。トランジスタＴの両方のゲートに固定電位を与える場合、トラン
ジスタＴを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、
トランジスタＴがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低
く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。
固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さな
いトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合が
ある。
絶縁層８２２は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む
絶縁層を用いることができる。また、絶縁層８２２は、上記の材料を一種以上含む絶縁層
を積層して構成してもよい。なお、絶縁層８２２は、酸化物半導体層８２４に酸素を供給
することができる機能を有することが好ましい。酸化物半導体層８２４中に酸素欠損があ
る場合であっても、絶縁層から供給される酸素によって酸素欠損が修復されるためである
。酸素を供給するための処理としては、例えば、熱処理などがある。
酸化物半導体層８２４は、酸化物半導体層を用いることができる。酸化物半導体としては
、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ
酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、
Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚ
ｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物
、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−
Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚ
ｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物
、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−
Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈ
ｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物
、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物がある。特に、Ｉｎ−
Ｇａ−Ｚｎ酸化物が好ましい。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物と
いう意味である。但し、ＩｎとＧａとＺｎ以外の金属元素が不純物として含まれる場合も
ある。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
導電層８２５は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウ
ム、ジルコニウム、モリブデン、銀、マンガン、タンタル、及びタングステンなどの導電
膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよ
い。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数
の材料の積層であってもよい。代表的には、特に酸素と結合しやすいチタンや、後のプロ
セス温度が比較的高くできることなどから、融点の高いタングステンを用いることがより
好ましい。また、低抵抗の銅や銅−マンガンなどの合金と上記材料との積層を用いてもよ
い。導電層８２５に酸素と結合しやすい材料を用い、導電層８２５と酸化物半導体層８２
４と接触した場合、酸化物半導体層８２４中に酸素欠損を有する領域が形成される。膜中
に僅かに含まれる水素が当該酸素欠損に拡散することにより当該領域は顕著にｎ型化する
。このｎ型化した当該領域はトランジスタのソース領域またはドレイン領域として機能さ
せることができる。
絶縁層８２６は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリ
ウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タン
タルを一種以上含む絶縁層を用いることができる。また、絶縁層８２６は、上記の材料を
一種以上含む絶縁層を積層して構成してもよい。
導電層８２７は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウ
ム、ジルコニウム、モリブデン、銀、マンガン、タンタル、及びタングステンなどの導電
膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよ
い。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数
の材料の積層であってもよい。
絶縁層８２８は、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む
絶縁膜を用いることができる。また、絶縁層８２８は、上記の材料を一種以上含む絶縁層
を積層して構成してもよい。
絶縁層８２９は、アクリル樹脂、エポキシ樹脂、ベンゾシクロブテン樹脂、ポリイミド、
ポリアミドなどの有機材料を用いることができる。また、絶縁層８１７は、上記の材料を
含む絶縁層を積層して構成してもよい。また、絶縁層８２９は、絶縁層８２８と同様の材
料を用いることもできる。
［フォトダイオード８０３］
次に、フォトダイオード８０３について説明する。
フォトダイオード８０３は、ｎ型半導体層８３２と、ｉ型半導体層８３３と、ｐ型半導体
層８３４とが順に積層されて形成される。ｉ型半導体層８３３には非晶質シリコンを用い
ることが好ましい。また、ｎ型半導体層８３２及びｐ型半導体層８３４は、導電性を付与
する不純物を含む非晶質シリコン又は微結晶シリコンを用いることができる。非晶質シリ
コンを用いたフォトダイオードは、可視光の波長領域における感度が高いため、好ましい
。なお、ｐ型半導体層８３４が受光面となることで、フォトダイオードの出力電流を高め
ることができる。
カソードとしての機能を有するｎ型半導体層８３２は、トランジスタ８０２の導電層８２
５と、導電層８３０を介して接続されている。また、アノードとしての機能を有するｐ型
半導体層８３４は、配線８３７と接続されている。なお、フォトダイオード８０３は、配
線８３１や導電層８３６を介して他の配線と接続された構成とすることもできる。さらに
、保護膜としての機能を有する絶縁層８３５を形成することもできる。
図１１（Ａ）に示すように、トランジスタ８０２をトランジスタ８０１上に積層し、フォ
トダイオード８０３をトランジスタ８０２上に積層することにより、半導体装置の面積を
縮小することができる。また、トランジスタ８０１、トランジスタ８０２、フォトダイオ
ード８０３が重なる領域を有するような構造とすることにより、半導体装置の面積をさら
に縮小することができる。
なお、図１１（Ａ）においては、不純物領域８１２と導電層８２５が接続されている構造
、すなわちトランジスタ８０１のソースまたはドレインの一方とトランジスタ８０２のソ
ースまたはドレインの一方が接続されている構造を示したが、トランジスタ８０１とトラ
ンジスタ８０２の接続関係はこれに限られない。例えば、図１１（Ｂ）に示すように、導
電層８１４と導電層８２５が接続されている構造、すなわちトランジスタ８０１のゲート
とトランジスタ８０２のソースまたはドレインの一方が接続されている構造とすることも
できる。
また、ここでは図示しないが、トランジスタ８０１のゲートとトランジスタ８０２のゲー
トが接続された構造や、トランジスタ８０１のソースまたはドレインの一方とトランジス
タ８０２のゲートが接続された構造とすることもできる。
また、図１１（Ｃ）に示すように、ＯＳトランジスタを省略し、フォトダイオード８０３
がトランジスタ８０１と接続された構成とすることもできる。図１１（Ｃ）に示す構造は
、例えば、図２におけるトランジスタの全てを単結晶トランジスタとする場合などに用い
ることができる。このように、ＯＳトランジスタを省略することにより、半導体装置の作
製工程を削減することができる。
＜構成例２＞
図１１においては、フォトダイオード８０３がトランジスタ８０２上に積層された構造を
示したが、フォトダイオード８０３の位置はこれに限られない。例えば、図１２（Ａ）に
示すように、フォトダイオード８０３をトランジスタ８０１とトランジスタ８０２の間の
層に設けることもできる。
また、図１２（Ｂ）に示すように、フォトダイオード８０３をトランジスタ８０２と同一
の層に設けることもできる。この場合、導電層８２５を、トランジスタ８０２のソース電
極またはドレイン電極、およびフォトダイオード８０３の電極として用いることができる
。
また、図１２（Ｃ）に示すように、フォトダイオード８０３をトランジスタ８０１と同一
の層に設けることもできる。この場合、トランジスタ８０１のゲート電極としての機能を
有する導電層８１４と、フォトダイオード８０３の電極としての機能を有する配線８３１
を、同一の材料を用いて同時に作成することができる。
＜構成例３＞
半導体基板８１０を用いて複数のトランジスタを形成することもできる。図１３（Ａ）に
、半導体基板８１０を用いてトランジスタ８０４およびトランジスタ８０５を形成した例
を示す。
トランジスタ８０４は、不純物領域８４２と、ゲート絶縁膜としての機能を有する絶縁層
８４３と、ゲート電極としての機能を有する導電層８４４を有する。トランジスタ８０５
は、不純物領域８５２と、ゲート絶縁膜としての機能を有する絶縁層８５３と、ゲート電
極としての機能を有する導電層８５４を有する。トランジスタ８０４およびトランジスタ
８０５の構造や材料はトランジスタ８０１と同様であるため、詳細な説明は省略する。
ここで、不純物領域８４２は、不純物領域８５２とは逆の導電型を付与する不純物元素を
含む。すなわち、トランジスタ８０４はトランジスタ８０５とは逆の極性を有する。また
、図１３（Ａ）に図示するように、不純物領域８４２は、不純物領域８５２と接続された
構成とすることができる。これにより、トランジスタ８０４およびトランジスタ８０５を
用いたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）インバータを構成することができる。
図１３（Ａ）の構成を用いることにより、半導体基板８１０を用いたトランジスタによっ
て図１、図１０における回路３０、回路４０、回路５０、回路６０、データ処理部３２０
を形成し、これらの回路の上に、ＯＳトランジスタによって形成した画素部２０を積層す
ることができる。これにより、半導体装置の面積の縮小を図ることができる。
また、図１３（Ｂ）に示すように、ＯＳトランジスタであるトランジスタ８０７が半導体
基板８１０を用いて形成されたトランジスタ８０６上に積層された構造において、不純物
領域８６１と導電層８６２が接続されている構成、すなわち、トランジスタ８０６のソー
スまたはドレインの一方とトランジスタ８０７のソースまたはドレインの一方が接続され
た構成とすることもできる。これにより、半導体基板８１０を用いて形成されたトランジ
スタとＯＳトランジスタを用いたＣＭＯＳインバータを構成することができる。
半導体基板８１０を用いて形成されたトランジスタ８０６は、ＯＳトランジスタと比較し
てｐチャネル型トランジスタの作製が容易である。そのため、トランジスタ８０６をｐチ
ャネル型トランジスタとし、トランジスタ８０７をｎチャネル型トランジスタとすること
が好ましい。これにより、半導体基板８１０に極性の異なる２種類のトランジスタを形成
することなくＣＭＯＳインバータを形成することができ、半導体装置の作製工程を削減す
ることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、カラーフィルタ等が付加された撮像装置の構成例について説明する。
図１４（Ａ）は、図１１乃至図１３等に示す構成にカラーフィルタ等を付加した形態の一
例の断面図であり、３画素分の回路（画素２１ａ、画素２１ｂ、画素２１ｃ）が占める領
域を示している。層１１００に形成されるフォトダイオード８０３上には絶縁層１５００
が形成される。絶縁層１５００は可視光に対して透光性の高い酸化シリコン膜などを用い
ることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成として
もよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成として
もよい。
絶縁層１５００上には、遮光層１５１０が形成される。遮光層１５１０は、上部のカラー
フィルタを通る光の混色を防止する作用を有する。遮光層１５１０には、アルミニウム、
タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積
層する構成とすることができる。
絶縁層１５００および遮光層１５１０上には平坦化膜として有機樹脂層１５２０が形成さ
れ、画素２１ａ、画素２１ｂおよび画素２１ｃ上においてそれぞれカラーフィルタ１５３
０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃが対になるように形成
される。カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１
５３０ｃには、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）などの色を割り当てることにより
、カラー画像を得ることができる。
カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂおよびカラーフィルタ１５３０ｃ
上にはマイクロレンズアレイ１５４０が設けられ、一つのレンズを通る光が直下のカラー
フィルタを通り、フォトダイオードに照射されるようになる。
また、層１４００に接して支持基板１６００が設けられる。支持基板１６００としては、
シリコン基板などの半導体基板、ガラス基板、金属基板、セラミック基板などの硬質基板
を用いることができる。なお、層１４００と支持基板１６００との間には接着層となる無
機絶縁層や有機樹脂層が形成されていてもよい。
上記撮像装置の構成において、カラーフィルタ１５３０ａ、カラーフィルタ１５３０ｂお
よびカラーフィルタ１５３０ｃの代わりに光学変換層１５５０を用いてもよい（図１４（
Ｂ）参照）。光学変換層１５５０を用いることにより、様々な波長領域における画像が得
られる撮像装置とすることができる。
例えば、光学変換層１５５０に可視光線の波長以下の光を遮るフィルタを用いれば、赤外
線撮像装置とすることができる。また、光学変換層１５５０に赤外線の波長以下の光を遮
るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層１５５
０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができ
る。
また、光学変換層１５５０にシンチレータを用いれば、医療用のＸ線撮像装置など、放射
線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等
の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可
視光線や紫外光線などの光（蛍光）に変換される。そして、当該光をフォトダイオード８
０３で検知することにより画像データを取得する。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収し
て可視光や紫外光を発する物質、または当該物質を含む材料からなり、例えば、Ｇｄ２Ｏ
２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、Ｃ
ｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを
樹脂やセラミクスに分散させたものが知られている。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、半導体装置１０の別の構成例について説明する。
図１５（Ａ）に、画素２１の構成例を示す。図１５（Ａ）に示す画素２１は、図２等に示
す画素２１における光電変換素子１０１として、セレン系半導体を有する素子９００を用
いた構成である。
セレン系半導体を有する素子は、電圧を印加することで１個の照射された光子から複数の
電子を取り出すことのできる、アバランシェ増倍という現象を利用して光電変換が可能な
素子である。従って、セレン系半導体を有する画素２１では、入射される光量に対する電
子の増幅を大きくすることができ、高感度のセンサとすることができる。なお、セレン系
材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいように比較
的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。また、このとき、トラン
ジスタ１０２乃至１０４には、ドレイン耐圧が高いＯＳトランジスタを用いることが好ま
しい。
セレン系半導体としては、非晶質性を有するセレン系半導体、あるいは結晶性を有するセ
レン系半導体を用いることができる。結晶性を有するセレン系半導体は、非晶質性を有す
るセレン系半導体を成膜後、熱処理することによって得ることができる。なお、結晶性を
有するセレン系半導体の結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ば
らつきが低減し、得られる画像の画質が均一になり好ましい。
セレン系半導体、特に結晶性を有するセレン系半導体は、光吸収係数を広い波長帯域にわ
たって有するといった特性を有する。そのため、可視光や、紫外光に加えて、Ｘ線や、ガ
ンマ線といった幅広い波長帯域の撮像素子として利用することができ、Ｘ線や、ガンマ線
といった短い波長帯域の光を直接電荷に変換できる、所謂直接変換型の素子として用いる
ことができる。
図１５（Ｂ）に、素子９００構成例を示す。素子９００は、基板９０１、電極９０２、光
電変換層９０３、電極９０４を有する。電極９０４は、トランジスタ１０２のソースまた
はドレインの一方と接続されている。なお、ここでは素子９００が複数の光電変換層９０
３、電極９０４を有し、複数の電極９０４それぞれがトランジスタ１０２と接続されてい
る例を示すが、光電変換層９０３、電極９０４の個数は特に限定されず、単数でも複数で
もよい。
基板９０１および電極９０２が設けられる側より、光電変換層９０３に向けて光が入射さ
れる。そのため、基板９０１および電極９０２は透光性を有することが好ましい。基板９
０１としては、ガラス基板を用いることができる。また、電極９０２としては、インジウ
ム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）を用いることができる。
光電変換層９０３はセレンを有する。光電変換層９０３には、各種セレン系半導体を用い
ることができる。
光電変換層９０３、および光電変換層９０３に積層して設ける電極９０２は、画素２１ご
とに形状を加工することなく用いることができる。そのため、形状を加工するための工程
を削減することができ、作製コストの低減、および作製歩留まりの向上を図ることができ
る。
なお、セレン系半導体の例としては、カルコパイライト系半導体があげられる。具体的に
は、ＣｕＩｎ１−ｘＧａｘＳｅ２（ｘは０以上１以下）（ＣＩＧＳと略記）を用いること
ができる。ＣＩＧＳは、蒸着法、スパッタリング法等を用いて形成することができる。
セレン系半導体としてカルコパイライト系半導体を用いた場合、数Ｖ以上（５Ｖから２０
Ｖ程度）の電圧を印加することで、アバランシェ増倍を発現できる。よって、光電変換層
９０３に電圧を印加することにより、光の照射によって生じる信号電荷の移動の直進性を
高めることができる。なお光電変換層９０３の膜厚は、１μｍ以下とすることで、印加す
る電圧を小さくできる。また、トランジスタ１０２乃至１０４にＯＳトランジスタを用い
ることによって、上記の電圧が印加された場合であっても、画素２１を正常に動作させる
ことができる。
なお、光電変換層９０３の膜厚が薄い場合、電圧印加時に暗電流が流れることがあるが、
上述したカルコパイライト系半導体であるＣＩＧＳに暗電流が流れることを防ぐための層
（正孔注入障壁層）を設けることで、暗電流が流れることを抑制できる。図１５（Ｃ）に
、図１５（Ｂ）において正孔注入障壁層９０５を設けた構成を示す。
正孔注入障壁層としては、酸化物半導体を用いればよく、一例としては酸化ガリウムを用
いることができる。正孔注入障壁層の膜厚は、光電変換層９０３の膜厚より小さいことが
好ましい。
以上のように、セレン系半導体を用いてセンサを形成することにより、高感度のセンサを
実現することができる。従って、本発明の一態様と組み合わせることで、より精度の高い
撮像データの取得が可能となる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態において用いることができるトランジスタの構成につ
いて説明する。
＜トランジスタの構成例１＞
図１６（Ａ）に、上記実施の形態で用いることができるトランジスタ４００の構成を示す
。トランジスタ４００は、絶縁層４０２及び絶縁層４０３を介して絶縁層４０１上に形成
されている。なお、ここではトランジスタ４００をトップゲート構造のトランジスタとし
て例示しているが、ボトムゲート構造のトランジスタとしてもよい。
また、トランジスタ４００は、逆スタガ型のトランジスタや、順スタガ型のトランジスタ
とすることも可能である。また、チャネルが形成される半導体層を２つのゲート電極で挟
む構造の、デュアルゲート型のトランジスタを用いることも可能である。また、シングル
ゲート構造のトランジスタに限定されず、複数のチャネル形成領域を有するマルチゲート
型トランジスタ、例えばダブルゲート型トランジスタとしてもよい。
また、トランジスタ４００は、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ−ＧＡＴＥ型
（トライゲート型）などの構成とすることもできる。
トランジスタ４００は、ゲート電極として機能することができる電極４４３と、ソース電
極またはドレイン電極の一方として機能することができる電極４４４と、ソース電極また
はドレイン電極の他方として機能することができる電極４４５と、ゲート絶縁層として機
能できる絶縁層４１１と、半導体層４２１と、を有する。
絶縁層４０２は、酸素、水素、水、アルカリ金属、アルカリ土類金属等の不純物の拡散を
防ぐ機能を有する絶縁膜を用いて形成することが好ましい。該絶縁膜としては、酸化シリ
コン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニ
ウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、該
絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化
アルミニウム等を用いることで、絶縁層４０１側から拡散する不純物が、半導体層４２１
へ到達することを抑制することができる。なお、絶縁層４０２は、スパッタリング法、Ｃ
ＶＤ法、蒸着法、熱酸化法などにより形成することができる。絶縁層４０２は、これらの
材料を単層で、もしくは積層して用いることができる。
絶縁層４０３は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコ
ン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラン
タン、酸化ネオジム、酸化ハフニウム及び酸化タンタルなどの酸化物材料や、窒化シリコ
ン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物材料など
を、単層または多層で形成することができる。絶縁層４０３は、スパッタリング法やＣＶ
Ｄ法、熱酸化法、塗布法、印刷法等を用いて形成することが可能である。
半導体層４２１として酸化物半導体を用いる場合、絶縁層４０２に化学量論的組成を満た
す酸素よりも多くの酸素を含む絶縁層を用いて形成することが好ましい。化学量論的組成
を満たす酸素よりも多くの酸素を含む絶縁層は、加熱により酸素の一部が脱離する。化学
量論的組成を満たす酸素よりも多くの酸素を含む絶縁層は、ＴＤＳ分析にて、酸素原子に
換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０
×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層である。なお、上記ＴＤＳ分析時におけ
る層の表面温度としては、１００℃以上７００℃以下、または１００℃以上５００℃以下
の範囲が好ましい。
また、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁層は、絶縁層に酸素を添
加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による
熱処理や、イオン注入装置、イオンドーピング装置またはプラズマ処理装置を用いて行う
ことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸
素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。なお、本明細書で
は酸素を添加する処理を「酸素ドープ処理」ともいう。
半導体層４２１は、単結晶半導体、多結晶半導体、微結晶半導体、ナノクリスタル半導体
、セミアモルファス半導体、非晶質半導体等を用いて形成することができる。例えば、非
晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガ
リウム砒素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いる
ことができる。
本実施の形態では、半導体層４２１として酸化物半導体を用いる例について説明する。ま
た、本実施の形態では、半導体層４２１を、半導体層４２１ａ、半導体層４２１ｂ、およ
び半導体層４２１ｃの積層とする場合について説明する。
半導体層４２１ａ、半導体層４２１ｂ、および半導体層４２１ｃは、ＩｎもしくはＧａの
一方、または両方を含む材料で形成することができる。代表的には、Ｉｎ−Ｇａ酸化物（
ＩｎとＧａを含む酸化物）、Ｉｎ−Ｚｎ酸化物（ＩｎとＺｎを含む酸化物）、Ｉｎ−Ｍ−
Ｚｎ酸化物（Ｉｎと、元素Ｍと、Ｚｎを含む酸化物。元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、
Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆから選ばれた１種類以上の元素で、Ｉｎよりも酸素と
の結合力が強い金属元素である。）がある。
半導体層４２１ａおよび半導体層４２１ｃは、半導体層４２１ｂを構成する金属元素のう
ち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような
材料を用いると、半導体層４２１ａおよび半導体層４２１ｂとの界面、ならびに半導体層
４２１ｃおよび半導体層４２１ｂとの界面に界面準位を生じにくくすることができる。よ
って、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度
を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減す
ることが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能
となる。
半導体層４２１ａおよび半導体層４２１ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好まし
くは３ｎｍ以上５０ｎｍ以下とする。また、半導体層４２１ｂの厚さは、３ｎｍ以上２０
０ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎ
ｍ以下とする。
また、半導体層４２１ｂがＩｎ−Ｍ−Ｚｎ酸化物であり、半導体層４２１ａおよび半導体
層４２１ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、半導体層４２１ａおよび半導体層４２１
ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、半導体層４２１ｂをＩｎ：Ｍ：Ｚ
ｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる
ように半導体層４２１ａ、半導体層４２１ｃ、および半導体層４２１ｂを選択する。好ま
しくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように半導体層４２１ａ
、半導体層４２１ｃ、および半導体層４２１ｂを選択する。さらに好ましくは、ｙ１／ｘ
１がｙ２／ｘ２よりも２倍以上大きくなるように半導体層４２１ａ、半導体層４２１ｃ、
および半導体層４２１ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３
倍以上大きくなるように半導体層４２１ａ、半導体層４２１ｃおよび半導体層４２１ｂを
選択する。このとき、半導体層４２１ｂにおいて、ｙ１がｘ１以上であるとトランジスタ
に安定した電気特性を付与できるため好ましい。ただし、ｙ１がｘ１の３倍以上になると
、トランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると
好ましい。半導体層４２１ａおよび半導体層４２１ｃを上記構成とすることにより、半導
体層４２１ａおよび半導体層４２１ｃを、半導体層４２１ｂよりも酸素欠損が生じにくい
層とすることができる。
なお、半導体層４２１ａおよび半導体層４２１ｃがＩｎ−Ｍ−Ｚｎ酸化物であるとき、Ｚ
ｎおよびＯを除いてのＩｎと元素Ｍの含有率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未
満、元素Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満
、元素Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体層４２１ｂがＩｎ−Ｍ−Ｚｎ酸
化物であるとき、ＺｎおよびＯを除いてのＩｎと元素Ｍの含有率は好ましくはＩｎが２５
ａｔｏｍｉｃ％以上、元素Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａ
ｔｏｍｉｃ％以上、元素Ｍが６６ａｔｏｍｉｃ％未満とする。
例えば、ＩｎまたはＧａを含む半導体層４２１ａ、およびＩｎまたはＧａを含む半導体層
４２１ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、
または１：９：６などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物
や、Ｉｎ：Ｇａ＝１：９などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物
や、酸化ガリウムなどを用いることができる。また、半導体層４２１ｂとしてＩｎ：Ｇａ
：Ｚｎ＝３：１：２、１：１：１、５：５：６、または４：２：４．１などの原子数比の
ターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、半導
体層４２１ａおよび半導体層４２１ｂの原子数比はそれぞれ、誤差として上記の原子数比
のプラスマイナス２０％の変動を含む。
半導体層４２１ｂを用いたトランジスタに安定した電気特性を付与するためには、半導体
層４２１ｂ中の不純物および酸素欠損を低減して高純度真性化し、半導体層４２１ｂを真
性または実質的に真性と見なせる酸化物半導体層とすることが好ましい。また、少なくと
も半導体層４２１ｂ中のチャネル形成領域が真性または実質的に真性と見なせる半導体層
とすることが好ましい。
なお、実質的に真性と見なせる酸化物半導体層とは、酸化物半導体層中のキャリア密度が
、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３
未満である酸化物半導体層をいう。
ここで、半導体層４２１ａ、半導体層４２１ｂ、および半導体層４２１ｃの積層により構
成される半導体層４２１の機能およびその効果について、図１６（Ｂ）示すエネルギーバ
ンド構造図を用いて説明する。図１６（Ｂ）は、図１６（Ａ）にＡ１−Ａ２の一点鎖線で
示す部位のエネルギーバンド構造図である。図１６（Ｂ）は、トランジスタ４００のチャ
ネル形成領域のエネルギーバンド構造を示している。
図１６（Ｂ）中、Ｅｃ４０３、Ｅｃ４２１ａ、Ｅｃ４２１ｂ、Ｅｃ４２１ｃ、Ｅｃ４１１
は、それぞれ、絶縁層４０３、半導体層４２１ａ、半導体層４２１ｂ、半導体層４２１ｃ
、絶縁層４１１の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇ
ａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである
。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−
Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶであ
る。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ
−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶで
ある。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩ
ｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶ
である。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成した
Ｉｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅ
Ｖである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成
したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．
５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形
成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４
．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて
形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約
５．０ｅＶである。
絶縁層４０３と絶縁層４１１は絶縁物であるため、Ｅｃ４０３とＥｃ４１１は、Ｅｃ４２
１ａ、Ｅｃ４２１ｂ、およびＥｃ４２１ｃよりも真空準位に近い（電子親和力が小さい）
。
また、Ｅｃ４２１ａは、Ｅｃ４２１ｂよりも真空準位に近い。具体的には、Ｅｃ４２１ａ
は、Ｅｃ４２１ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０
．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真
空準位に近いことが好ましい。
また、Ｅｃ４２１ｃは、Ｅｃ４２１ｂよりも真空準位に近い。具体的には、Ｅｃ４２１ｃ
は、Ｅｃ４２１ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０
．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真
空準位に近いことが好ましい。
また、半導体層４２１ａと半導体層４２１ｂとの界面近傍、および、半導体層４２１ｂと
半導体層４２１ｃとの界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギ
ーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどな
い。
従って、当該エネルギーバンド構造を有する積層構造において、電子は半導体層４２１ｂ
を主として移動することになる。そのため、半導体層４２１ａと絶縁層４０１との界面、
または、半導体層４２１ｃと絶縁層４１１との界面に準位が存在したとしても、当該準位
は電子の移動にほとんど影響しない。また、半導体層４２１ａと半導体層４２１ｂとの界
面、および半導体層４２１ｃと半導体層４２１ｂとの界面に準位が存在しないか、ほとん
どないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半
導体の積層構造を有するトランジスタ４００は、高い電界効果移動度を実現することがで
きる。
なお、図１６（Ｂ）に示すように、半導体層４２１ａと絶縁層４０３の界面、および半導
体層４２１ｃと絶縁層４１１の界面近傍には、不純物や欠陥に起因したトラップ準位４９
０が形成され得るものの、半導体層４２１ａ、および半導体層４２１ｃがあることにより
、半導体層４２１ｂと当該トラップ準位とを遠ざけることができる。
特に、本実施の形態に例示するトランジスタ４００は、半導体層４２１ｂの上面と側面が
半導体層４２１ｃと接し、半導体層４２１ｂの下面が半導体層４２１ａと接して形成され
ている。このように、半導体層４２１ｂを半導体層４２１ａと半導体層４２１ｃで覆う構
成とすることで、上記トラップ準位の影響をさらに低減することができる。
ただし、Ｅｃ４２１ａまたはＥｃ４２１ｃと、Ｅｃ４２１ｂとのエネルギー差が小さい場
合、半導体層４２１ｂの電子が該エネルギー差を越えてトラップ準位に達することがある
。トラップ準位に電子が捕獲されることで、絶縁層の界面にマイナスの固定電荷が生じ、
トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ４２１ａ、およびＥｃ４２１ｃと、Ｅｃ４２１ｂとのエネルギー差を、それ
ぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電
圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好
ましい。
また、半導体層４２１ａ、および半導体層４２１ｃのバンドギャップは、半導体層４２１
ｂのバンドギャップよりも広いほうが好ましい。
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することがで
きる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明
の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼
性の良好な半導体装置を実現することができる。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導
体層に酸化物半導体を用いたトランジスタは、オフ電流を極めて小さくすることができる
。具体的には、チャネル幅１μｍ当たりのオフ電流を室温下において１×１０−２０Ａ未
満、好ましくは１×１０−２２Ａ未満、さらに好ましくは１×１０−２４Ａ未満とするこ
とができる。すなわち、オンオフ比を２０桁以上１５０桁以下とすることができる。
また、本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる
。よって、消費電力が少ない撮像装置や半導体装置を実現することができる。また、本発
明の一態様によれば、受光感度の高い撮像装置や半導体装置を実現することができる。ま
た、本発明の一態様によれば、ダイナミックレンジの広い撮像装置や半導体装置を実現す
ることができる。
また、酸化物半導体はバンドギャップが広いため、酸化物半導体を用いた半導体装置は使
用できる環境の温度範囲が広い。本発明の一態様によれば、動作温度範囲が広い撮像装置
や半導体装置を実現することができる。
なお、上述の３層構造は一例である。例えば、半導体層４２１ａまたは半導体層４２１ｃ
の一方を形成しない２層構造としても構わない。
半導体層４２１ａ、半導体層４２１ｂ、および半導体層４２１ｃに適用可能な酸化物半導
体の一例として、インジウムを含む酸化物を挙げることができる。酸化物は、例えば、イ
ンジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、
元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウ
ムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコ
ン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリ
ウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとし
て、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との
結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大
きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化
物が亜鉛を含むと、例えば、酸化物を結晶化しやすくなる。
ただし、酸化物半導体は、インジウムを含む酸化物に限定されない。酸化物半導体は、例
えば、亜鉛スズ酸化物、ガリウムスズ酸化物、ガリウム酸化物であっても構わない。
また酸化物半導体は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体のエネ
ルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上
３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
酸化物半導体中における不純物の影響について説明する。なお、トランジスタの電気特性
を安定にするためには、酸化物半導体中の不純物濃度を低減し、低キャリア密度化および
高純度化することが有効である。なお、酸化物半導体のキャリア密度は、１×１０１７個
／ｃｍ３未満、１×１０１５個／ｃｍ３未満、または１×１０１３個／ｃｍ３未満とする
。特に、酸化物半導体中のキャリア密度は、８×１０１１／ｃｍ３未満、または１×１０
１１／ｃｍ３未満、または１×１０１０／ｃｍ３未満であり、且つ、１×１０−９／ｃｍ
３以上であることが好ましい。また、酸化物半導体中の不純物濃度を低減するためには、
近接する膜中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合が
ある。そのため、酸化物半導体中のシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：
Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１
０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さら
に好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体中に水素が含まれると、キャリア密度を増大させてしまう場合がある
。酸化物半導体の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、
好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍ
ｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、
酸化物半導体中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化
物半導体の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ま
しくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／
ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体の水素濃度を低減するために、半導体層４２１と接する絶縁層４０３
および絶縁層４１１の水素濃度を低減すると好ましい。絶縁層４０３および絶縁層４１１
の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×
１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下
、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体の
窒素濃度を低減するために、絶縁層４０３および絶縁層４１１の窒素濃度を低減すると好
ましい。絶縁層４０３および絶縁層４１１の窒素濃度は、ＳＩＭＳにおいて、５×１０１
９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ま
しくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ
／ｃｍ３以下とする。
本実施の形態では、まず、絶縁層４０３上に半導体層４２１ａを形成し、半導体層４２１
ａ上に半導体層４２１ｂを形成する。
なお、酸化物半導体層の成膜には、スパッタ法を用いることが好ましい。スパッタ法とし
ては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。ＤＣ
スパッタ法、またはＡＣスパッタ法は、ＲＦスパッタ法よりも均一性良く成膜することが
できる。
本実施の形態では、半導体層４２１ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ
：Ｇａ：Ｚｎ＝１：３：２）を用いて、スパッタリング法により厚さ２０ｎｍのＩｎ−Ｇ
ａ−Ｚｎ酸化物を形成する。なお、半導体層４２１ａに適用可能な構成元素および組成は
これに限られるものではない。
また、半導体層４２１ａ形成後に酸素ドープ処理を行ってもよい。
次に、半導体層４２１ａ上に、半導体層４２１ｂを形成する。本実施の形態では、半導体
層４２１ｂとして、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
）を用いて、スパッタリング法により厚さ３０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成する
。なお、半導体層４２１ｂに適用可能な構成元素および組成はこれに限られるものではな
い。
また、半導体層４２１ｂ形成後に酸素ドープ処理を行ってもよい。
次に、半導体層４２１ａおよび半導体層４２１ｂに含まれる水分または水素などの不純物
をさらに低減して、半導体層４２１ａおよび半導体層４２１ｂを高純度化するために、加
熱処理を行ってもよい。
例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾
燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定
した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、
好ましくは１０ｐｐｂ以下の空気）雰囲気下で、半導体層４２１ａおよび半導体層４２１
ｂに加熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化
性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性
ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
また、加熱処理を行うことにより、不純物の放出と同時に絶縁層４０３に含まれる酸素を
半導体層４２１ａおよび半導体層４２１ｂに拡散させ、半導体層４２１ａおよび半導体層
４２１ｂの酸素欠損を低減することができる。なお、不活性ガス雰囲気で加熱処理した後
に、酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行
ってもよい。なお、加熱処理は、半導体層４２１ｂの形成後であれば、いつ行ってもよい
。例えば、半導体層４２１ｂの選択的なエッチング後に加熱処理を行ってもよい。
加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えば
よい。処理時間は２４時間以内とする。
加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、
短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理
時間を短縮することができる。
次に、半導体層４２１ｂ上にレジストマスクを形成し、該レジストマスクを用いて、半導
体層４２１ａおよび半導体層４２１ｂの一部を選択的にエッチングする。この時、絶縁層
４０３の一部がエッチングされ、絶縁層４０３に凸部が形成される場合がある。
半導体層４２１ａおよび半導体層４２１ｂのエッチングは、ドライエッチング法でもウェ
ットエッチング法でもよく、両方を用いてもよい。エッチング終了後、レジストマスクを
除去する。
また、トランジスタ４００は、半導体層４２１ｂ上に、半導体層４２１ｂの一部と接して
、電極４４４および電極４４５を有する。電極４４４および電極４４５は、アルミニウム
、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、マンガン
、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層
構造または積層構造として用いることができる。例えば、マンガンを含む銅膜の単層構造
、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜
を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構
造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造
、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニ
ウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層
構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン
膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒
化モリブデン膜を形成する三層構造、タングステン膜上に銅膜を積層し、さらにその上に
タングステン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル
、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複
数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、トランジスタ４００は、半導体層４２１ｂ、電極４４４、および電極４４５上に半
導体層４２１ｃを有する。半導体層４２１ｃは、半導体層４２１ｂ、電極４４４、および
電極４４５の、それぞれの一部と接する。
本実施の形態では、半導体層４２１ｃを、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇ
ａ：Ｚｎ＝１：３：２）を用いたスパッタリング法により形成する。なお、半導体層４２
１ｃに適用可能な構成元素および組成はこれに限られるものではない。例えば、半導体層
４２１ｃとして酸化ガリウムを用いてもよい。また、半導体層４２１ｃに酸素ドープ処理
を行ってもよい。
また、トランジスタ４００は、半導体層４２１ｃ上に絶縁層４１１を有する。絶縁層４１
１はゲート絶縁層として機能することができる。絶縁層４１１は、絶縁層４０３と同様の
材料及び方法で形成することができる。また、絶縁層４１１に酸素ドープ処理を行っても
よい。
半導体層４２１ｃおよび絶縁層４１１の形成後、絶縁層４１１上にマスクを形成し、半導
体層４２１ｃおよび絶縁層４１１の一部を選択的にエッチングして、島状の半導体層４２
１ｃ、および島状の絶縁層４１１としてもよい。
また、トランジスタ４００は、絶縁層４１１上に電極４４３を有する。電極４４３（これ
らと同じ層で形成される他の電極または配線を含む）は、電極４４４、電極４４５と同様
の材料および方法で形成することができる。
本実施の形態では、電極４４３を電極４４３ａと電極４４３ｂの積層とする例を示してい
る。例えば、電極４４３ａを窒化タンタルで形成し、電極４４３ｂを銅で形成する。電極
４４３ａがバリア層として機能し、銅元素の拡散を防ぐことができる。よって、信頼性の
高い半導体装置を実現することができる。
また、トランジスタ４００は、電極４４３を覆う絶縁層４１２を有する。絶縁層４１２は
、絶縁層４０３と同様の材料及び方法で形成することができる。また、絶縁層４１２に酸
素ドープ処理を行ってもよい。また、絶縁層４１２表面にＣＭＰ処理を行ってもよい。
また、絶縁層４１２上に絶縁層４１３を有する。絶縁層４１３は、絶縁層４０３と同様の
材料および方法で形成することができる。また、絶縁層４１３表面にＣＭＰ処理を行って
もよい。ＣＭＰ処理を行うことにより、試料表面の凹凸を低減し、この後形成される絶縁
層や導電層の被覆性を高めることができる。
＜トランジスタの構成例２＞
次に、上記のトランジスタ４００と置き換えて使用することができるトランジスタの構成
例について、図１７乃至図２１を用いて説明する。
［ボトムゲート型トランジスタ］
図１７（Ａ１）に例示するトランジスタ５１０は、ボトムゲート型のトランジスタの１つ
であるチャネル保護型のトランジスタである。トランジスタ５１０は、絶縁層４０３上に
ゲート電極として機能できる電極４４６を有する。また、電極４４６上に絶縁層４１１を
介して半導体層４２１を有する。電極４４６は電極４４４、電極４４５と同様の材料及び
方法で形成することができる。
また、トランジスタ５１０は、半導体層４２１のチャネル形成領域上に、チャネル保護層
として機能できる絶縁層４５０を有する。絶縁層４５０は、絶縁層４１１と同様の材料お
よび方法により形成することができる。電極４４４の一部、および電極４４５の一部は、
絶縁層４５０上に形成される。
チャネル形成領域上に絶縁層４５０を設けることで、電極４４４および電極４４５の形成
時に生じる半導体層４２１の露出を防ぐことができる。よって、電極４４４および電極４
４５の形成時に半導体層４２１の薄膜化を防ぐことができる。本発明の一態様によれば、
電気特性の良好なトランジスタを実現することができる。
図１７（Ａ２）に示すトランジスタ５１１は、絶縁層４１２上にバックゲート電極として
機能できる電極４５１を有する点が、トランジスタ５１０と異なる。電極４５１は、電極
４４４および電極４４５と同様の材料および方法で形成することができる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体
層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電
極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位と
してもよいし、ＧＮＤ電位や、任意の電位としてもよい。また、バックゲート電極の電位
をゲート電極の電位と連動させず独立して変化させることで、トランジスタのしきい値電
圧を変化させることができる。
電極４４６および電極４５１は、どちらもゲート電極として機能することができる。よっ
て、絶縁層４１１、絶縁層４５０、および絶縁層４１２は、ゲート絶縁層として機能する
ことができる。
なお、電極４４６または電極４５１の一方を、「ゲート電極」という場合、他方を「バッ
クゲート電極」という場合がある。例えば、トランジスタ５１１において、電極４５１を
「ゲート電極」と言う場合、電極４４６を「バックゲート電極」と言う場合がある。また
、電極４５１を「ゲート電極」として用いる場合は、トランジスタ５１１をトップゲート
型のトランジスタの一種と考えることができる。また、電極４４６および電極４５１のど
ちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合が
ある。
半導体層４２１を挟んで電極４４６および電極４５１を設けることで、更には、電極４４
６および電極４５１を同電位とすることで、半導体層４２１においてキャリアの流れる領
域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、ト
ランジスタ５１１のオン電流が大きくなる共に、電界効果移動度が高くなる。
したがって、トランジスタ５１１は、占有面積に対して大きいオン電流を有するトランジ
スタである。すなわち、求められるオン電流に対して、トランジスタ５１１の占有面積を
小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくす
ることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現する
ことができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で
生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気
などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく
形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる
。
また、電極４４６および電極４５１は、それぞれが外部からの電界を遮蔽する機能を有す
るため、絶縁層４０３側もしくは電極４５１上方に生じる荷電粒子等の電荷が半導体層４
２１のチャネル形成領域に影響しない。この結果、ストレス試験（例えば、ゲートに負の
電荷を印加する−ＧＢＴ（Ｇａｔｅ Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験
）の劣化が抑制されると共に、異なるドレイン電圧におけるオン電流の立ち上がり電圧の
変動を抑制することができる。なお、この効果は、電極４４６および電極４５１が、同電
位、または異なる電位の場合において生じる。
なお、ＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジ
スタの特性変化（すなわち、経年変化）を、短時間で評価することができる。特に、ＢＴ
ストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるため
の重要な指標となる。ＢＴストレス試験前後において、しきい値電圧の変動量が少ないほ
ど、信頼性が高いトランジスタであるといえる。
また、電極４４６および電極４５１を有し、且つ電極４４６および電極４５１を同電位と
することで、しきい値電圧の変動量が低減される。このため、複数のトランジスタにおけ
る電気特性のばらつきも同時に低減される。
また、バックゲート電極を有するトランジスタは、ゲートに正の電荷を印加する＋ＧＢＴ
ストレス試験前後におけるしきい値電圧の変動も、バックゲート電極を有さないトランジ
スタより小さい。
また、バックゲート電極側から光が入射する場合に、バックゲート電極を、遮光性を有す
る導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐ
ことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフト
するなどの電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、
信頼性の良好な半導体装置を実現することができる。
図１７（Ｂ１）に例示するトランジスタ５２０は、ボトムゲート型のトランジスタの１つ
であるチャネル保護型のトランジスタである。トランジスタ５２０は、トランジスタ５１
０とほぼ同様の構造を有しているが、絶縁層４５０が半導体層４２１を覆っている点が異
なる。また、半導体層４２１と重なる絶縁層４５０の一部を選択的に除去して形成した開
口部において、半導体層４２１と電極４４４が電気的に接続している。また、半導体層４
２１と重なる絶縁層４５０の一部を選択的に除去して形成した開口部において、半導体層
４２１と電極４４５が電気的に接続している。絶縁層４５０の、チャネル形成領域と重な
る領域は、チャネル保護層として機能できる。
図１７（Ｂ２）に示すトランジスタ５２１は、絶縁層４１２上にバックゲート電極として
機能できる電極４５１を有する点が、トランジスタ５２０と異なる。電極４４６および電
極４５１は、どちらもゲート電極として機能することができる。よって、絶縁層４１１、
絶縁層４５０、および絶縁層４１２は、ゲート絶縁層として機能することができる。
また、トランジスタ５２０およびトランジスタ５２１は、トランジスタ５１０およびトラ
ンジスタ５１１よりも、電極４４４と電極４４６の間の距離と、電極４４５と電極４４６
の間の距離が長くなる。よって、電極４４４と電極４４６の間に生じる寄生容量を小さく
することができる。また、電極４４５と電極４４６の間に生じる寄生容量を小さくするこ
とができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
［トップゲート型トランジスタ］
図１８（Ａ１）に例示するトランジスタ５３０は、トップゲート型のトランジスタの１つ
である。トランジスタ５３０は、絶縁層４０３の上に半導体層４２１を有し、半導体層４
２１および絶縁層４０３上に、半導体層４２１の一部に接する電極４４４および半導体層
４２１の一部に接する電極４４５を有し、半導体層４２１、電極４４４、および電極４４
５上に絶縁層４１１を有し、絶縁層４１１上に電極４４６を有する。
トランジスタ５３０は、電極４４６および電極４４４、並びに、電極４４６および電極４
４５が重ならないため、電極４４６および電極４４４間に生じる寄生容量、並びに、電極
４４６および電極４４５間に生じる寄生容量を小さくすることができる。また、電極４４
６を形成した後に、電極４４６をマスクとして用いて不純物元素４５５を半導体層４２１
に導入することで、半導体層４２１中に自己整合（セルフアライメント）的に不純物領域
を形成することができる（図１８（Ａ３）参照）。本発明の一態様によれば、電気特性の
良好なトランジスタを実現することができる。
なお、不純物元素４５５の導入は、イオン注入装置、イオンドーピング装置またはプラズ
マ処理装置を用いて行うことができる。また、イオンドーピング装置として、質量分離機
能を有するイオンドーピング装置を用いてもよい。
不純物元素４５５としては、例えば、第１３族元素または第１５族元素のうち、少なくと
も一種類の元素を用いることができる。また、半導体層４２１に酸化物半導体を用いる場
合は、不純物元素４５５として、希ガス、水素、および窒素のうち、少なくとも一種類の
元素を用いることも可能である。
図１８（Ａ２）に示すトランジスタ５３１は、電極４５１および絶縁層４１７を有する点
がトランジスタ５３０と異なる。トランジスタ５３１は、絶縁層４０３の上に形成された
電極４５１を有し、電極４５１上に形成された絶縁層４１７を有する。前述した通り、電
極４５１は、バックゲート電極として機能することができる。よって、絶縁層４１７は、
ゲート絶縁層として機能することができる。絶縁層４１７は、絶縁層４１１と同様の材料
および方法により形成することができる。
トランジスタ５１１と同様に、トランジスタ５３１は、占有面積に対して大きいオン電流
を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ５
３１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占
有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導
体装置を実現することができる。
図１８（Ｂ１）に例示するトランジスタ５４０は、トップゲート型のトランジスタの１つ
である。トランジスタ５４０は、電極４４４および電極４４５を形成した後に半導体層４
２１を形成する点が、トランジスタ５３０と異なる。また、図１８（Ｂ２）に例示するト
ランジスタ５４１は、電極４５１および絶縁層４１７を有する点が、トランジスタ５４０
と異なる。トランジスタ５４０およびトランジスタ５４１において、半導体層４２１の一
部は電極４４４上に形成され、半導体層４２１の他の一部は電極４４５上に形成される。
トランジスタ５１１と同様に、トランジスタ５４１は、占有面積に対して大きいオン電流
を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ５
４１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占
有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導
体装置を実現することができる。
トランジスタ５４０およびトランジスタ５４１も、電極４４６を形成した後に、電極４４
６をマスクとして用いて不純物元素４５５を半導体層４２１に導入することで、半導体層
４２１中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、
電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば
、集積度の高い半導体装置を実現することができる。
［ｓ−ｃｈａｎｎｅｌ型トランジスタ］
図１９に例示するトランジスタ５５０は、半導体層４２１ｂの上面及び側面が半導体層４
２１ａに覆われた構造を有する。図１９（Ａ）はトランジスタ５５０の上面図である。図
１９（Ｂ）は、図１９（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図（チャネル
長方向の断面図）である。図１９（Ｃ）は、図１９（Ａ）中のＹ１−Ｙ２の一点鎖線で示
した部位の断面図（チャネル幅方向の断面図）である。
絶縁層４０３に設けた凸部上に半導体層４２１を設けることによって、半導体層４２１ｂ
の側面も電極４４３で覆うことができる。すなわち、トランジスタ５５０は、電極４４３
の電界によって、半導体層４２１ｂを電気的に取り囲むことができる構造を有している。
このように、導電膜の電界によって、半導体を電気的に取り囲むトランジスタの構造を、
ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、ｓ−
ｃｈａｎｎｅｌ構造を有するトランジスタを、「ｓ−ｃｈａｎｎｅｌ型トランジスタ」も
しくは「ｓ−ｃｈａｎｎｅｌトランジスタ」ともいう。
ｓ−ｃｈａｎｎｅｌ構造では、半導体層４２１ｂの全体（バルク）にチャネルが形成され
る場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのドレイン電流を大きくする
ことができ、さらに大きいオン電流を得ることができる。また、電極４４３の電界によっ
て、半導体層４２１ｂに形成されるチャネル形成領域の全領域を空乏化することができる
。したがって、ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのオフ電流をさらに小さくす
ることができる。
なお、絶縁層４０３の凸部を高くし、また、チャネル幅を小さくすることで、ｓ−ｃｈａ
ｎｎｅｌ構造によるオン電流の増大効果、オフ電流の低減効果などをより高めることがで
きる。また、半導体層４２１ｂの形成時に、露出する半導体層４２１ａを除去してもよい
。この場合、半導体層４２１ａと半導体層４２１ｂの側面が揃う場合がある。
また、図２０に示すトランジスタ５５１のように、半導体層４２１の下方に、絶縁層４０
３を介して電極４５１を設けてもよい。図２０（Ａ）はトランジスタ５５１の上面図であ
る。図２０（Ｂ）は、図２０（Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図であ
る。図２０（Ｃ）は、図２０（Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図であ
る。
また、図２１に示すトランジスタ４５２のように、電極４４３の上方に層４１４を設けて
もよい。図２１（Ａ）はトランジスタ４５２の上面図である。図２１（Ｂ）は、図２１（
Ａ）中のＸ１−Ｘ２の一点鎖線で示した部位の断面図である。図２１（Ｃ）は、図２１（
Ａ）中のＹ１−Ｙ２の一点鎖線で示した部位の断面図である。
図２１では、層４１４を絶縁層４１３上に設けているが、絶縁層４１２上に設けてもよい
。層４１４を、遮光性を有する材料で形成することで、光照射によるトランジスタの特性
変動や、信頼性の低下などを防ぐことができる。なお、層４１４を少なくとも半導体層４
２１ｂよりも大きく形成し、層４１４で半導体層４２１ｂを覆うことで、上記の効果を高
めることができる。層４１４は、有機物材料、無機物材料、又は金属材料を用いて作製す
ることができる。また、層４１４を導電性材料で作製した場合、層４１４に電圧を供給し
てもよいし、電気的に浮遊した（フローティング）状態としてもよい。
＜酸化物半導体の構造＞
次に、酸化物半導体の構造について説明する。
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配
置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「
略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう
。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状
態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは
、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明
細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。ま
たは、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられ
る。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸
化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結
晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある
。
［ＣＡＡＣ−ＯＳ］
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
［微結晶酸化物半導体膜］
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
［非晶質酸化物半導体膜］
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造
を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化
物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能Ｔ
ＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、
Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子
は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層
状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の
格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍ
と求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔
が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧ
ａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導
体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、
その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−
ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶
の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１０
０％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、
成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ
／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−
ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することが
できる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結
晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ところで、酸化物半導体膜がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜
などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良
否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（Ｃ
ＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ
膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９
０％以上、より好ましくは９５％以上となる。
＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導
通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断
りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしき
い値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の
電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトラン
ジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低
いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電
流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と
言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、
Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオ
フ電流が得られる値であるときのオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレ
イン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−
１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖ
ｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型ト
ランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおい
て、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下
であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合が
ある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在する
ため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの
値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場
合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される
場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は
、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電
流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証
される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例え
ば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、
６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性
が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度
（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ
以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場
合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。
本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．
８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ
、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれ
る半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導
体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定
の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トラ
ンジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば
、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ
、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証さ
れるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用される
Ｖｄｓの値である。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流
は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソー
スとドレインとの間に流れる電流を指す場合がある。
＜成膜方法＞
本明細書等で開示された、金属膜、半導体膜、無機絶縁膜など様々な膜はスパッタ法やプ
ラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。熱ＣＶＤ法の
例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）
法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧ま
たは減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行
ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を
成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層され
て薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返
すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順
序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微
細なＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を作製する場合に適し
ている。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジ
メチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である
。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛
の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメ
チルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることも
でき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることも
できる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒と
ハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルア
ミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化
剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフ
ニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラ
キス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒
とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気
化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルア
ルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジ
メチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，
２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサク
ロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２
、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ
４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ
膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−
Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを用いてＧａＯ層を形成し、更
にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを用いてＺｎＯ層を形成する。なお、これらの
層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚ
ｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変
えてＡｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈ
を含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ
（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２
Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、本発明の一態様に係る撮像装置を用いた電子機器の一例について説明
する。
本発明の一態様に係る撮像装置を用いた電子機器として、テレビ、モニタ等の表示装置、
照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ
、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶され
た静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレ
コーダ、ヘッドホンステレオ、ステレオ、ナビゲーションシステム、置き時計、壁掛け時
計、コードレス電話子機、トランシーバ、携帯電話、自動車電話、携帯型ゲーム機、タブ
レット型端末、パチンコ機などの大型ゲーム機、電卓、携帯情報端末、電子手帳、電子書
籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェー
バ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇
風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器
、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、Ｄ
ＮＡ保存用冷凍庫、懐中電灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器
、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動
販売機などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エス
カレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのため
の蓄電装置等の産業機器が挙げられる。また、燃料を用いたエンジンや、非水系二次電池
からの電力を用いた電動機や、燃料を用いたエンジンにより推進する移動体なども、電子
機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内
燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（Ｐ
ＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む
原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦
、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが
挙げられる。
図２２（Ａ）はビデオカメラであり、第１筐体１０４１、第２筐体１０４２、表示部１０
４３、操作キー１０４４、レンズ１０４５、接続部１０４６等を有する。操作キー１０４
４およびレンズ１０４５は第１筐体１０４１に設けられており、表示部１０４３は第２筐
体１０４２に設けられている。そして、第１筐体１０４１と第２筐体１０４２とは、接続
部１０４６により接続されており、第１筐体１０４１と第２筐体１０４２の間の角度は、
接続部１０４６により変更が可能である。表示部１０４３における映像を、接続部１０４
６における第１筐体１０４１と第２筐体１０４２との間の角度に従って切り替える構成と
しても良い。レンズ１０４５の焦点となる位置には本発明の一態様の撮像装置を備えるこ
とができる。
図２２（Ｂ）は携帯電話であり、筐体１０５１に、表示部１０５２、マイク１０５７、ス
ピーカー１０５４、カメラ１０５９、入出力端子１０５６、操作用のボタン１０５５等を
有する。カメラ１０５９には本発明の一態様の撮像装置を用いることができる。
図２２（Ｃ）はデジタルカメラであり、筐体１０２１、シャッターボタン１０２２、マイ
ク１０２３、発光部１０２７、レンズ１０２５等を有する。レンズ１０２５の焦点となる
位置には本発明の一態様の撮像装置を備えることができる。
図２２（Ｄ）は携帯型ゲーム機であり、筐体１００１、筐体１００２、表示部１００３、
表示部１００４、マイク１００５、スピーカー１００６、操作キー１００７、スタイラス
１００８、カメラ１００９等を有する。なお、図２２（Ｄ）に示した携帯型ゲーム機は、
２つの表示部１００３と表示部１００４とを有しているが、携帯型ゲーム機が有する表示
部の数は、これに限定されない。カメラ１００９には本発明の一態様の撮像装置を用いる
ことができる。
図２２（Ｅ）は腕時計型の情報端末であり、筐体１０３１、表示部１０３２、リストバン
ド１０３３、カメラ１０３９等を有する。表示部１０３２はタッチパネルとなっていても
よい。カメラ１０３９には本発明の一態様の撮像装置を用いることができる。
図２２（Ｆ）は携帯データ端末であり、第１筐体１０１１、表示部１０１２、カメラ１０
１９等を有する。表示部１０１２が有するタッチパネル機能により情報の入出力を行うこ
とができる。カメラ１０１９には本発明の一態様の撮像装置を用いることができる。
なお、本発明の一態様の撮像装置を具備していれば、上記で示した電子機器に特に限定さ
れないことは言うまでもない。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１０ 半導体装置
２０ 画素部
２１ 画素
３０ 回路
４０ 回路
４１ 回路
５０ 回路
６０ 回路
１０１ 光電変換素子
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ 容量
１１０ トランジスタ
１２０ トランジスタ
２０１ 導電層
２０２ 導電層
２０３ 導電層
２０４ 導電層
２１１ 導電層
２１２ 導電層
２２１ 半導体層
２２２ 半導体層
２３１ 導電層
２３２ 導電層
２３３ 導電層
２３４ 導電層
２４１ 導電層
２４２ 導電層
２４３ 導電層
２５０ 導電層
２５１ 開口部
２５２ 開口部
２５３ 開口部
２５４ 開口部
２５５ 開口部
２５６ 開口部
２５７ 開口部
３００ 撮像装置
３１０ 光検出部
３２０ データ処理部
３２１ 回路
４００ トランジスタ
４０１ 絶縁層
４０２ 絶縁層
４０３ 絶縁層
４１１ 絶縁層
４１２ 絶縁層
４１３ 絶縁層
４１４ 層
４１７ 絶縁層
４２１ 半導体層
４４３ 電極
４４４ 電極
４４５ 電極
４４６ 電極
４５０ 絶縁層
４５１ 電極
４５２ トランジスタ
４５５ 不純物元素
４９０ トラップ準位
５１０ トランジスタ
５１１ トランジスタ
５２０ トランジスタ
５２１ トランジスタ
５３０ トランジスタ
５３１ トランジスタ
５４０ トランジスタ
５４１ トランジスタ
５５０ トランジスタ
５５１ トランジスタ
８０１ トランジスタ
８０２ トランジスタ
８０３ フォトダイオード
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ トランジスタ
８１０ 半導体基板
８１１ 素子分離層
８１２ 不純物領域
８１３ 絶縁層
８１４ 導電層
８１５ サイドウォール
８１６ 絶縁層
８１７ 絶縁層
８１８ 導電層
８１９ 配線
８２０ 絶縁層
８２１ 導電層
８２２ 絶縁層
８２３ 導電層
８２４ 酸化物半導体層
８２５ 導電層
８２６ 絶縁層
８２７ 導電層
８２８ 絶縁層
８２９ 絶縁層
８３０ 導電層
８３１ 配線
８３２ ｎ型半導体層
８３３ ｉ型半導体層
８３４ ｐ型半導体層
８３５ 絶縁層
８３６ 導電層
８３７ 配線
８４２ 不純物領域
８４３ 絶縁層
８４４ 導電層
８５２ 不純物領域
８５３ 絶縁層
８５４ 導電層
８６１ 不純物領域
８６２ 導電層
９００ 素子
９０１ 基板
９０２ 電極
９０３ 光電変換層
９０４ 電極
９０５ 正孔注入障壁層
１００１ 筐体
１００２ 筐体
１００３ 表示部
１００４ 表示部
１００５ マイク
１００６ スピーカー
１００７ 操作キー
１００８ スタイラス
１００９ カメラ
１０１１ 筐体
１０１２ 表示部
１０１９ カメラ
１０２１ 筐体
１０２２ シャッターボタン
１０２３ マイク
１０２５ レンズ
１０２７ 発光部
１０３１ 筐体
１０３２ 表示部
１０３３ リストバンド
１０３９ カメラ
１０４１ 筐体
１０４２ 筐体
１０４３ 表示部
１０４４ 操作キー
１０４５ レンズ
１０４６ 接続部
１０５１ 筐体
１０５２ 表示部
１０５４ スピーカー
１０５５ ボタン
１０５６ 入出力端子
１０５７ マイク
１０５９ カメラ
１１００ 層
１４００ 層
１５００ 絶縁層
１５１０ 遮光層
１５２０ 有機樹脂層
１５３０ａ カラーフィルタ
１５３０ｂ カラーフィルタ
１５３０ｃ カラーフィルタ
１５４０ マイクロレンズアレイ
１５５０ 光学変換層
１６００ 支持基板

Claims (5)

  1. 光電変換素子と、第１のトランジスタ乃至第３のトランジスタと、を有し、
    前記光電変換素子のアノードまたはカソードの一方は、第１の配線と電気的に接続され、
    前記光電変換素子のアノードまたはカソードの他方は、前記第１のトランジスタを介して前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３のトランジスタを介して第２の配線と電気的に接続され、
    前記第２のトランジスタは、第３の配線にデータを出力する機能を有する半導体装置であって、
    前記第１の配線としての機能を有する第１の導電層と、前記第１のトランジスタのゲートに電気的に接続された第４の配線としての機能を有する第２の導電層と、前記第３のトランジスタのゲートに電気的に接続された第５の配線としての機能を有する第３の導電層とは、同層において同じ方向に延伸するよう配置され、
    平面視において、前記第１の導電層は、前記第２の配線としての機能を有する第４の導電層と交差し、かつ、前記第３の配線としての機能を有する第５の導電層と交差する半導体装置。
  2. 光電変換素子と、第１のトランジスタ乃至第３のトランジスタと、容量素子と、を有し、
    前記光電変換素子のアノードまたはカソードの一方は、第１の配線と電気的に接続され、
    前記光電変換素子のアノードまたはカソードの他方は、前記第１のトランジスタを介して前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３のトランジスタを介して第２の配線と電気的に接続され、
    前記第２のトランジスタは、第３の配線にデータを出力する機能を有し、
    前記容量素子は、一方の電極が前記第２のトランジスタのゲートと電気的に接続され、他方の電極が前記第１の配線と電気的に接続される半導体装置であって、
    前記第１の配線としての機能を有する第１の導電層と、前記第１のトランジスタのゲートに電気的に接続された第４の配線としての機能を有する第２の導電層と、前記第３のトランジスタのゲートに電気的に接続された第５の配線としての機能を有する第３の導電層とは、同層において同じ方向に延伸するよう配置され、
    平面視において、前記第１の導電層は、前記第２の配線としての機能を有する第４の導電層と交差し、かつ、前記第３の配線としての機能を有する第５の導電層と交差する半導体装置。
  3. 光電変換素子と、第１のトランジスタ乃至第３のトランジスタと、を有し、
    前記光電変換素子のアノードまたはカソードの一方は、第１の配線と電気的に接続され、
    前記光電変換素子のアノードまたはカソードの他方は、前記第１のトランジスタを介して前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３のトランジスタを介して第２の配線と電気的に接続され、
    前記第２のトランジスタは、第３の配線にデータを出力する機能を有する半導体装置であって、
    前記第１の配線としての機能を有する第１の導電層と、前記第１のトランジスタのゲートに電気的に接続された第４の配線としての機能を有する第２の導電層と、前記第３のトランジスタのゲートに電気的に接続された第５の配線としての機能を有する第３の導電層とは、同層において同じ方向に延伸するよう配置され、
    平面視において、前記第１の導電層は、前記第２の配線としての機能を有する第４の導電層と交差し、かつ、前記第３の配線としての機能を有する第５の導電層と交差し、
    平面視において、前記第５の導電層は、前記第１のトランジスタのチャネル形成領域と重なりを有する半導体装置。
  4. 光電変換素子と、第１のトランジスタ乃至第３のトランジスタと、容量素子と、を有し、
    前記光電変換素子のアノードまたはカソードの一方は、第１の配線と電気的に接続され、
    前記光電変換素子のアノードまたはカソードの他方は、前記第１のトランジスタを介して前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのゲートは、前記第３のトランジスタを介して第２の配線と電気的に接続され、
    前記第２のトランジスタは、第３の配線にデータを出力する機能を有し、
    前記容量素子は、一方の電極が前記第２のトランジスタのゲートと電気的に接続され、他方の電極が前記第１の配線と電気的に接続される半導体装置であって、
    前記第１の配線としての機能を有する第１の導電層と、前記第１のトランジスタのゲートに電気的に接続された第４の配線としての機能を有する第２の導電層と、前記第３のトランジスタのゲートに電気的に接続された第５の配線としての機能を有する第３の導電層とは、同層において同じ方向に延伸するよう配置され、
    平面視において、前記第１の導電層は、前記第２の配線としての機能を有する第４の導電層と交差し、かつ、前記第３の配線としての機能を有する第５の導電層と交差し、
    平面視において、前記第５の導電層は、前記第１のトランジスタのチャネル形成領域と重なりを有する半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１のトランジスタ乃至前記第３のトランジスタは、バックチャネル側に前記第１の配線の電位が供給される半導体装置。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691910B2 (en) * 2013-08-19 2017-06-27 Idemitsu Kosan Co., Ltd. Oxide semiconductor substrate and schottky barrier diode
JP6587497B2 (ja) * 2014-10-31 2019-10-09 株式会社半導体エネルギー研究所 半導体装置
TWI713367B (zh) 2015-07-07 2020-12-11 日商半導體能源研究所股份有限公司 成像裝置及其運作方法
JP6176583B1 (ja) * 2015-11-12 2017-08-09 パナソニックＩｐマネジメント株式会社 光検出装置
WO2017208119A1 (en) 2016-06-03 2017-12-07 Semiconductor Energy Laboratory Co., Ltd. Metal oxide and field-effect transistor
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102636734B1 (ko) * 2016-09-07 2024-02-14 삼성디스플레이 주식회사 유기발광 표시장치
JP6892577B2 (ja) * 2017-04-28 2021-06-23 天馬微電子有限公司 イメージセンサ及びセンサ装置
JP2019145594A (ja) * 2018-02-16 2019-08-29 シャープ株式会社 アクティブマトリクス基板及びそれを備えた撮像パネルと製造方法
JP2019145596A (ja) * 2018-02-16 2019-08-29 シャープ株式会社 アクティブマトリクス基板及びそれを備えたｘ線撮像パネルと製造方法
CN109061713B (zh) * 2018-08-08 2020-06-30 京东方科技集团股份有限公司 一种像素电路、阵列基板、x射线强度检测装置和方法
CN109037389B (zh) * 2018-08-22 2024-04-30 东莞理工学院 一种氧化物基薄膜晶体管型紫外探测器及其制备方法
CN111898506A (zh) * 2020-07-21 2020-11-06 武汉华星光电技术有限公司 感光传感器、阵列基板、显示面板及电子设备
TWI779943B (zh) * 2021-12-01 2022-10-01 友達光電股份有限公司 感光裝置
US11978751B1 (en) 2023-01-10 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Pixel sensors and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090207291A1 (en) * 2008-02-15 2009-08-20 Sony Corporation Solid-state imaging device, camera, and electronic device
US20120132791A1 (en) * 2010-11-30 2012-05-31 Semiconductor Energy Laboratory Co., Ltd. Method for driving photosensor, method for driving semiconductor device, semiconductor device, and electronic device
WO2013084406A1 (ja) * 2011-12-08 2013-06-13 パナソニック株式会社 固体撮像装置及び撮像装置
US20140061436A1 (en) * 2012-09-04 2014-03-06 Canon Kabushiki Kaisha Solid state imaging device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107655A (en) 1997-08-15 2000-08-22 Eastman Kodak Company Active pixel image sensor with shared amplifier read-out
JP3759435B2 (ja) * 2001-07-11 2006-03-22 ソニー株式会社 Ｘ−ｙアドレス型固体撮像素子
US20060203114A1 (en) * 2005-03-08 2006-09-14 Eastman Kodak Company Three-transistor CMOS active pixel
KR100890152B1 (ko) * 2006-12-22 2009-03-20 매그나칩 반도체 유한회사 Ｃｍｏｓ 이미지 센서를 위한, 작은 크기, 높은 이득 및낮은 노이즈의 픽셀
JP5167677B2 (ja) * 2007-04-12 2013-03-21 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、固体撮像装置の信号処理方法および撮像装置
JP4389959B2 (ja) * 2007-04-23 2009-12-24 ソニー株式会社 固体撮像装置、固体撮像装置の信号処理方法および撮像装置
JP4425950B2 (ja) * 2007-06-01 2010-03-03 シャープ株式会社 固体撮像装置および電子情報機器
JP4486985B2 (ja) * 2007-08-06 2010-06-23 シャープ株式会社 固体撮像装置および電子情報機器
JP2009081705A (ja) * 2007-09-26 2009-04-16 Panasonic Corp 固体撮像装置、受光強度測定装置、および受光強度測定方法
JP5609119B2 (ja) * 2009-01-21 2014-10-22 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
JP2009296016A (ja) 2009-09-18 2009-12-17 Renesas Technology Corp 固体撮像素子
WO2011074506A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011077580A1 (ja) * 2009-12-26 2011-06-30 キヤノン株式会社 固体撮像装置および撮像システム
JP5810493B2 (ja) * 2010-09-03 2015-11-11 ソニー株式会社 半導体集積回路、電子機器、固体撮像装置、撮像装置
US8963063B2 (en) * 2011-05-03 2015-02-24 The Charles Stark Draper Laboratory, Inc. Systems and methods for adding or subtracting pixels
JP2012248953A (ja) * 2011-05-25 2012-12-13 Olympus Corp 固体撮像装置、撮像装置、および信号読み出し方法
US9257468B2 (en) * 2012-11-21 2016-02-09 Olympus Corporation Solid-state imaging device, imaging device, and signal reading medium that accumulates an amplified signal without digitization
JP6003291B2 (ja) * 2011-08-22 2016-10-05 ソニー株式会社 固体撮像装置及び電子機器
JP5814050B2 (ja) * 2011-09-02 2015-11-17 ルネサスエレクトロニクス株式会社 固体撮像装置
JP6053505B2 (ja) 2012-01-18 2016-12-27 キヤノン株式会社 固体撮像装置
JP6325229B2 (ja) * 2012-10-17 2018-05-16 株式会社半導体エネルギー研究所 酸化物膜の作製方法
JP2014150231A (ja) * 2013-02-04 2014-08-21 Toshiba Corp 固体撮像装置および同装置の製造方法
JP5534081B2 (ja) 2013-05-20 2014-06-25 ソニー株式会社 固体撮像素子の製造方法
JP6260787B2 (ja) * 2014-05-23 2018-01-17 パナソニックＩｐマネジメント株式会社 撮像装置
JP6587497B2 (ja) * 2014-10-31 2019-10-09 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090207291A1 (en) * 2008-02-15 2009-08-20 Sony Corporation Solid-state imaging device, camera, and electronic device
JP2009194260A (ja) * 2008-02-15 2009-08-27 Sony Corp 固体撮像装置、カメラ及び電子機器
US20120132791A1 (en) * 2010-11-30 2012-05-31 Semiconductor Energy Laboratory Co., Ltd. Method for driving photosensor, method for driving semiconductor device, semiconductor device, and electronic device
WO2012073797A1 (en) * 2010-11-30 2012-06-07 Semiconductor Energy Laboratory Co., Ltd. Method for driving photosensor, method for driving semiconductor device, semiconductor device, and electronic device
JP2012257191A (ja) * 2010-11-30 2012-12-27 Semiconductor Energy Lab Co Ltd フォトセンサの駆動方法、半導体装置の駆動方法、半導体装置、及び電子機器
WO2013084406A1 (ja) * 2011-12-08 2013-06-13 パナソニック株式会社 固体撮像装置及び撮像装置
US20140267858A1 (en) * 2011-12-08 2014-09-18 Panasonic Corporation Solid-state imaging device and imaging apparatus
US20140061436A1 (en) * 2012-09-04 2014-03-06 Canon Kabushiki Kaisha Solid state imaging device
JP2014049727A (ja) * 2012-09-04 2014-03-17 Canon Inc 固体撮像装置

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