JP2003123466A - 強誘電体型不揮発性半導体メモリ - Google Patents

強誘電体型不揮発性半導体メモリ

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Abstract

(57)【要約】 【課題】１ビット当たりの面積が縮小することができ、
しかも、記憶されたデータを確実に読み出すことができ
る、所謂ゲインセルタイプの強誘電体型不揮発性半導体
メモリを提供する。 【解決手段】強誘電体型不揮発性半導体メモリは、ビッ
ト線ＢＬと、複数のメモリユニットブロックＭＢ，Ｍ
Ｂ’から成り、メモリユニットブロックＭＢは、選択用
トランジスタＴＲSと、Ｍ個のメモリセルから構成され
たメモリユニットＭＵと、Ｍ本のプレート線から成り、
更に、検出用トランジスタＴＲDと、読出用トランジス
タＴＲRと、書込用トランジスタＴＲWから構成され、各
メモリセルに記憶されたデータの読み出し時、各メモリ
セルに記憶されたデータに基づき検出用トランジスタＴ
ＲDの動作が制御される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、所謂ゲインセルタ
イプの強誘電体型不揮発性半導体メモリに関する。
【０００２】
【従来の技術】近年、大容量の強誘電体型不揮発性半導
体メモリに関する研究が盛んに行われている。強誘電体
型不揮発性半導体メモリ（以下、不揮発性メモリと略称
する場合がある）は、高速アクセスが可能で、しかも、
不揮発性であり、また、小型で低消費電力であり、更に
は、衝撃にも強く、例えば、ファイルのストレージやレ
ジューム機能を有する各種電子機器、例えば、携帯用コ
ンピュータや携帯電話、ゲーム機の主記憶装置としての
利用、あるいは、音声や映像を記録するための記録メデ
ィアとしての利用が期待されている。
【０００３】この不揮発性メモリは、強誘電体薄膜の高
速分極反転とその残留分極を利用し、メモリセル（キャ
パシタ部）における強誘電体層の蓄積電荷量の変化を検
出する方式の、高速書き換えが可能な不揮発性メモリで
あり、基本的には、メモリセル（キャパシタ部）と選択
用トランジスタ（スイッチング用トランジスタ）とから
構成されている。メモリセルは、例えば、下部電極、上
部電極、及び、これらの電極間に挟まれた強誘電体層か
ら構成されている。この不揮発性メモリにおけるデータ
の書き込みや読み出しは、図２８に示す強誘電体のＰ−
Ｅヒステリシスループを応用して行われる。即ち、強誘
電体層に外部電界を加えた後、外部電界を除いたとき、
強誘電体層は自発分極を示す。そして、強誘電体層の残
留分極は、プラス方向の外部電界が印加されたとき＋Ｐ
r、マイナス方向の外部電界が印加されたとき−Ｐrとな
る。ここで、残留分極が＋Ｐrの状態（図２８の「Ｄ」
参照）の場合を「０」とし、残留分極が−Ｐrの状態
（図２８の「Ａ」参照）の場合を「１」とする。
【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体層に例えばプラス方向の外部電界を印加
する。これによって、強誘電体層の分極は図２８の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態
に変化する。一方、データが「１」であれば、強誘電体
層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の
状態に変化する。データが「０」の場合には、強誘電体
層の分極反転は生じない。一方、データが「１」の場合
には、強誘電体層に分極反転が生じる。その結果、メモ
リセルの蓄積電荷量に差が生じる。選択された不揮発性
メモリの選択用トランジスタをオンにすることで、この
蓄積電荷を信号電流として検出する。データの読み出し
後、外部電界を０にすると、データが「０」のときでも
「１」のときでも、強誘電体層の分極状態は図２８の
「Ｄ」の状態となってしまう。即ち、読み出し時、デー
タ「１」は、一旦、破壊されてしまう。それ故、データ
が「１」の場合、マイナス方向の外部電界を印加して、
「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ
「１」を再度書き込む。
【０００５】現在主流となっている不揮発性メモリの構
造及びその動作は、米国特許第４８７３６６４号におい
て、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。
この不揮発性メモリは、図２９に回路図を示すように、
２つの不揮発性メモリセルから構成されている。尚、図
２９において、１つの不揮発性メモリを点線で囲った。
各不揮発性メモリセルは、例えば、選択用トランジスタ
ＴＲ11，ＴＲ12、メモリセルＭＣ11，ＭＣ12から構成さ
れている。
【０００６】尚、２桁、例えば添字「１１」は、本来、
添字「１，１」と表示すべき添字であるが、表示の簡素
化のため、２桁の添字で表示する。３桁の添字も同様で
ある。また、添字「Ｍ」を、例えば複数のメモリセルや
プレート線を総括的に表示する場合に使用し、添字
「ｍ」を、例えば複数のメモリセルやプレート線を個々
に表示する場合に使用し、添字「Ｎ」を、例えば選択用
トランジスタやメモリユニットを総括的に表示する場合
に使用し、添字「ｎ」を、例えば選択用トランジスタや
メモリユニットを個々に表示する場合に使用する。
【０００７】そして、それぞれの不揮発性メモリセルに
相補的なデータを書き込むことにより、１ビットを記憶
する。図２９において、符号「ＷＬ」はワード線を示
し、符号「ＢＬ」はビット線を示し、符号「ＰＬ」はプ
レート線を意味する。１つの不揮発性メモリに着目する
と、ワード線ＷＬ1は、ワード線デコーダ／ドライバＷ
Ｄに接続されている。また、ビット線ＢＬ1，ＢＬ2は、
センスアンプＳＡに接続されている。更には、プレート
線ＰＬ1は、プレート線デコーダ／ドライバＰＤに接続
されている。
【０００８】このような構造を有する不揮発性メモリに
おいて、記憶されたデータを読み出す場合、ワード線Ｗ
Ｌ1を選択し、更には、プレート線ＰＬ1を駆動すると、
相補的なデータが、対となったメモリセルＭＣ11，ＭＣ
12から選択用トランジスタＴＲ11，ＴＲ12を介して対と
なったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）と
して現れる。かかる対となったビット線ＢＬ1，ＢＬ2の
電圧（ビット線電位）を、センスアンプＳＡで検出す
る。
【０００９】１つの不揮発性メモリは、ワード線Ｗ
Ｌ1、及び、対となったビット線ＢＬ1，ＢＬ2によって
囲まれた領域を占めている。従って、仮に、ワード線及
びビット線が最短ピッチで配置されるとすると、１つの
不揮発性メモリの最小面積は、加工最小寸法をＦとした
とき、８Ｆ2である。従って、このような構造を有する
不揮発性メモリの最小面積は８Ｆ2である。
【００１０】このような構造の不揮発性メモリを大容量
化しようとした場合、その実現は加工寸法の微細化に依
存するしかない。また、１つの不揮発性メモリを構成す
るために２つの選択用トランジスタ及び２つのメモリセ
ルが必要とされる。更には、ワード線と同じピッチでプ
レート線を配設する必要がある。それ故、不揮発性メモ
リを最小ピッチで配置することは殆ど不可能であり、現
実には、１つの不揮発性メモリの占める面積は、８Ｆ2
よりも大幅に増加してしまう。
【００１１】しかも、不揮発性メモリと同等のピッチ
で、ワード線デコーダ／ドライバＷＤ及びプレート線デ
コーダ／ドライバＰＤを配設する必要がある。言い換え
れば、１つのロー・アドレスを選択するために２つのデ
コーダ／ドライバが必要とされる。従って、周辺回路の
レイアウトが困難となり、しかも、周辺回路の占有面積
も大きなものとなる。
【００１２】不揮発性メモリの面積を縮小する手段の１
つが、特開平９−１２１０３２号公報から公知である。
図３０に等価回路を示すように、この特許公開公報に開
示された不揮発性メモリは、メモリセルＭＣ1M（例え
ば、Ｍ＝４）と、これらのメモリセルＭＣ1Mの一端が並
列に接続された選択用トランジスタＴＲ1と、かかる複
数のメモリセルＭＣ1Mと対となった複数のメモリセルＭ
Ｃ2Mと、これらのメモリセルＭＣ2Mの一端が並列に接続
された選択用トランジスタＴＲ2から構成されている。
選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞれ、
ビット線ＢＬ1，ＢＬ2に接続されている。対となったビ
ット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されて
いる。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・
・・Ｍ）の他端はプレート線ＰＬmに接続されており、
プレート線ＰＬmはプレート線デコーダ／ドライバＰＤ
に接続されている。更には、ワード線ＷＬは、ワード線
デコーダ／ドライバＷＤに接続されている。
【００１３】そして、対となったメモリセルＭＣ1m，Ｍ
Ｃ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶さ
れる。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍ
は１，２，３，４のいずれか）に記憶されたデータを読
み出す場合、ワード線ＷＬを選択し、プレート線ＰＬj
（ｊ≠ｍ）には（１／２）Ｖccの電圧を印加した状態
で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例
えば、電源電圧である。これによって、相補的なデータ
が、対となったメモリセルＭＣ1m，ＭＣ2mから選択用ト
ランジスタＴＲ1，ＴＲ2を介して対となったビット線Ｂ
Ｌ1，ＢＬ2に電圧（ビット線電位）として現れる。そし
て、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビ
ット線電位）を、センスアンプＳＡで検出する。
【００１４】対となった不揮発性メモリにおける一対の
選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、
及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタＴＲ 1
及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、
一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対と
なったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・
Ｍ）で共有するが故に、１ビット当たりの選択用トラン
ジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード
線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化
を図り易い。しかも、周辺回路についても、１本のワー
ド線デコーダ／ドライバＷＤとＭ本のプレート線デコー
ダ／ドライバＰＤでＭビットを選択することができる。
従って、このような構成を採用することで、セル面積が
８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並
のチップサイズを実現することができる。
【００１５】
【発明が解決しようとする課題】ところで、これらの構
造を有する不揮発性メモリに対して微細化を進めた場
合、メモリセルの面積を小さくせざるを得ない。しか
も、強誘電体層において分極に基づきデータを記憶する
ので、ＤＲＡＭにおける絶縁膜のように、強誘電体層の
膜厚を薄くしても、強誘電体層における蓄積電荷量が増
加せず、蓄積電荷量は、メモリセルの面積に比例して少
なくなっていく。
【００１６】例えば、２５６Ｍビットの不揮発性メモリ
を実現する場合、メモリセルの面積は０．１μｍ2程度
となる。このとき、蓄積電荷量は１０ｆＣ程度となり、
ビット線容量を２００ｆＦとした場合、５０ｍＶ程度の
センス信号量（読み出し動作時にビット線に現れる電
位）しか得ることができない。このようなセンス信号量
では、センスマージンが不十分であり、更に不揮発性メ
モリに対して微細化を進めた場合、ついには不揮発性メ
モリに記憶されたデータの読み出しができなくなってし
まう。
【００１７】また、プレート線ＰＬmを駆動して、ビッ
ト線ＢＬ1，ＢＬ2から信号を読み出すとき、非選択メモ
リセルＭＣjもビット線ＢＬ1，ＢＬ2に接続されるた
め、ビット線ＢＬ1，ＢＬ2には、非選択メモリセルＭＣ
jの容量が駆動負荷として追加されてしまう。ビット線
ＢＬ1，ＢＬ2のそれぞれには、通常、数十の不揮発性メ
モリが選択用トランジスタを介して接続されており、そ
の配線容量と接合容量は相当大きな負荷容量となってい
る。従って、この負荷容量に、更に、複数の非選択メモ
リセルの容量が追加されることになり、不揮発性メモリ
の駆動が著しく困難となる。更に、非選択メモリセルＭ
Ｃjには分極劣化方向に電圧が加わるケースが生じ、こ
の場合、分極量が減少することも、不揮発性メモリの駆
動が著しく困難となる一因となる。
【００１８】このような問題を解決するためには、ビッ
ト線ＢＬ1，ＢＬ2を細かく分割して、ビット線ＢＬ1，
ＢＬ2に接続された不揮発性メモリの数を減らし、非選
択メモリセルＭＣj以外の負荷容量を少なくするしかな
い。しかしながら、このような方策ではセンスアンプの
数が増加してしまう。センスアンプは、フリップフロッ
プやバスへの接続用トランジスタ等、多数の構成要素か
ら成るため、センスアンプの占有面積が増大するといっ
た問題が生じる。
【００１９】ＤＲＡＭにおけるセンス信号量の減少に対
処する方策の１つに、ゲインセルと呼ばれる増幅型のメ
モリセルがある（例えば、特開昭６２−６７８６１号公
報、特開平１−２５５２６９号公報参照）。等価回路図
を図３１の（Ａ）に示すゲインセルは、書込用トランジ
スタＴＲWと、読出用トランジスタＴＲRと、検出用トラ
ンジスタＴＲDと、キャパシタ部Ｃから構成されてい
る。ゲインセルへのデータの書き込み時、書込用トラン
ジスタＴＲWをオン状態とし、キャパシタ部Ｃに電荷を
蓄積させる。ゲインセルからのデータの読み出し時、読
出用トランジスタＴＲRをオン状態とする。一方、検出
用トランジスタＴＲDは、キャパシタ部Ｃに記憶された
データに依存して、オン状態あるいはオフ状態となる。
【００２０】このような構成のゲインセルを従来の米国
特許第４８７３６６４号に開示された不揮発性メモリに
適用した場合の等価回路図を、図３１の（Ｂ）に示す。
このようなゲインセルタイプの不揮発性メモリセルは、
書込用トランジスタＴＲW、読出用トランジスタＴＲR、
検出用トランジスタＴＲD、及び、メモリセルＭＣから
構成することができる。書込用トランジスタＴＲWの一
方のソース／ドレイン領域はビット線ＢＬに接続され、
他方のソース／ドレイン領域はメモリセルＭＣの下部電
極に接続されている。検出用トランジスタＴＲDの一端
は所定の電位Ｖc cを有する配線（例えば、不純物層から
構成された電源線）に接続され、他端は読出用トランジ
スタＴＲRを介してビット線ＢＬに接続されている。更
には、メモリセルＭＣの下部電極は、検出用トランジス
タＴＲDのゲート電極に接続されている。
【００２１】このような構成の不揮発性メモリセルにお
いては、データの読み出し時、プレート線ＰＬにパルス
電圧を印加し、メモリセルＭＣにおける分極反転の有無
に起因した蓄積電荷量に依存して、ディプレッション型
のＮＭＯＳＦＥＴから構成された検出用トランジスタＴ
ＲDの動作状態が制御される。即ち、ビット線ＢＬを０
ボルトにイコライズした後、読出用トランジスタＴＲR
をオン状態とすると、電源Ｖccから検出用トランジスタ
ＴＲD及び読出用トランジスタＴＲRを介して電流が流
れ、ビット線ＢＬに電位が現れるが、かかるビット線Ｂ
Ｌ上の電位は、不揮発性メモリセルに記憶されたデータ
に依存する。これによって、メモリセルＭＣに記憶され
たデータが「１」であるか「０」であるかを知ることが
できる。即ち、メモリセルＭＣにおける小さな蓄積電荷
に基づき、大きなビット線負荷を駆動することができ
る。
【００２２】しかしながら、このような構成の不揮発性
メモリにおいては、１つの不揮発性メモリセル当たり、
３つのトランジスタが必要とされ、１ビット当たりのセ
ル面積が大幅に増加し、ビット当たりのコストが増加す
るという問題がある。
【００２３】また、データの読み出し時、プレート線Ｐ
Ｌにパルス電圧を印加した際、メモリセルを構成する、
プレート線ＰＬに接続された上部電極と、検出用トラン
ジスタＴＲDのゲート電極に接続された下部電極との間
に十分な電位差が生じないと、メモリセルＭＣに分極反
転が生じない。然るに、データの読み出し時、検出用ト
ランジスタＴＲDのゲート電極に接続された下部電極は
浮遊状態であり、その負荷容量は検出用トランジスタＴ
ＲDのゲート容量分程度しかない。従って、プレート線
ＰＬにパルス電圧を印加した際、上部電極と下部電極と
のカップリングにより、下部電極の電位が大きく上昇し
てしまい、上部電極と下部電極との間に十分なる電界が
形成されず、強誘電体層に分極反転が生じないといった
問題がある。逆に、このようなカップリングによる下部
電極の電位上昇を抑制するためには、下部電極にメモリ
セルＭＣの数倍程度の負荷容量を追加する必要があり、
そのためには、別途、キャパシタを追加しなければなら
なくなる。しかしながら、これでは、セル面積が大幅に
増加してしまう。
【００２４】従って、本発明の目的は、１ビット当たり
の面積が縮小することができ、しかも、記憶されたデー
タを確実に読み出すことができる、即ち、十分なセンス
信号量を得ることを可能にする、所謂ゲインセルタイプ
の強誘電体型不揮発性半導体メモリを提供することにあ
る。
【００２５】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係るゲインセルタイプの強誘
電体型不揮発性半導体メモリは、（Ａ）信号検出回路
と、（Ｂ）複数のメモリユニットブロック、から成り、
各メモリユニットブロックは、（Ｂ−１）選択用トラン
ジスタと、（Ｂ−２）Ｍ個（但し、Ｍ≧２）のメモリセ
ルから構成されたメモリユニットと、（Ｂ−３）Ｍ本の
プレート線、から成り、各メモリセルは、第１の電極と
強誘電体層と第２の電極とから成り、各メモリユニット
ブロックのメモリユニットにおいて、メモリセルの第１
の電極は共通であり、該共通の第１の電極は、該メモリ
ユニットブロックの選択用トランジスタを介して、信号
検出回路に接続されており、各メモリユニットブロック
のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，
２・・・，Ｍ）のメモリセルの第２の電極は、該メモリ
ユニットブロックの第ｍ番目のプレート線に接続されて
いる強誘電体型不揮発性半導体メモリであって、前記信
号検出回路は、各メモリユニットブロックのメモリユニ
ットにおける共通の第１の電極の電位変化を検出し、該
検出結果をビット線に電流又は電圧として伝達すること
を特徴とする。
【００２６】上記の目的を達成するための本発明の第２
の態様に係るゲインセルタイプの強誘電体型不揮発性半
導体メモリは、（Ａ）ビット線と、（Ｂ）書込用トラン
ジスタと、（Ｃ）読出用トランジスタと、（Ｄ）検出用
トランジスタと、（Ｅ）複数のメモリユニットブロッ
ク、から成り、各メモリユニットブロックは、（Ｅ−
１）選択用トランジスタと、（Ｅ−２）Ｍ個（但し、Ｍ
≧２）のメモリセルから構成されたメモリユニットと、
（Ｅ−３）Ｍ本のプレート線、から成り、各メモリセル
は、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットブロックのメモリユニットにおいて、
メモリセルの第１の電極は共通であり、該共通の第１の
電極は、該メモリユニットブロックの選択用トランジス
タ、及び、書込用トランジスタを介して、ビット線に接
続されており、各メモリユニットブロックのメモリユニ
ットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
Ｍ）のメモリセルの第２の電極は、該メモリユニットブ
ロックの第ｍ番目のプレート線に接続されており、検出
用トランジスタの一端は所定の電位を有する配線に接続
され、他端は読出用トランジスタを介してビット線に接
続されており、メモリユニットブロックのメモリセルへ
のデータの書き込み時、 書込用トランジスタ、及び、 該メモリユニットブロックの選択用トランジスタ、
が導通状態とされ、 読出用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
ロックの選択用トランジスタ、が非導通状態とされ、メ
モリユニットブロックのメモリセルに記憶されたデータ
の読み出し時、 書込用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
ロックの選択用トランジスタ、が非導通状態とされ、 読出用トランジスタ、及び、 該メモリユニットブロックの選択用トランジスタ、
が導通状態とされ、該メモリユニットブロックの該メモ
リセルに記憶されたデータに基づき共通の第１の電極に
生じた電位により、検出用トランジスタの動作が制御さ
れることを特徴とする。
【００２７】上記の目的を達成するための本発明の第３
の態様に係るゲインセルタイプの強誘電体型不揮発性半
導体メモリは、（Ａ）信号検出回路と、（Ｂ）複数のメ
モリユニットブロック、から成り、各メモリユニットブ
ロックは、（Ｂ−１）選択用トランジスタと、（Ｂ−
２）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから
構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
と、（Ｂ−３）Ｍ×Ｎ本のプレート線、から成り、各メ
モリユニットブロックのＮ個のメモリユニットは、絶縁
層を介して積層されており、各メモリセルは、第１の電
極と強誘電体層と第２の電極とから成り、各メモリユニ
ットブロックの各メモリユニットにおいて、メモリセル
の第１の電極は共通であり、該共通の第１の電極は、該
メモリユニットブロックの選択用トランジスタを介し
て、信号検出回路に接続されており、各メモリユニット
ブロックの第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
・・・，Ｍ）のメモリセルの第２の電極は、該メモリユ
ニットブロックの第［（ｎ−１）Ｍ＋ｍ］番目のプレー
ト線に接続されている強誘電体型不揮発性半導体メモリ
であって、前記信号検出回路は、各メモリユニットブロ
ックのメモリユニットにおける共通の第１の電極の電位
変化を検出し、該検出結果をビット線に電流又は電圧と
して伝達することを特徴とする。
【００２８】上記の目的を達成するための本発明の第４
の態様に係るゲインセルタイプの強誘電体型不揮発性半
導体メモリは、（Ａ）ビット線と、（Ｂ）書込用トラン
ジスタと、（Ｃ）読出用トランジスタと、（Ｄ）検出用
トランジスタと、（Ｅ）複数のメモリユニットブロッ
ク、から成り、各メモリユニットブロックは、（Ｅ−
１）選択用トランジスタと、（Ｅ−２）それぞれがＭ個
（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個
（但し、Ｎ≧２）のメモリユニットと、（Ｅ−３）Ｍ×
Ｎ本のプレート線、から成り、各メモリユニットブロッ
クのＮ個のメモリユニットは、絶縁層を介して積層され
ており、各メモリセルは、第１の電極と強誘電体層と第
２の電極とから成り、各メモリユニットブロックの各メ
モリユニットにおいて、メモリセルの第１の電極は共通
であり、該共通の第１の電極は、該メモリユニットブロ
ックの選択用トランジスタ、及び、書込用トランジスタ
を介して、ビット線に接続されており、各メモリユニッ
トブロックの第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）
のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，
２・・・，Ｍ）のメモリセルの第２の電極は、該メモリ
ユニットブロックの第［（ｎ−１）Ｍ＋ｍ］番目のプレ
ート線に接続されており、検出用トランジスタの一端は
所定の電位を有する配線に接続され、他端は読出用トラ
ンジスタを介してビット線に接続されており、メモリユ
ニットブロックのメモリセルへのデータの書き込み時、 書込用トランジスタ、及び、 該メモリユニットブロックの選択用トランジスタ、
が導通状態とされ、 読出用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
ロックの選択用トランジスタ、が非導通状態とされ、メ
モリユニットブロックのメモリセルに記憶されたデータ
の読み出し時、 書込用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
ロックの選択用トランジスタ、が非導通状態とされ、 読出用トランジスタ、及び、 該メモリユニットブロックの選択用トランジスタ、
が導通状態とされ、該メモリユニットブロックの該メモ
リセルに記憶されたデータに基づき共通の第１の電極に
生じた電位により、検出用トランジスタの動作が制御さ
れることを特徴とする。
【００２９】上記の目的を達成するための本発明の第５
の態様に係るゲインセルタイプの強誘電体型不揮発性半
導体メモリは、（Ａ）信号検出回路と、（Ｂ）複数のメ
モリユニットブロック、から成り、各メモリユニットブ
ロックは、（Ｂ−１）Ｎ個（但し、Ｎ≧２）の選択用ト
ランジスタと、（Ｂ−２）それぞれがＭ個（但し、Ｍ≧
２）のメモリセルから構成された、Ｎ個のメモリユニッ
トと、（Ｂ−３）Ｍ本のプレート線、から成り、各メモ
リセルは、第１の電極と強誘電体層と第２の電極とから
成り、各メモリユニットブロックの各メモリユニットに
おいて、メモリセルの第１の電極は共通であり、各メモ
リユニットブロックの第ｎ番目（但し、ｎ＝１，２・・
・，Ｎ）のメモリユニットにおける共通の第１の電極
は、該メモリユニットブロックの第ｎ番目の選択用トラ
ンジスタを介して、信号検出回路に接続されており、各
メモリユニットブロックの第ｎ番目のメモリユニットに
おいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメ
モリセルの第２の電極は、該メモリユニットブロックの
メモリユニット間で共通とされた第ｍ番目のプレート線
に接続されている強誘電体型不揮発性半導体メモリであ
って、前記信号検出回路は、各メモリユニットブロック
の第ｎ番目のメモリユニットにおける共通の第１の電極
の電位変化を検出し、該検出結果をビット線に電流又は
電圧として伝達することを特徴とする。
【００３０】上記の目的を達成するための本発明の第６
の態様に係るゲインセルタイプの強誘電体型不揮発性半
導体メモリは、（Ａ）ビット線と、（Ｂ）書込用トラン
ジスタと、（Ｃ）読出用トランジスタと、（Ｄ）検出用
トランジスタと、（Ｅ）複数のメモリユニットブロッ
ク、から成り、各メモリユニットブロックは、（Ｅ−
１）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
ルから構成された、Ｎ個のメモリユニットと、（Ｅ−
３）Ｍ本のプレート線、から成り、各メモリセルは、第
１の電極と強誘電体層と第２の電極とから成り、各メモ
リユニットブロックの各メモリユニットにおいて、メモ
リセルの第１の電極は共通であり、各メモリユニットブ
ロックの第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメ
モリユニットにおける共通の第１の電極は、該メモリユ
ニットブロックの第ｎ番目の選択用トランジスタ、及
び、書込用トランジスタを介して、ビット線に接続され
ており、各メモリユニットブロックの第ｎ番目のメモリ
ユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・
・，Ｍ）のメモリセルの第２の電極は、該メモリユニッ
トブロックのメモリユニット間で共通とされた第ｍ番目
のプレート線に接続されており、検出用トランジスタの
一端は所定の電位を有する配線に接続され、他端は読出
用トランジスタを介してビット線に接続されており、メ
モリユニットブロックの第ｎ番目のメモリユニットのメ
モリセルへのデータの書き込み時、 書込用トランジスタ、及び、 該メモリユニットブロックの第ｎ番目の選択用トラ
ンジスタ、が導通状態とされ、 読出用トランジスタ、 該メモリユニットブロックの第ｎ番目の選択用トラ
ンジスタ以外の選択用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
ロックの選択用トランジスタ、が非導通状態とされ、メ
モリユニットブロックの第ｎ番目のメモリユニットのメ
モリセルに記憶されたデータの読み出し時、 書込用トランジスタ、 該メモリユニットブロックの第ｎ番目の選択用トラ
ンジスタ以外の選択用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
ロックの選択用トランジスタ、が非導通状態とされ、 読出用トランジスタ、及び、 該メモリユニットブロックの第ｎ番目の選択用トラ
ンジスタ、が導通状態とされ、該メモリユニットブロッ
クの第ｎ番目のメモリユニットの該メモリセルに記憶さ
れたデータに基づき共通の第１の電極に生じた電位によ
り、検出用トランジスタの動作が制御されることを特徴
とする。
【００３１】上記の目的を達成するための本発明の第７
の態様に係るゲインセルタイプの強誘電体型不揮発性半
導体メモリは、（Ａ）Ｎ個（但し、Ｎ≧２）の信号検出
回路と、（Ｂ）複数のメモリユニットブロック、から成
り、各メモリユニットブロックは、（Ｂ−１）Ｎ個の選
択用トランジスタと、（Ｂ−２）それぞれがＭ個（但
し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモ
リユニットと、（Ｂ−３）Ｍ本のプレート線、から成
り、各メモリセルは、第１の電極と強誘電体層と第２の
電極とから成り、各メモリユニットブロックの各メモリ
ユニットにおいて、メモリセルの第１の電極は共通であ
り、各メモリユニットブロックの第ｎ番目（但し、ｎ＝
１，２・・・，Ｎ）のメモリユニットにおける共通の第
１の電極は、該メモリユニットブロックの第ｎ番目の選
択用トランジスタを介して、第ｎ番目の信号検出回路に
接続されており、各メモリユニットブロックの第ｎ番目
のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，
２・・・，Ｍ）のメモリセルの第２の電極は、該メモリ
ユニットブロックのメモリユニット間で共通とされた第
ｍ番目のプレート線に接続されている強誘電体型不揮発
性半導体メモリであって、第ｎ番目の信号検出回路は、
各メモリユニットブロックの第ｎ番目のメモリユニット
における共通の第１の電極の電位変化を検出し、該検出
結果を第ｎ番目のビット線に電流又は電圧として伝達す
ることを特徴とする。
【００３２】上記の目的を達成するための本発明の第８
の態様に係るゲインセルタイプの強誘電体型不揮発性半
導体メモリは、（Ａ）Ｎ本（但し、Ｎ≧２）のビット線
と、（Ｂ）Ｎ個の書込用トランジスタと、（Ｃ）Ｎ個の
読出用トランジスタと、（Ｄ）Ｎ個の検出用トランジス
タと、（Ｅ）複数のメモリユニットブロック、から成
り、各メモリユニットブロックは、（Ｅ−１）Ｎ個の選
択用トランジスタと、（Ｅ−２）それぞれがＭ個（但
し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモ
リユニットと、（Ｅ−３）Ｍ本のプレート線、から成
り、各メモリセルは、第１の電極と強誘電体層と第２の
電極とから成り、各メモリユニットブロックの各メモリ
ユニットにおいて、メモリセルの第１の電極は共通であ
り、各メモリユニットブロックの第ｎ番目（但し、ｎ＝
１，２・・・，Ｎ）のメモリユニットにおける共通の第
１の電極は、該メモリユニットブロックの第ｎ番目の選
択用トランジスタ、及び、第ｎ番目の書込用トランジス
タを介して、第ｎ番目のビット線に接続されており、各
メモリユニットブロックの第ｎ番目のメモリユニットに
おいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメ
モリセルの第２の電極は、該メモリユニットブロックの
メモリユニット間で共通とされた第ｍ番目のプレート線
に接続されており、第ｎ番目の検出用トランジスタの一
端は所定の電位を有する配線に接続され、他端は第ｎ番
目の読出用トランジスタを介して第ｎ番目のビット線に
接続されており、メモリユニットブロックの第ｎ番目の
メモリユニットのメモリセルへのデータの書き込み時、 第ｎ番目の書込用トランジスタ、及び、 該メモリユニットブロックの第ｎ番目の選択用トラ
ンジスタ、が導通状態とされ、 第ｎ番目の書込用トランジスタ以外の書込用トラン
ジスタ、 読出用トランジスタ、 該メモリユニットブロックの第ｎ番目の選択用トラ
ンジスタ以外の選択用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
ロックの選択用トランジスタ、が非導通状態とされ、メ
モリユニットブロックの第ｎ番目のメモリユニットのメ
モリセルに記憶されたデータの読み出し時、 書込用トランジスタ、 該メモリユニットブロックの第ｎ番目の読出用トラ
ンジスタ以外の読出用トランジスタ、 該メモリユニットブロックの第ｎ番目の選択用トラ
ンジスタ以外の選択用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
ロックの選択用トランジスタ、が非導通状態とされ、 第ｎ番目の読出用トランジスタ、及び、 該メモリユニットブロックの第ｎ番目の選択用トラ
ンジスタ、が導通状態とされ、該メモリユニットブロッ
クの第ｎ層目のメモリユニットの該メモリセルに記憶さ
れたデータに基づき共通の第１の電極に生じた電位によ
り、第ｎ番目の検出用トランジスタの動作が制御される
ことを特徴とする。
【００３３】上記の目的を達成するための本発明の第９
の態様に係るゲインセルタイプの強誘電体型不揮発性半
導体メモリは、（Ａ）２Ｎ個（但し、Ｎ≧１）の信号検
出回路と、（Ｂ）複数のメモリユニットブロック、から
成り、各メモリユニットブロックは、（Ｂ−１）２Ｎ個
の選択用トランジスタと、（Ｂ−２）それぞれがＭ個
（但し、Ｍ≧２）のメモリセルから構成された、２Ｎ個
のメモリユニットと、（Ｂ−３）Ｍ本のプレート線、か
ら成り、各メモリユニットブロックの２Ｎ個のメモリユ
ニットは、絶縁層を介して積層されており、各メモリセ
ルは、第１の電極と強誘電体層と第２の電極とから成
り、各メモリユニットブロックの各メモリユニットにお
いて、メモリセルの第１の電極は共通であり、各メモリ
ユニットブロックの第ｎ層目（但し、ｎ＝１，２・・
・，２Ｎ）のメモリユニットにおける共通の第１の電極
は、該メモリユニットブロックの第ｎ番目の選択用トラ
ンジスタを介して、第ｎ番目の信号検出回路に接続され
ており、各メモリユニットブロックの第ｎ層目のメモリ
ユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・
・，Ｍ）のメモリセルの第２の電極は、該メモリユニッ
トブロックのメモリユニット間で共通とされた第ｍ番目
のプレート線に接続されている強誘電体型不揮発性半導
体メモリであって、メモリユニットブロックの第（２
ｎ’−１）層目及び第２ｎ’層目（但し、ｎ’＝１，２
・・・，Ｎ）のメモリユニットにおけるプレート線が共
通とされた２つのメモリセルへのデータの書き込み、及
び、データの読み出しが行われ、第（２ｎ’−１）番目
及び第２ｎ’番目の信号検出回路は、各メモリユニット
ブロックの第（２ｎ’−１）層目及び第２ｎ’層目のメ
モリユニットにおける共通の第１の電極の電位変化を検
出し、該検出結果を第（２ｎ’−１）番目及び第２ｎ’
番目のビット線に電流又は電圧として伝達することを特
徴とする。
【００３４】上記の目的を達成するための本発明の第１
０の態様に係るゲインセルタイプの強誘電体型不揮発性
半導体メモリは、（Ａ）２Ｎ本（但し、Ｎ≧１）のビッ
ト線と、（Ｂ）２Ｎ個の書込用トランジスタと、（Ｃ）
２Ｎ個の読出用トランジスタと、（Ｄ）２Ｎ個の検出用
トランジスタと、（Ｅ）複数のメモリユニットブロッ
ク、から成り、各メモリユニットブロックは、（Ｅ−
１）２Ｎ個の選択用トランジスタと、（Ｅ−２）それぞ
れがＭ個（但し、Ｍ≧２）のメモリセルから構成され
た、２Ｎ個のメモリユニットと、（Ｅ−３）Ｍ本のプレ
ート線、から成り、各メモリユニットブロックの２Ｎ個
のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極
とから成り、各メモリユニットブロックの各メモリユニ
ットにおいて、メモリセルの第１の電極は共通であり、
各メモリユニットブロックの第ｎ層目（但し、ｎ＝１，
２・・・，２Ｎ）のメモリユニットにおける共通の第１
の電極は、該メモリユニットブロックの第ｎ番目の選択
用トランジスタ、及び、第ｎ番目の書込用トランジスタ
を介して、第ｎ番目のビット線に接続されており、各メ
モリユニットブロックの第ｎ層目のメモリユニットにお
いて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモ
リセルの第２の電極は、該メモリユニットブロックのメ
モリユニット間で共通とされた第ｍ番目のプレート線に
接続されており、第ｎ番目の検出用トランジスタの一端
は所定の電位を有する配線に接続され、他端は第ｎ番目
の読出用トランジスタを介して第ｎ番目のビット線に接
続されており、メモリユニットブロックの第（２ｎ’−
１）層目及び第２ｎ’層目（但し、ｎ’＝１，２・・
・，Ｎ）のメモリユニットにおけるプレート線が共通と
された２つのメモリセルへのデータの書き込み時、 第（２ｎ’−１）番目及び第２ｎ’番目の書込用ト
ランジスタ、及び、 該メモリユニットブロックの第（２ｎ’−１）番目
及び第２ｎ’番目の選択用トランジスタ、が導通状態と
され、 第（２ｎ’−１）番目及び第２ｎ’番目の書込用ト
ランジスタ以外の書込用トランジスタ、 読出用トランジスタ、 該メモリユニットブロックの第（２ｎ’−１）番目
及び第２ｎ’番目の選択用トランジスタ以外の選択用ト
ランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
ロックの選択用トランジスタ、が非導通状態とされ、メ
モリユニットブロックの第（２ｎ’−１）層目及び第２
ｎ’層目のメモリユニットにおけるプレート線が共通と
された２つのメモリセルに記憶されたデータの読み出し
時、 書込用トランジスタ、 該メモリユニットブロックの第（２ｎ’−１）番目
及び第２ｎ’番目の読出用トランジスタ以外の読出用ト
ランジスタ、 該メモリユニットブロックの第（２ｎ’−１）番目
及び第２ｎ’番目の選択用トランジスタ以外の選択用ト
ランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
ロックの選択用トランジスタ、が非導通状態とされ、 第（２ｎ’−１）番目及び第２ｎ’番目の読出用ト
ランジスタ、及び、 該メモリユニットブロックの第（２ｎ’−１）番目
及び第２ｎ’番目の選択用トランジスタ、が導通状態と
され、該メモリユニットブロックの第（２ｎ’−１）層
目及び第２ｎ’層目のメモリユニットにおけるプレート
線が共通とされた該２つのメモリセルに記憶されたデー
タに基づき共通の第１の電極のそれぞれに生じた電位に
より、第（２ｎ’−１）番目及び第２ｎ’番目の検出用
トランジスタの動作が制御されることを特徴とする。
【００３５】尚、本発明の第９の態様あるいは第１０の
態様に係る強誘電体型不揮発性半導体メモリにおいて
は、或るメモリユニットブロックの第（２ｎ’−１）層
目及び第２ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ）
のメモリユニットにおけるプレート線が共通とされた２
つのメモリセルへのデータの書き込み、あるいは、デー
タの読み出しを、２つのメモリセルに対して同時に行
う。即ち、対となった２つのメモリセルに相補的な１ビ
ットを記憶させる。データの書き込み、あるいは、デー
タの読み出しを２つのメモリセルに対して別々に行え
ば、実質的に、本発明の第７の態様あるいは第８の態様
に係る強誘電体型不揮発性半導体メモリに包含される。
【００３６】本発明の第１の態様、第３の態様、第５の
態様、第７の態様、第９の態様に係る強誘電体型不揮発
性半導体メモリにおいて、信号検出回路は共通の第１の
電極の電位変化を検出するが、この電位変化は、選択メ
モリセルに記憶されたデータに基づいた電位である。
【００３７】本発明の第１の態様〜第１０の態様に係る
強誘電体型不揮発性半導体メモリ（以下、これらを総称
して、単に、本発明の強誘電体型不揮発性半導体メモリ
と呼ぶ場合がある）においては、Ｍの値は、２≦Ｍ≦１
２８、好ましくは、４≦Ｍ≦３２を満足することが望ま
しい。
【００３８】本発明の第３の態様〜第８の態様に係る強
誘電体型不揮発性半導体メモリにおいては、Ｎ≧２を満
足すればよく、実際的なＮの値として、例えば２のべき
数（２，４，８・・・）を挙げることができる。また、
本発明の第９の態様あるいは第１０の態様に係る強誘電
体型不揮発性半導体メモリにおいては、Ｎ≧１を満足す
ればよく、実際的なＮの値として、例えば、１あるいは
２のべき数（２，４，８・・・）を挙げることができ
る。
【００３９】本発明の強誘電体型不揮発性半導体メモリ
にあっては、メモリユニットブロックの数を、選択用ト
ランジスタのソース／ドレイン領域の容量や、信号検出
回路あるいは書込用トランジスタと選択用トランジスタ
とを結ぶ配線の配線容量が、非選択のメモリセルによる
負荷容量に対して十分小さな値となるような数とするこ
とが望ましい。より具体的には、メモリユニットブロッ
クの数は、Ｍの値の２倍以下であることが好ましい。こ
れによって、十分に大きなセンス信号量（ビット線電
位）を得ることができる。
【００４０】本発明の第１の態様、第３の態様、第５の
態様、第７の態様、第９の態様に係る強誘電体型不揮発
性半導体メモリにおいては、選択用トランジスタ及び信
号検出回路は半導体基板に設けられており、メモリユニ
ットは半導体基板上に形成された絶縁層上に設けられて
いることが好ましい。
【００４１】本発明の第２の態様、第４の態様、第６の
態様、第８の態様、第１０の態様に係る強誘電体型不揮
発性半導体メモリにおいては、例えば、シリコン半導体
基板に各種のトランジスタを作製し、かかる各種のトラ
ンジスタ上に絶縁層を形成し、この絶縁層上にメモリセ
ルを形成することが、セル面積の縮小化といった観点か
ら好ましい。
【００４２】本発明の第２の態様、第４の態様、第６の
態様、第８の態様、第１０の態様に係る強誘電体型不揮
発性半導体メモリの具体的な構成として、各種のトラン
ジスタをＦＥＴから構成する場合、以下の構成を挙げる
ことができる。即ち、書込用トランジスタの一方のソー
ス／ドレイン領域はビット線に接続され、他方のソース
／ドレイン領域は選択用トランジスタの一方のソース／
ドレイン領域に接続されている。また、検出用トランジ
スタの一方のソース／ドレイン領域は、所定の電位を有
する配線（例えば、不純物層から構成された電源線ある
いは接地線）に接続され、他方のソース／ドレイン領域
は、読出用トランジスタの一方のソース／ドレイン領域
に接続され、読出用トランジスタの他方のソース／ドレ
イン領域はビット線に接続されている。更には、選択用
トランジスタの他方のソース／ドレイン領域は共通の第
１の電極に接続されている。また、書込用トランジスタ
の他方のソース／ドレイン領域あるいは選択用トランジ
スタの一方のソース／ドレイン領域は、検出用トランジ
スタのゲート電極に接続されている。尚、例えば、検出
用トランジスタの他方のソース／ドレイン領域が読出用
トランジスタの一方のソース／ドレイン領域に接続され
た構成には、検出用トランジスタの他方のソース／ドレ
イン領域と読出用トランジスタの一方のソース／ドレイ
ン領域とが１つのソース／ドレイン領域を占める構成が
包含される。
【００４３】本発明の第１の態様、第２の態様に係る強
誘電体型不揮発性半導体メモリにおいては、複数の強誘
電体型不揮発性半導体メモリのメモリユニットを絶縁層
を介して積層してもよい。また、本発明の第５の態様〜
第８の態様に係る強誘電体型不揮発性半導体メモリにお
いては、メモリユニットブロックを構成するＮ個のメモ
リユニットは、同じ絶縁層上に形成されていてもよい
し、絶縁層を介して積層されていてもよい。
【００４４】本発明の第３の態様、第４の態様、第９の
態様、第１０の態様に係る強誘電体型不揮発性半導体メ
モリにおいては、あるいは又、本発明の第５の態様〜第
８の態様の好ましい形態に係る強誘電体型不揮発性半導
体メモリにおいては、メモリユニットを積層構造とする
ことにより、半導体基板表面を占有するトランジスタの
数に制約されることが無くなり、従来の強誘電体型不揮
発性半導体メモリに比べて飛躍的に記憶容量を増大させ
ることができ、ビット記憶単位の実効占有面積を大幅に
縮小することが可能となる。
【００４５】本発明の第３の態様〜第１０の態様に係る
強誘電体型不揮発性半導体メモリにおいては、更には、
ロー方向のアドレス選択は選択用トランジスタとプレー
ト線とによって構成された二次元マトリクスにて行う。
例えば、８個の選択用トランジスタとプレート線８本と
でロー・アドレスの選択単位を構成すれば、１６個のデ
コーダ／ドライバ回路で、例えば、６４ビットあるいは
３２ビットのメモリセルを選択することができる。従っ
て、強誘電体型不揮発性半導体メモリの集積度が従来と
同等でも、記憶容量を４倍あるいは２倍とすることがで
きる。また、アドレス選択における周辺回路や駆動配線
数を削減することができる。
【００４６】本発明の第１の態様〜第８の態様に係る強
誘電体型不揮発性半導体メモリにおいては、実用的に
は、かかる強誘電体型不揮発性半導体メモリを一対とし
（便宜上、不揮発性メモリ−Ａ、不揮発性メモリ−Ｂと
呼ぶ）、一対の強誘電体型不揮発性半導体メモリを構成
するビット線は、同一のセンスアンプに接続されている
構成とすることができる。そして、この場合、不揮発性
メモリ−Ａを構成する選択用トランジスタと、不揮発性
メモリ−Ｂを構成する選択用トランジスタとは、同一の
ワード線に接続されていてもよいし、異なるワード線に
接続されていてもよい。不揮発性メモリ−Ａ及び不揮発
性メモリ−Ｂの構成及び駆動方法に依り、不揮発性メモ
リ−Ａと不揮発性メモリ−Ｂとを構成するそれぞれのメ
モリセルに１ビットを記憶させることもできるし、不揮
発性メモリ−Ａを構成するメモリセルの１つと、このメ
モリセルと同じプレート線に接続された不揮発性メモリ
−Ｂを構成するメモリセルの１つとを対として、これら
の対となったメモリセルに相補的なデータを記憶させる
こともできる。
【００４７】本発明の強誘電体型不揮発性半導体メモリ
にあっては、選択用トランジスタのワード線、プレート
線が共有された複数の強誘電体型不揮発性半導体メモリ
（メモリアレイ）に対して、一括して、データの書き込
み、あるいは、データの読み出し及び再書き込みを行
う。即ち、メモリアレイ内の全ての強誘電体型不揮発性
半導体メモリが一括して、順次、作動状態となり、ある
いは又、一括して不作動（待機）状態となる。
【００４８】本発明の第３の態様、第４の態様、第９の
態様、第１０の態様に係る強誘電体型不揮発性半導体メ
モリにおいては、あるいは又、本発明の第５の態様〜第
８の態様の好ましい形態に係る強誘電体型不揮発性半導
体メモリにおいては、上方に位置するメモリユニットの
メモリセルを構成する強誘電体層の結晶化温度が、下方
に位置するメモリユニットのメモリセルを構成する強誘
電体層の結晶化温度よりも低いことが好ましい。ここ
で、メモリセルを構成する強誘電体層の結晶化温度は、
例えば、Ｘ線回折装置や表面走査型電子顕微鏡を用いて
調べることができる。具体的には、例えば、強誘電体材
料層を形成した後、強誘電体材料層の結晶化を行うため
の熱処理温度を種々変えて結晶化促進のための熱処理を
行い、熱処理後の強誘電体材料層のＸ線回折分析を行
い、強誘電体材料に特有の回折パターン強度（回折ピー
クの高さ）を評価することによって、強誘電体層の結晶
化温度を求めることができる。
【００４９】ところで、メモリユニットが積層された構
成を有する強誘電体型不揮発性半導体メモリを製造する
場合、強誘電体層、あるいは、強誘電体層を構成する強
誘電体薄膜の結晶化のために、熱処理（結晶化熱処理と
呼ぶ）を積層されたメモリユニットの段数だけ行わなけ
ればならない。従って、下段に位置するメモリユニット
ほど長時間の結晶化熱処理を受け、上段に位置するほど
メモリユニットは短時間の結晶化熱処理を受けることに
なる。それ故、上段に位置するメモリユニットに対して
最適な結晶化熱処理を施すと、下段に位置するメモリユ
ニットは過度の熱負荷を受ける虞があり、下段に位置す
るメモリユニットの特性劣化が生じる虞がある。尚、多
段のメモリユニットを作製した後、一度で結晶化熱処理
を行う方法も考えられるが、結晶化の際に強誘電体層に
大きな体積変化が生じたり、各強誘電体層から脱ガスが
生じる可能性が高く、強誘電体層にクラックや剥がれが
生じるといった問題が発生し易い。上方に位置するメモ
リユニットを構成する強誘電体層の結晶化温度を、下方
に位置するメモリユニットを構成する強誘電体層の結晶
化温度よりも低くすれば、積層されたメモリユニットの
段数だけ結晶化熱処理を行っても、下方に位置するメモ
リユニットを構成するメモリセルの特性劣化といった問
題は生じない。また、各段におけるメモリユニットを構
成するメモリセルに対して、最適な条件での結晶化熱処
理を行うことができ、特性の優れた強誘電体型不揮発性
半導体メモリを得ることができる。以下の表１に、強誘
電体層を構成する代表的な材料の結晶化温度を示すが、
強誘電体層を構成する材料をかかる材料に限定するもの
ではない。
【００５０】 ［表１］ 材料名 結晶化温度 Ｂｉ2ＳｒＴａ2Ｏ9 ７００〜８００゜Ｃ Ｂｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9 ６５０〜７５０゜Ｃ Ｂｉ4Ｔｉ3Ｏ12 ６００〜７００゜Ｃ Ｐｂ（Ｚｒ0.48，Ｔｉ0.52）Ｏ3 ５５０〜６５０゜Ｃ ＰｂＴｉＯ3 ５００〜６００゜Ｃ
【００５１】本発明の強誘電体型不揮発性半導体メモリ
における強誘電体層を構成する材料として、ビスマス層
状化合物、より具体的には、Ｂｉ系層状構造ペロブスカ
イト型の強誘電体材料を挙げることができる。Ｂｉ系層
状構造ペロブスカイト型の強誘電体材料は、所謂不定比
化合物に属し、金属元素、アニオン（Ｏ等）元素の両サ
イトにおける組成ずれに対する寛容性がある。また、化
学量論的組成からやや外れたところで最適な電気的特性
を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイ
ト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+
（Ａm-1ＢmＯ3m +1）2-で表すことができる。ここで、
「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、
Ｃｄ等の金属から構成された群から選択された１種類の
金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、
Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若
しくは複数種の任意の比率による組み合わせを表す。ま
た、ｍは１以上の整数である。
【００５２】あるいは又、強誘電体層を構成する材料
は、 （ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd 式（１） （但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０
≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相
を主たる結晶相として含んでいることが好ましい。ある
いは又、強誘電体層を構成する材料は、 ＢｉXＳｒYＴａ2Ｏd 式（２） （但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ
≦９．３）で表される結晶相を主たる結晶相として含ん
でいることが好ましい。これらの場合、式（１）若しく
は式（２）で表される結晶相を主たる結晶相として８５
％以上含んでいることが一層好ましい。尚、式（１）
中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本
来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉと
Ｓｒの割合がＸ：（１−Ｘ）であることを意味する。ま
た、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本
来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒと
Ｂｉの割合がＹ：（１−Ｙ）であることを意味する。式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として含む強誘電体層を構成する材料には、Ｂｉの酸
化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸
化物が若干含まれている場合もあり得る。
【００５３】あるいは又、強誘電体層を構成する材料
は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd 式（３） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」
は、Ｓｒ、Ｃａ及びＢａから構成された群から選択され
た１種類の元素を意味する。これらの各式で表される強
誘電体層を構成する材料の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9等を
挙げることができる。あるいは又、強誘電体層を構成す
る材料として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ3ＴｉＮｂ
Ｏ9、Ｂｉ3ＴｉＴａＯ9、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＰｂＴ
ａ2Ｏ9等を例示することができるが、これらの場合にお
いても、各金属元素の比率は、結晶構造が変化しない程
度に変化させ得る。即ち、金属元素及び酸素元素の両サ
イトにおける組成ずれがあってもよい。
【００５４】あるいは又、強誘電体層を構成する材料と
して、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰ
ｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコ
ン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、
０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物で
あるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸
化物であるＰＮＺＴといったＰＺＴ系化合物を挙げるこ
とができる。
【００５５】以上に説明した強誘電体層を構成する材料
において、これらの組成を化学量論的組成から外すこと
によって、結晶化温度を変化させることが可能である。
【００５６】強誘電体層を得るためには、強誘電体薄膜
を形成した後の工程において、強誘電体薄膜をパターニ
ングすればよい。場合によっては、強誘電体薄膜のパタ
ーニングは不要である。強誘電体薄膜の形成は、例え
ば、ＭＯＣＶＤ法、パルスレーザアブレーション法、ス
パッタ法、ゾル−ゲル法といった強誘電体薄膜を構成す
る材料に適宜適した方法にて行うことができる。また、
強誘電体薄膜のパターニングは、例えば異方性イオンエ
ッチング（ＲＩＥ）法にて行うことができる。
【００５７】本発明の強誘電体型不揮発性半導体メモリ
においては、強誘電体層の下に第１の電極を形成し、強
誘電体層の上に第２の電極を形成する構成（即ち、第１
の電極は下部電極に相当し、第２の電極は上部電極に相
当する）とすることもできるし、強誘電体層の上に第１
の電極を形成し、強誘電体層の下に第２の電極を形成す
る構成（即ち、第１の電極は上部電極に相当し、第２の
電極は下部電極に相当する）とすることもできる。プレ
ート線は、第２の電極から延在している構成とすること
が、配線構造の簡素化といった観点から好ましい。第１
の電極が共通である構造として、具体的には、ストライ
プ状の第１の電極を形成し、かかるストライプ状の第１
の電極の全面を覆うように強誘電体層を形成する構成を
挙げることができる。尚、このような構造においては、
第１の電極と強誘電体層と第２の電極の重複領域がメモ
リセルに相当する。第１の電極が共通である構造とし
て、その他、第１の電極の所定の領域に、それぞれの強
誘電体層が形成され、強誘電体層上に第２の電極が形成
された構造、あるいは又、配線層の所定の表面領域に、
それぞれの第１の電極が形成され、かかるそれぞれの第
１の電極上に強誘電体層が形成され、強誘電体層上に第
２の電極が形成された構造を挙げることができるが、こ
れらの構成に限定するものではない。
【００５８】更には、本発明の強誘電体型不揮発性半導
体メモリにおいて、強誘電体層の下に第１の電極を形成
し、強誘電体層の上に第２の電極を形成する構成の場
合、メモリセルを構成する第１の電極は、所謂ダマシン
構造を有しており、強誘電体層の上に第１の電極を形成
し、強誘電体層の下に第２の電極を形成する構成の場
合、メモリセルを構成する第２の電極は、所謂ダマシン
構造を有していることが、強誘電体層を平坦な下地上に
形成することができるといった観点から好ましい。
【００５９】本発明において、第１の電極あるいは第２
の電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ
2-X、Ｉｒ／ＩｒＯ2-X、ＳｒＩｒＯ3、Ｒｕ、Ｒｕ
Ｏ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／
ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａ
の積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓ
ｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構
造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、
Ｘの値は、０≦Ｘ＜２である。尚、積層構造において
は、「／」の後ろに記載された材料が強誘電体層と接す
る。第１の電極と第２の電極とは、同じ材料から構成さ
れていてもよいし、同種の材料から構成されていてもよ
いし、異種の材料から構成されていてもよい。第１の電
極あるいは第２の電極を形成するためには、第１の電極
を構成する導電材料層あるいは第２の電極を構成する導
電材料層を形成した後の工程において、導電材料層をパ
ターニングすればよい。導電材料層の形成は、例えばス
パッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯ
ＣＶＤ法、あるいはパルスレーザアブレーション法とい
った導電材料層を構成する材料に適宜適した方法にて行
うことができる。また、導電材料層のパターニングは、
例えばイオンミーリング法やＲＩＥ法にて行うことがで
きる。
【００６０】選択用トランジスタや書込用トランジス
タ、読出用トランジスタ、検出用トランジスタは、例え
ば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成す
ることができる。ビット線や配線を構成する材料とし
て、不純物がドーピングされたポリシリコンや高融点金
属材料を挙げることができる。選択用トランジスタと共
通の第１の電極との接続、選択用トランジスタとビット
線との接続等は、接続孔を介して行えばよく、接続孔
は、例えば、タングステンプラグや不純物をドーピング
されたポリシリコンを埋め込むことによって得ることが
できる。
【００６１】本発明において、絶縁層を構成する材料と
して、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ
Ｎ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、
ＢＳＧあるいはＬＴＯを例示することができる。
【００６２】本発明の強誘電体型不揮発性半導体メモリ
においては、１つの書込用トランジスタと１つの検出用
トランジスタと１つの読出用トランジスタに対して、少
なくとも２Ｍ個のメモリセルが設けられているが故に、
１ビット当たりのセル面積を減少させることができる。
更には、複数のメモリユニットブロックを備えているが
故に、一層、１ビット当たりのセル面積の減少を図るこ
とができる。しかも、記憶されたデータに相当する共通
の第１の電極の電位変化を信号検出回路によって検出
し、あるいは又、メモリセルに記憶されたデータに基づ
き共通の第１の電極に生じた電位により検出用トランジ
スタの動作が制御されるが、第１の電極はＭ個のメモリ
セルに共通であるが故に、第１の電極に一種の追加の負
荷容量が付加された状態となっている。その結果、デー
タの読み出し時、プレート線に電圧を印加した際、第１
の電極の電位上昇を抑制することができ、第１の電極と
第２の電極との間に十分な電位差が生じる結果、強誘電
体層に確実に分極反転が発生する。
【００６３】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００６４】（実施の形態１）実施の形態１は、本発明
の第１の態様及び第２の態様に係るゲインセルタイプの
強誘電体型不揮発性半導体メモリ（以下、不揮発性メモ
リと略称する）に関する。実施の形態１の不揮発性メモ
リの回路図を図１に示し、図１におけるメモリユニット
のより具体的な回路図を図２に示す。また、不揮発性メ
モリを構成する各種のトランジスタの模式的なレイアウ
トを図３に示す。尚、図３において、各種のトランジス
タの領域を点線で囲み、活性領域及び配線を実線で示
し、ゲート電極あるいはワード線を一点鎖線で示した。
また、図３の矢印Ａ−Ａに沿って不揮発性メモリを切断
したときのビット線の延びる方向と平行における実施の
形態１の不揮発性メモリの模式的な一部断面図を図４に
示し、図３の矢印Ｂ−Ｂに沿って不揮発性メモリを切断
したときのビット線の延びる方向と平行における実施の
形態１の不揮発性メモリの模式的な一部断面図を図５に
示す。図においては、ビット線方向に隣接する２つのメ
モリユニットブロック（１つの不揮発性メモリを構成す
る）を図示するが、メモリユニットブロックの一方の構
成要素の参照番号には「’」を付した。図１における参
照番号１７，１７’等は、図３〜図５における接続孔や
配線の参照番号と対応している。２つのメモリユニット
ブロックは同一の構成であるが故に、以下、一方のメモ
リユニットブロックについて説明を行う。また、図１に
おいて、メモリユニット内にプレート線が延びているメ
モリユニットにあっては、メモリユニットを構成するメ
モリセルが係るプレート線によって制御されることを意
味する。一方、メモリユニット内にプレート線が延びて
いないメモリユニットにあっては、メモリユニットを構
成するメモリセルが係るプレート線によって制御されな
いことを意味する。
【００６５】実施の形態１の不揮発性メモリは、（Ａ）
信号検出回路と、（Ｂ）複数のメモリユニットブロック
ＭＢ，ＭＢ’、から成り、例えば、メモリユニットブロ
ックＭＢは、（Ｂ−１）選択用トランジスタＴＲSと、
（Ｂ−２）Ｍ個（但し、Ｍ≧２であり、実施の形態１に
おいては、Ｍ＝８）のメモリセルＭＣMから構成された
メモリユニットＭＵと、（Ｂ−３）Ｍ本のプレート線Ｐ
ＬM、から成る。
【００６６】そして、各メモリセルＭＣmは、第１の電
極２１と強誘電体層２２と第２の電極２３とから成り、
メモリユニットブロックＭＢのメモリユニットＭＵにお
いて、メモリセルＭＣmの第１の電極２１は共通であ
り、この共通の第１の電極２１（共通ノードＣＮと呼ぶ
場合がある）は、メモリユニットブロックＭＢの選択用
トランジスタＴＲSを介して、信号検出回路に接続され
ている。また、メモリユニットブロックＭＢのメモリユ
ニットＭＵにおいて、第ｍ番目（但し、ｍ＝１，２・・
・，Ｍ）のメモリセルＭＣmの第２の電極２３は、メモ
リユニットブロックＭＢの第ｍ番目のプレート線ＰＬm
に接続されている。そして、信号検出回路は、メモリユ
ニットブロックＭＢのメモリユニットＭＵにおける共通
の第１の電極２１（共通ノードＣＮ）の電位変化（メモ
リセルＭＣmに記憶されたデータに基づく）を検出し、
この検出結果をビット線ＢＬに電流又は電圧として伝達
する。この信号検出回路は、具体的には、次に説明する
書込用トランジスタＴＲWと、読出用トランジスタＴＲR
と、検出用トランジスタＴＲDから構成されている。
【００６７】あるいは又、実施の形態１の不揮発性メモ
リは、（Ａ）ビット線ＢＬと、（Ｂ）書込用トランジス
タＴＲWと、（Ｃ）読出用トランジスタＴＲRと、（Ｄ）
検出用トランジスタＴＲDと、（Ｅ）複数のメモリユニ
ットブロックＭＢ，ＭＢ’、から成り、例えば、メモリ
ユニットブロックＭＢは、（Ｅ−１）選択用トランジス
タＴＲSと、（Ｅ−２）Ｍ個（但し、Ｍ≧２であり、実
施の形態１においては、Ｍ＝８）のメモリセルＭＣMか
ら構成されたメモリユニットＭＵと、（Ｅ−３）Ｍ本の
プレート線ＰＬM、から成る。
【００６８】そして、各メモリセルＭＣmは、第１の電
極２１と強誘電体層２２と第２の電極２３とから成り、
メモリユニットブロックＭＢのメモリユニットＭＵにお
いて、メモリセルＭＣMの第１の電極２１は共通であ
り、この共通の第１の電極２１（共通ノードＣＮ）は、
メモリユニットブロックＭＢの選択用トランジスタＴＲ
S、及び、書込用トランジスタＴＲWを介して、ビット線
ＢＬに接続されている。更には、メモリユニットブロッ
クＭＢのメモリユニットＭＵにおいて、第ｍ番目（但
し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣmの第２
の電極２３は、メモリユニットブロックＭＢの第ｍ番目
のプレート線ＰＬmに接続されている。また、検出用ト
ランジスタＴＲDの一端は所定の電位（例えば、電源Ｖ
cc）を有する配線に接続され、他端は読出用トランジス
タＴＲRを介してビット線ＢＬに接続されている。
【００６９】より具体的には、各種のトランジスタはＭ
ＯＳ型ＦＥＴから構成され、書込用トランジスタＴＲW
の一方のソース／ドレイン領域１４は接続孔１５を介し
てビット線ＢＬに接続され、他方のソース／ドレイン領
域１４は接続孔１８Ｂ、配線（サブビット線と呼ぶ場合
がある）１９、接続孔１８Ｃを介して選択用トランジス
タＴＲSの一方のソース／ドレイン領域１４に接続され
ている。また、検出用トランジスタＴＲDの一方のソー
ス／ドレイン領域１４は、所定の電位（電源Ｖc c）を有
する配線（例えば、不純物層から構成された電源線）に
接続され、他方のソース／ドレイン領域１４は、読出用
トランジスタＴＲRの一方のソース／ドレイン領域１４
に接続されている。尚、検出用トランジスタＴＲDの他
方のソース／ドレイン領域１４と読出用トランジスタＴ
ＲRの一方のソース／ドレイン領域１４とは１つのソー
ス／ドレイン領域１４を占めている。ここで、或るトラ
ンジスタのソース／ドレイン領域１４と他のトランジス
タのソース／ドレイン領域１４とが共通であるとは、１
つのソース／ドレイン領域１４を占めていることを意味
し、あるいは又、配線で接続されていることを意味す
る。以下の説明においても同様である。
【００７０】更には、読出用トランジスタＴＲRの他方
のソース／ドレイン領域１４は接続孔１５を介してビッ
ト線ＢＬに接続されている。読出用トランジスタＴＲR
の他方のソース／ドレイン領域１４と書込用トランジス
タＴＲWの一方のソース／ドレイン領域１４とは１つの
ソース／ドレイン領域１４を占めている。また、選択用
トランジスタＴＲSの他方のソース／ドレイン領域１４
は、接続孔１７を介して共通の第１の電極２１（共通ノ
ードＣＮ）に接続されている。書込用トランジスタＴＲ
Wの他方のソース／ドレイン領域１４及び選択用トラン
ジスタの一方のソース／ドレイン領域１４は、接続孔１
８Ｂ，１８Ｃ、サブビット線１９、接続孔１８Ａを介し
て検出用トランジスタＴＲDのゲート電極に接続されて
いる。尚、メモリユニットブロックＭＢA’を構成する
選択用トランジスタＴＲS’の一方のソース／ドレイン
領域１４は、接続孔１８Ｃ、サブビット線１９、接続孔
１８Ｂを介して書込用トランジスタＴＲWの他方のソー
ス／ドレイン領域１４に接続され、他方のソース／ドレ
イン領域１４は接続孔１７’を介してメモリユニットブ
ロックＭＢA’を構成する共通の第１の電極２１（共通
ノード）に接続されている。
【００７１】そして、メモリユニットブロックＭＢの例
えばメモリセルＭＣmへのデータの書き込み時、 書込用トランジスタＴＲW、及び、 メモリユニットブロックＭＢの選択用トランジスタ
ＴＲS、が導通状態とされ、 読出用トランジスタＴＲR、及び、 メモリユニットブロックＭＢ以外のメモリユニット
ブロックＭＢ’の選択用トランジスタＴＲS’、が非導
通状態とされ、メモリユニットブロックＭＢの例えばメ
モリセルＭＣmに記憶されたデータの読み出し時、 書込用トランジスタＴＲW、及び、 メモリユニットブロックＭＢ以外のメモリユニット
ブロックＭＢ’の選択用トランジスタＴＲS’、が非導
通状態とされ、 読出用トランジスタＴＲR、及び、 メモリユニットブロックＭＢの選択用トランジスタ
ＴＲS、が導通状態とされ、メモリユニットブロックＭ
ＢのメモリセルＭＣmに記憶されたデータに基づき共通
の第１の電極２１（共通ノードＣＮ）に生じた電位によ
り、検出用トランジスタＴＲDの動作が制御される。
【００７２】書込用トランジスタＴＲW、読出用トラン
ジスタＴＲR、及び、選択用トランジスタＴＲS，Ｔ
ＲS’の動作を制御するためのワード線ＷＬW，ＷＬR，
ＷＬS，ＷＬS’は、ワード線デコーダ／ドライバＷＤに
接続されている。これらのワード線は、図４及び図５の
紙面垂直方向に延びている。一方、ビット線ＢＬは、セ
ンスアンプＳＡに接続されている。プレート線ＰＬMは
プレート線デコーダ／ドライバＰＤに接続されている。
各ワード線ＷＬW，ＷＬR，ＷＬS，ＷＬS’は、図４及び
図５の紙面垂直方向に隣接する別の不揮発性メモリとで
共通である。また、不揮発性メモリを構成するメモリセ
ルＭＣmの第２の電極２３は、図４及び図５の紙面垂直
方向に隣接する別の不揮発性メモリを構成するメモリセ
ルの第２の電極と共通であり、プレート線ＰＬmを兼ね
ている。
【００７３】先ず、実施の形態１の不揮発性メモリへの
データの書き込み動作を、以下、説明する。尚、一例と
して、プレート線ＰＬmに接続されたメモリセルＭＣmに
データを書き込むものとする。図６に動作波形を示す。
尚、図６及び後述する図７中、括弧内の数字は、以下に
説明する工程の番号と対応している。
【００７４】（１Ａ）待機状態では、ビット線、全ワー
ド線、全プレート線が０ボルトとなっている。更には、
共通ノードＣＮも０ボルトで浮遊状態となっている。書
き込み動作時、読出用トランジスタＴＲR、及び、メモ
リユニットブロックＭＢ以外のメモリユニットブロック
ＭＢ’の選択用トランジスタＴＲS’は、常にオフ状態
にある。
【００７５】（２Ａ）データ書き込みの開始時、選択プ
レート線ＰＬmの電位をＶccとし、非選択プレート線Ｐ
Ｌj（ｊ≠ｍ）の電位を（１／２）Ｖccとする。これに
よって、浮遊状態の共通ノードＣＮの電位は、プレート
線ＰＬMとのカップリングにより、概ね（１／２）Ｖcc
近傍まで上昇する。また、選択メモリセルにデータ
「１」を書き込む場合には、ビット線ＢＬの電位をＶcc
とし、データ「０」を書き込む場合には、ビット線ＢＬ
の電位を０ボルトとする。
【００７６】（３Ａ）その後、書込用トランジスタＴＲ
W及び選択用トランジスタＴＲSをオン状態とする。これ
によって、共通ノードＣＮの電位は、選択メモリセルに
データ「１」を書き込む場合には、Ｖccとなり、データ
「０」を書き込む場合には、０ボルトとなる。尚、選択
プレート線ＰＬmにはＶccが印加された状態にあるの
で、共通ノードＣＮの電位が０ボルトの場合、選択メモ
リセルＭＣmにデータ「０」が書き込まれる。一方、共
通ノードＣＮの電位がＶccの場合、選択メモリセルＭＣ
mには何らデータが書き込まれない。
【００７７】（４Ａ）次いで、選択プレート線ＰＬmの
電位を０ボルトとする。共通ノードＣＮの電位がＶccの
場合、選択メモリセルＭＣmにデータ「１」が書き込ま
れる。選択メモリセルＭＣmに既にデータ「０」が書き
込まれている場合には、選択メモリセルＭＣmに何ら変
化は生じない。
【００７８】（５Ａ）その後、ビット線ＢＬを０ボルト
と印加する。
【００７９】（６Ａ）更に、非選択プレート線ＰＬjを
０ボルトとし、書込用トランジスタＴＲW及び選択用ト
ランジスタＴＲSをオフ状態とする。
【００８０】他のメモリセルＭＣmにデータを書き込む
場合には、同様の操作を繰り返す。このような書き込み
動作においては、非選択メモリセルＭＣjに（±１／
２）Ｖc cのディスターブが発生するが、Ｖccの値を適切
に設定することによって、非選択メモリセルＭＣjにお
けるデータの破壊を確実に防止することができる。
【００８１】次に、実施の形態１の不揮発性メモリから
データを読み出し、データを再書き込みする動作を、以
下、説明する。尚、一例として、プレート線ＰＬmに接
続されたメモリセルＭＣmからデータを読み出し、デー
タを再書き込みするものとする。図７に動作波形を示
す。
【００８２】（１Ｂ）待機状態では、ビット線、ワード
線、全プレート線が０ボルトとなっている。更には、共
通ノードＣＮも０ボルトで浮遊状態となっている。デー
タの読出し時、及び、再書込み時、メモリユニットブロ
ックＭＢ以外のメモリユニットブロックＭＢ’の選択用
トランジスタＴＲS’は、常にオフ状態にある。
【００８３】（２Ｂ）データ読み出し時、選択プレート
線ＰＬmにＶccを印加する。このとき、選択メモリセル
ＭＣmにデータ「１」が記憶されていれば、強誘電体層
に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣ
Ｎの電位が上昇する。一方、選択メモリセルＭＣmにデ
ータ「０」が記憶されていれば、強誘電体層に分極反転
が生ぜず、共通ノードＣＮの電位は殆ど上昇しない。即
ち、共通ノードＣＮは、非選択メモリセルの強誘電体層
を介して複数の非選択プレート線ＰＬjにカップリング
されているので、共通ノードＣＮの電位は０ボルトに比
較的近いレベルに保たれる。このようにして、選択メモ
リセルＭＣmに記憶されたデータに依存して共通ノード
ＣＮの電位に変化が生じる。従って、選択メモリセルの
強誘電体層には、分極反転に十分な電界を与えることが
できる。
【００８４】（３Ｂ）次に、ビット線ＢＬを浮遊状態と
し、選択用トランジスタＴＲS及び読出用トランジスタ
ＴＲRをオン状態とする。これによって、選択メモリセ
ルＭＣmに記憶されたデータに基づき共通の第１の電極
（共通ノードＣＮ）に生じた電位により、検出用トラン
ジスタＴＲDの動作が制御される。具体的には、検出用
トランジスタＴＲDの一方のソース／ドレイン領域１４
は所定の電位Ｖccを有する配線に接続されているので、
選択メモリセルＭＣmにデータ「１」が記憶されていれ
ば、検出用トランジスタＴＲDがオン状態となり、かか
る配線から検出用トランジスタＴＲD及び読出用トラン
ジスタＴＲRを介してビット線ＢＬに電流が流れ、ビッ
ト線ＢＬの電位が上昇する。一方、選択メモリセルＭＣ
mにデータ「０」が記憶されていれば、検出用トランジ
スタＴＲDはオフ状態となり、ビット線ＢＬの電位は上
昇しない。ここで、検出用トランジスタＴＲDの閾値を
Ｖth、検出用トランジスタＴＲDのゲート電極の電位
（即ち、共通ノードＣＮの電位）をＶgとすれば、ビッ
ト線ＢＬの電位は概ね（Ｖg−Ｖth）となる。尚、検出
用トランジスタＴＲDをディプレッション型のＮＭＯＳ
ＦＥＴとすれば、閾値Ｖthは負の値をとる。これによ
り、ビット線ＢＬの負荷の大小に拘わらず、安定したセ
ンス信号量を確保できる。尚、検出用トランジスタＴＲ
DをＰＭＯＳＦＥＴから構成することもできる。以下の
実施の形態においても同様である。
【００８５】（４Ｂ）次いで、選択用トランジスタＴＲ
S及び読出用トランジスタＴＲRをオフ状態とする。
【００８６】（５Ｂ）その後、ビット線ＢＬに接続され
たセンスアンプＳＡを活性化してデータを増幅し、デー
タの読み出し動作を完了する。
【００８７】以上の動作によって、選択メモリセルＭＣ
mに記憶されていたデータが一旦破壊されてしまうの
で、データの再書き込み動作を行う。
【００８８】（６Ｂ）そのために、先ず、非選択プレー
ト線ＰＬj（ｊ≠ｍ）の電位を（１／２）Ｖccとする。
【００８９】（７Ｂ）その後、選択用トランジスタＴＲ
S及び書込用トランジスタＴＲWをオン状態とする。これ
によって、共通ノードＣＮの電位はビット線ＢＬの電位
と等しくなる。即ち、選択メモリセルＭＣmに記憶され
ていたデータが「１」の場合には、共通ノードＣＮの電
位はＶccとなり、選択メモリセルＭＣmに記憶されてい
たデータが「０」の場合には、共通ノードＣＮの電位は
０ボルトとなる。選択プレート線ＰＬmの電位はＶccの
ままであるが故に、共通ノードＣＮの電位が０ボルトの
場合、選択メモリセルＭＣmにはデータ「０」が再書き
込みされる。
【００９０】（８Ｂ）次に、選択プレート線ＰＬmの電
位を０ボルトとする。これによって、選択メモリセルＭ
Ｃmに記憶されていたデータが「１」の場合には、共通
ノードＣＮの電位がＶccであるが故に、データ「１」が
再書き込みされる。選択メモリセルＭＣmにデータ
「０」が既に再書き込みされていた場合には、選択メモ
リセルに変化は生じない。
【００９１】（９Ｂ）その後、ビット線ＢＬを０ボルト
とする。
【００９２】（１０Ｂ）最後に、非選択プレート線ＰＬ
jを０ボルトとし、選択用トランジスタＴＲS及び書込用
トランジスタＴＲWをオフ状態とする。
【００９３】他のメモリセルＭＣmからデータを読み出
し、データを再書き込みする場合には、同様の操作を繰
り返す。
【００９４】上述の工程（２Ｂ）において、メモリユニ
ットＭＵを構成するメモリセルの個数（Ｍ）は、選択メ
モリセルの強誘電体層に十分に大きな電界を与えて、か
かる強誘電体層に確実に分極反転が生じるような個数と
する必要がある。即ち、Ｍの値が値が小さ過ぎると、工
程（２Ｂ）において、選択プレート線ＰＬmにＶccを印
加したとき、第２の電極と第１の電極とのカップリング
によって、浮遊状態にある第１の電極の電位が大きく上
昇してしまい、第２の電極と第１の電極との間に十分な
る電界が形成されず、強誘電体層に分極反転が生じなく
なる。一方、第１の電極に現れる電位（信号電位と呼
ぶ）は、蓄積電荷量を負荷容量で除したものなので、Ｍ
の値が大き過ぎると、第１の電極に現れる電位が低くな
り過ぎる。
【００９５】図８に、Ｍの値と信号電位との関係をシミ
ュレーションした結果を示す。ここでは、メモリセルに
おける強誘電体層のヒステリシス実測値を基に、図１及
び図２に示した回路におけるメモリセルの個数（Ｍ）と
信号電位の関係を求めた。尚、各メモリセルを構成する
強誘電体層の面積を０．５μｍ2とし、共通ノードＣＮ
のメモリセル以外の負荷容量（主に、検出用トランジス
タＴＲDのゲート容量）を２ｆＦ、電源電圧Ｖccを２．
５ボルトとした。
【００９６】選択プレート線ＰＬmにＶccを印加したと
き、選択メモリセルにデータ「１」が記憶されていれ
ば、第１の電極と第２の電極との間にあっては、強誘電
体層の分極を反転する方向に電界が生じる。従って、こ
のような選択メモリセルからの信号電位（浮遊状態の第
１の電極に現れる電位であり、検出用トランジスタＴＲ
Dのゲート電極に印加される電位Ｖg）は、データ「０」
が記憶されていた場合よりも高くなる。そして、データ
「１」が記憶されていた場合の信号電位と、データ
「０」が記憶されていた場合の信号電位との差が大きい
ほど、データ読み出しの信頼性が高くなる。
【００９７】Ｍの値が１の場合、図３１の（Ｂ）に示し
た回路と等価となり、共通ノードＣＮにおける負荷容量
が小さ過ぎる結果、データ「１」が記憶されていた場合
の信号電位と、データ「０」が記憶されていた場合の信
号電位は、共に２．２ボルト程度まで上昇してしまい、
選択プレート線ＰＬmに印加されたＶcc（＝２．５ボル
ト）との間の電位差は、約０．３ボルトしかない。従っ
て、強誘電体層の分極反転が不十分であり、選択メモリ
セルからのデータの読み出しが困難となる。
【００９８】一方、Ｍの値が２以上となると、選択メモ
リセルにおいては、選択プレート線ＰＬmに印加された
Ｖcc（＝２．５ボルト）と信号電位との間の電位差（図
８では、「信号量」で表示する）が十分に大きくなり、
選択メモリセルからデータを確実に読み出すことが可能
となる。尚、Ｍの値を増加させるに従い、共通ノードＣ
Ｎの負荷容量が増加し、Ｍの値が或るレベルを超える
と、今度は、選択プレート線ＰＬmに印加されたＶccと
信号電位との間の電位差である信号量の値が低下し始め
る。
【００９９】このように、Ｍの値には最適値が存在し、
かかるＭの最適値は、２≦Ｍ≦１２８、好ましくは、４
≦Ｍ≦３２であることが判った。
【０１００】サブビット線１９には、共通ノードがＮ個
（実施の形態１においては２つ）しか接続されておら
ず、サブビット線容量や接合容量に起因する寄生容量は
非常に小さい。従って、サブビット線１９の負荷容量
は、選択されたメモリユニットの非選択メモリセルの数
で規定され、メモリユニットを構成するメモリセルの数
を適切に設定すれば、十分大きなセンス信号量を得るこ
とができる。しかも、サブビット線の負荷容量の殆どが
非選択メモリセルに起因するものであるが故に、不揮発
性メモリの微細化が進み、メモリセルが縮小化しても、
負荷容量も同時にスケーリングされる。従って、センス
信号量は、メモリセルが縮小化されても、殆ど変化しな
い。
【０１０１】以下、実施の形態１の不揮発性メモリの製
造方法を説明するが、他の実施の形態における不揮発性
メモリも同様の方法で製造することができる。
【０１０２】［工程−１００］先ず、不揮発性メモリに
おける各種のトランジスタＴＲW，ＴＲR，ＴＲD，ＴＲS
として機能するＭＯＳ型ＦＥＴを半導体基板１０に形成
する。そのために、例えばＬＯＣＯＳ構造を有する素子
分離領域１１を公知の方法に基づき形成する。尚、素子
分離領域は、トレンチ構造を有していてもよいし、ＬＯ
ＣＯＳ構造とトレンチ構造の組合せとしてもよい。その
後、半導体基板１０の表面を例えばパイロジェニック法
により酸化し、ゲート絶縁膜１２を形成する。次いで、
不純物がドーピングされたポリシリコン層をＣＶＤ法に
て全面に形成した後、ポリシリコン層をパターニング
し、ゲート電極１３を形成する。このゲート電極１３は
ワード線を兼ねている。尚、ゲート電極１３をポリシリ
コン層から構成する代わりに、ポリサイドや金属シリサ
イドから構成することもできる。次に、半導体基板１０
にイオン注入を行い、ＬＤＤ構造を形成する。その後、
全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉ
Ｏ2層をエッチバックすることによって、ゲート電極１
３の側面にゲートサイドウオール（図示せず）を形成す
る。次いで、半導体基板１０にイオン注入を施した後、
イオン注入された不純物の活性化アニール処理を行うこ
とによって、ソース／ドレイン領域１４を形成する。
【０１０３】［工程−１１０］次いで、ＳｉＯ2から成
る下層絶縁層１６ＡをＣＶＤ法にて形成した後、書込用
トランジスタＴＲWの一方のソース／ドレイン領域１４
及び読出用トランジスタＴＲRの他方のソース／ドレイ
ン領域１４、書込用トランジスタＴＲWの他方のソース
／ドレイン領域１４、検出用トランジスタＴＲDのゲー
ト電極、選択用トランジスタＴＲSの一方のソース／ド
レイン領域１４のそれぞれの上方の下層絶縁層１６Ａに
開口部をＲＩＥ法にて形成する。そして、かかる開口部
内を含む下層絶縁層１６Ａ上に不純物がドーピングされ
たポリシリコン層をＣＶＤ法にて形成する。これによっ
て、接続孔（コンタクトホール）１５，１８Ａ，１８
Ｂ，１８Ｃを得ることができる。次に、下層絶縁層１６
Ａ上のポリシリコン層をパターニングすることによっ
て、ビット線ＢＬ及びサブビット線１９を形成する。サ
ブビット線１９によって、接続孔１８Ａ，１８Ｂ，１８
Ｃが電気的に接続される。その後、ＢＰＳＧから成る上
層絶縁層１６ＢをＣＶＤ法にて全面に形成する。尚、Ｂ
ＰＳＧから成る上層絶縁層１６Ｂの形成後、窒素ガス雰
囲気中で例えば９００゜Ｃ×２０分間、上層絶縁層をリ
フローさせることが好ましい。更には、必要に応じて、
例えば化学的機械的研磨法（ＣＭＰ法）にて上層絶縁層
１６Ｂの頂面を化学的及び機械的に研磨し、上層絶縁層
１６Ｂを平坦化することが望ましい。尚、下層絶縁層と
上層絶縁層を纏めて、絶縁層１６と呼ぶ場合がある。
【０１０４】［工程−１２０］次に、選択用トランジス
タＴＲSの他方のソース／ドレイン領域１４の上方の絶
縁層１６に開口部をＲＩＥ法にて形成した後、かかる開
口部内を、不純物をドーピングしたポリシリコンで埋め
込み、接続孔（コンタクトホール）１７を完成させる。
ビット線ＢＬは、下層絶縁層１６Ａ上を、図の左右方向
に接続孔１７と接触しないように延びている。
【０１０５】尚、接続孔１５，１８Ａ，１８Ｂ，１８
Ｃ，１７は、絶縁層１６に形成された開口部内に、例え
ば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、
ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シ
リサイドから成る金属配線材料を埋め込むことによって
形成することもできる。接続孔１７の頂面は上層絶縁層
１６Ｂの表面と略同じ平面に存在していてもよいし、接
続孔１７の頂部が上層絶縁層１６Ｂの表面に延在してい
てもよい。タングステンにて開口部を埋め込み、接続孔
１７を形成する条件を、以下の表２に例示する。尚、タ
ングステンにて開口部を埋め込む前に、Ｔｉ層及びＴｉ
Ｎ層を順に例えばマグネトロンスパッタ法にて開口部内
を含む絶縁層１６の上に形成することが好ましい。ここ
で、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミック
な低コンタクト抵抗を得ること、ブランケットタングス
テンＣＶＤ法における半導体基板１０の損傷発生の防
止、タングステンの密着性向上のためである。
【０１０６】 ［表２］ Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ形成条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【０１０７】［工程−１３０］次に、絶縁層１６上に、
ＴｉＮから成る密着層（図示せず）を形成することが望
ましい。そして、密着層上にＩｒから成る第１の電極
（下部電極）２１を構成する第１の電極材料層を、例え
ばスパッタ法にて形成し、第１の電極材料層及び密着層
をフォトリソグラフィ技術及びドライエッチング技術に
基づきパターニングすることによって、第１の電極２１
（共通ノードＣＮ）を得ることができる。
【０１０８】［工程−１４０］その後、例えば、ＭＯＣ
ＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強
誘電体材料（具体的には、例えば、結晶化温度７５０゜
ＣのＢｉ2ＳｒＴａ2Ｏ 9）から成る強誘電体薄膜を全面
に形成する。その後、２５０゜Ｃの空気中で乾燥処理を
行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処
理を施し、結晶化を促進させた後、必要に応じて、フォ
トリソグラフィ技術、ドライエッチング技術に基づき強
誘電体薄膜をパターニングして、強誘電体層２２を得
る。
【０１０９】［工程−１５０］次に、ＩｒＯ2-X層、Ｐ
ｔ層を、スパッタ法にて、順次、全面に形成した後、フ
ォトリソグラフィ技術、ドライエッチング技術に基づ
き、Ｐｔ層、ＩｒＯ2-X層、強誘電体層２２を順次、パ
ターニングして、プレート線ＰＬmを兼ねた第２の電極
２３及び強誘電体層２２を形成する。尚、エッチングに
よって、強誘電体層２２にダメージが加わる場合には、
ダメージ回復に必要とされる温度にて、熱処理を行えば
よい。その後、絶縁層１６及び第２の電極２３の上に絶
縁膜２６Ａを形成する。
【０１１０】尚、後述する実施の形態２〜実施の形態５
における不揮発性メモリの製造においては、その後、 ・層間絶縁層２６の形成及び平坦化処理 ・開口部の形成及び接続孔２７の形成 ・第１の電極３１、結晶化温度７００゜ＣのＢｉ2Ｓｒ
（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３２、及び
第２の電極３３の形成 ・絶縁膜３６Ａの形成 を、順次、行えばよい。尚、Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ
0.5）Ｏ9から成る強誘電体層３２に対して、結晶化促進
のための熱処理を、７００゜Ｃの酸素ガス雰囲気で１時
間、行えばよい。
【０１１１】尚、各第２の電極はプレート線を兼ねてい
なくともよい。この場合には、絶縁膜２６Ａ，３６Ａの
形成完了後、第２の電極２３、第２の電極３３を接続孔
（ビアホール）によって接続し、併せて、絶縁膜２６
Ａ，３６Ａ上に、かかる接続孔と接続したプレート線を
形成すればよい。
【０１１２】例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘
電体薄膜の形成条件を、以下の表３に例示する。尚、表
３中、「ｔｈｄ」は、テトラメチルヘプタンジオネート
の略である。また、表３に示したソース原料はテトラヒ
ドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解され
ている。
【０１１３】 ［表３］ ＭＯＣＶＤ法による形成 ソース材料 ：Ｓｒ（ｔｈｄ）2−tetraglyme Ｂｉ（Ｃ6Ｈ5）3 Ｔａ（Ｏ−ｉＣ3Ｈ7）4（ｔｈｄ） 形成温度 ：４００〜７００゜Ｃ プロセスガス：Ａｒ／Ｏ2＝１０００／１０００ｃｍ3 形成速度 ：５〜２０ｎｍ／分
【０１１４】あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る
強誘電体薄膜をパルスレーザアブレーション法、ゾル−
ゲル法、あるいはＲＦスパッタ法にて全面に形成するこ
ともできる。これらの場合の形成条件を、以下の表４、
表５、表６に例示する。尚、ゾル−ゲル法によって厚い
強誘電体薄膜を形成する場合、所望の回数、スピンコー
ト及び乾燥、あるいはスピンコート及び焼成（又は、ア
ニール処理）を繰り返せばよい。
【０１１５】［表４］ パルスレーザアブレーション法による形成 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 形成温度 ：４００〜８００゜Ｃ 酸素濃度 ：３Ｐａ
【０１１６】［表５］ ゾル−ゲル法による形成 原料：Ｂｉ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）3 ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）3］ Ｓｒ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）2 ［ストロンチウム・２エチルヘキサン酸，Ｓｒ（ＯＯ
ｃ）2］ Ｔａ（ＯＥｔ）5 ［タンタル・エトキシド］ スピンコート条件：３０００ｒｐｍ×２０秒 乾燥：２５０゜Ｃ×７分 焼成：４００〜８００゜Ｃ×１時間（必要に応じてＲＴ
Ａ処理を加える）
【０１１７】［表６］ ＲＦスパッタ法による形成 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2 雰囲気圧力：０．２〜１．３Ｐａ 形成温度 ：室温〜６００゜Ｃ プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【０１１８】強誘電体層を、ＰＺＴあるいはＰＬＺＴか
ら構成するときの、マグネトロンスパッタ法によるＰＺ
ＴあるいはＰＬＺＴの形成条件を以下の表７に例示す
る。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ
法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ
法にて形成することもできる。
【０１１９】［表７］ ターゲット ：ＰＺＴあるいはＰＬＺＴ プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 形成温度 ：５００゜Ｃ
【０１２０】更には、ＰＺＴやＰＬＺＴをパルスレーザ
アブレーション法にて形成することもできる。この場合
の形成条件を以下の表８に例示する。
【０１２１】［表８］ ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 形成温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【０１２２】プレート線の延びる方向に隣接した実施の
形態１の２つの不揮発性メモリのそれぞれを構成するメ
モリセル（これらのメモリセルは同じプレート線を共通
している）を、同時に動作させることによって、２つの
メモリセルに相補的に１ビットを記憶させることもでき
るし、独立して動作させることによって、２つのメモリ
セルのＰそれぞれに１ビットを記憶させることもでき
る。これらの動作のより詳細は、実施の形態２において
説明する。
【０１２３】（実施の形態２）実施の形態２は、本発明
の第３の態様及び第４の態様に係るゲインセルタイプの
不揮発性メモリに関する。実施の形態２の不揮発性メモ
リの回路図を図９に示し、図９におけるメモリユニット
のより具体的な回路図を図１０に示す。また、不揮発性
メモリを切断したときのビット線の延びる方向と平行に
おける実施の形態２の不揮発性メモリの模式的な一部断
面図を図１１に示す。図においては、ビット線方向に隣
接する２つのメモリユニットブロック（１つの不揮発性
メモリを構成する）を図示するが、メモリユニットブロ
ックの一方の構成要素の参照番号には「’」を付した。
尚、２つのメモリユニットブロックは同一の構成である
が故に、以下、一方のメモリユニットブロックについて
説明を行う。ここで、図１０には、プレート線の延びる
方向に隣接する別の不揮発性メモリＭBにおける１つの
メモリユニットブロックＭＢBを示すが、このメモリユ
ニットブロックＭＢBはメモリユニットブロックＭＢAと
同じ構成を有する。
【０１２４】実施の形態２の不揮発性メモリＭAは、
（Ａ）信号検出回路と、（Ｂ）複数のメモリユニットブ
ロックＭＢA，ＭＢA’、から成り、例えば、メモリユニ
ットブロックＭＢAは、（Ｂ−１）選択用トランジスタ
ＴＲSAと、（Ｂ−２）それぞれがＭ個（但し、Ｍ≧２で
あり、実施の形態２においては、Ｍ＝８）のメモリセル
ＭＣANMから構成された、Ｎ個（但し、Ｎ≧２であり、
実施の形態２においては、Ｎ＝２）のメモリユニットＭ
ＵANと、（Ｂ−３）Ｍ×Ｎ本のプレート線、から成る。
【０１２５】そして、メモリユニットブロックＭＢAの
Ｎ個のメモリユニットＭＵANは、絶縁層２６（以下、便
宜上、層間絶縁層２６と呼ぶ）を介して積層されてお
り、各メモリセルＭＣANMは、第１の電極２１，３１と
強誘電体層２２，３２と第２の電極２３，３３とから成
る。そして、メモリユニットブロックＭＢAの各メモリ
ユニットＭＵAnにおいて、メモリセルＭＣAnmの第１の
電極は共通であり、これらの共通の第１の電極は、メモ
リユニットブロックＭＢAの選択用トランジスタＴＲSA
を介して、信号検出回路に接続されている。更には、メ
モリユニットブロックＭＢAの第ｎ層目（但し、ｎ＝
１，２・・・，Ｎ）のメモリユニットＭＵAnにおいて、
第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセル
ＭＣAnmの第２の電極は、メモリユニットブロックＭＢA
の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ
(n-1)M+mに接続されている。そして、信号検出回路は、
メモリユニットブロックＭＢAのメモリユニットＭＵAn
における共通の第１の電極の電位変化（メモリセルＭＣ
Anmに記憶されたデータに基づく）を検出し、この検出
結果をビット線ＢＬAに電流又は電圧として伝達する。
この信号検出回路は、具体的には、次に説明する書込用
トランジスタＴＲWと、読出用トランジスタＴＲRと、検
出用トランジスタＴＲDから構成されている。
【０１２６】あるいは又、実施の形態２の不揮発性メモ
リＭAは、（Ａ）ビット線ＢＬAと、（Ｂ）書込用トラン
ジスタＴＲWと、（Ｃ）読出用トランジスタＴＲRと、
（Ｄ）検出用トランジスタＴＲDと、（Ｅ）複数のメモ
リユニットブロックＭＢA，ＭＢA’、から成り、例え
ば、メモリユニットブロックＭＢAは、（Ｅ−１）選択
用トランジスタＴＲSAと、（Ｅ−２）それぞれがＭ個
（但し、Ｍ≧２であり、実施の形態２においては、Ｍ＝
８）のメモリセルＭＣANMから構成された、Ｎ個（但
し、Ｎ≧２であり、実施の形態２においては、Ｎ＝２）
のメモリユニットＭＵANと、（Ｅ−３）Ｍ×Ｎ本のプレ
ート線、から成る。
【０１２７】そして、メモリユニットブロックＭＢAの
Ｎ個のメモリユニットＭＵANは、層間絶縁層２６を介し
て積層されており、各メモリセルＭＣANMは、第１の電
極２１，３１と強誘電体層２２，３２と第２の電極２
３，３３とから成る。メモリユニットブロックＭＢAの
各メモリユニットＭＵAnにおいて、メモリセルＭＣAnm
の第１の電極は共通であり、これらの共通の第１の電極
は、メモリユニットブロックＭＢAの選択用トランジス
タＴＲSA、及び、書込用トランジスタＴＲWを介してビ
ット線ＢＬAに接続されている。具体的には、メモリユ
ニットＭＵA1において、メモリセルＭＣA1Mの第１の電
極２１は共通であり（この共通の第１の電極を第１の共
通ノードＣＮA1と呼ぶ）、共通の第１の電極２１（第１
の共通ノードＣＮA1）は、選択用トランジスタＴＲSA、
及び、書込用トランジスタＴＲWを介してビット線ＢＬA
に接続されている。また、メモリユニットＭＵA2におい
て、メモリセルＭＣA2Mの第１の電極３１は共通であり
（この共通の第１の電極を第２の共通ノードＣＮA2と呼
ぶ）、共通の第１の電極３１（第２の共通ノードＣ
ＮA2）は、選択用トランジスタＴＲSA、及び、書込用ト
ランジスタＴＲWを介してビット線ＢＬAに接続されてい
る。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）
のメモリユニットＭＵAnにおいて、第ｍ番目（但し、ｍ
＝１，２・・・，Ｍ）のメモリセルＭＣAnmの第２の電
極２３，３３は、第［（ｎ−１）Ｍ＋ｍ］番目のプレー
ト線ＰＬ(n-1)M+mに接続されている。尚、このプレート
線ＰＬ(n-1)M +mは、プレート線の延びる方向に隣接する
不揮発性メモリＭBのメモリユニットブロックＭＢBを構
成する各メモリセルＭＣBNMの第２の電極２３，３３に
も接続されている。実施の形態２においては、より具体
的には、各プレート線は、第２の電極２３，３３から延
在している。
【０１２８】選択用トランジスタＴＲSAの一方のソース
／ドレイン領域１４は、接続孔１８Ｃ、サブビット線１
９、接続孔１８Ｂ、書込用トランジスタＴＲWを介して
ビット線ＢＬAに接続されている。一方、選択用トラン
ジスタＴＲSAの他方のソース／ドレイン領域１４は、絶
縁層１６に設けられた接続孔１７を介して、第１層目の
メモリユニットＭＵA1における共通の第１の電極２１
（第１の共通ノードＣＮ A1）に接続されている。更に
は、選択用トランジスタＴＲSAの他方のソース／ドレイ
ン領域１４は、絶縁層１６に設けられた接続孔１７、及
び、層間絶縁層２６に設けられた接続孔２７を介して、
第２層目のメモリユニットＭＵA2における共通の第１の
電極３１（第２の共通ノードＣＮA2）に接続されてい
る。尚、図中、参照番号３６Ａは絶縁膜である。
【０１２９】ビット線ＢＬAは、センスアンプＳＡに接
続されている。また、プレート線ＰＬ(n-1)M+mはプレー
ト線デコーダ／ドライバＰＤに接続されている。更に
は、ワード線ＷＬSは、ワード線デコーダ／ドライバＷ
Ｄに接続されている。ワード線ＷＬは、図１１の紙面垂
直方向に延びている。また、不揮発性メモリＭAのメモ
リユニットブロックＭＢAを構成するメモリセルＭＣA1m
の第２の電極２３は、図１１の紙面垂直方向に隣接する
別の不揮発性メモリＭBのメモリユニットブロックＭＢB
を構成するメモリセルＭＣB1mの第２の電極と共通であ
り、プレート線ＰＬ(n-1)M+mを兼ねている。更には、不
揮発性メモリＭAのメモリユニットブロックＭＢAを構成
するメモリセルＭＣA2mの第２の電極３３は、図１１の
紙面垂直方向に隣接する別の不揮発性メモリＭBのメモ
リユニットブロックＭＢBを構成するメモリセルＭＣB2m
の第２の電極と共通であり、プレート線ＰＬ(n-1)M+mを
兼ねている。また、ワード線ＷＬSは、不揮発性メモリ
ＭAを構成する選択用トランジスタＴＲSAと、図１１の
紙面垂直方向に隣接する別の不揮発性メモリＭBを構成
する選択用トランジスタＴＲSBとで共通である。
【０１３０】検出用トランジスタＴＲDの一端は所定の
電位（例えば、電源Ｖcc）を有する配線に接続され、他
端は読出用トランジスタＴＲRを介してビット線ＢＬAに
接続されている。書込用トランジスタＴＲW、読出用ト
ランジスタＴＲR、及び、検出用トランジスタＴＲDの構
成、これらの動作、これらとメモリユニットブロックと
の関係は、実質的に実施の形態１と同様とすることがで
きるので、詳細な説明は省略する。
【０１３１】そして、メモリユニットブロックＭＢAの
例えばメモリセルＭＣAnmへのデータの書き込み時、 書込用トランジスタＴＲW、及び、 メモリユニットブロックＭＢAの選択用トランジス
タＴＲSA、が導通状態とされ、 読出用トランジスタＴＲR、及び、 メモリユニットブロックＭＢA以外のメモリユニッ
トブロックＭＢA’の選択用トランジスタＴＲSA’、が
非導通状態とされ、メモリユニットブロックＭＢAの例
えばメモリセルＭＣAnmに記憶されたデータの読み出し
時、 書込用トランジスタＴＲW、及び、 メモリユニットブロックＭＢA以外のメモリユニッ
トブロックＭＢA’の選択用トランジスタＴＲSA’、 が非導通状態とされ、 読出用トランジスタＴＲR、及び、 メモリユニットブロックＭＢAの選択用トランジス
タＴＲSA、が導通状態とされ、メモリユニットブロック
ＭＢAの例えばメモリセルＭＣAnmに記憶されたデータに
基づき共通の第１の電極（ＣＮAn）に生じた電位によ
り、検出用トランジスタＴＲDの動作が制御される。
【０１３２】図１０に回路図を示す不揮発性メモリ
ＭA，ＭBにおいて、不揮発性メモリＭA，ＭBを構成する
選択用トランジスタＴＲSA，ＴＲSBは同じワード線ＷＬ
Sに接続されている。そして、対となったメモリセルＭ
ＣAnm，ＭＣBnm（ｎ＝１，２・・・，Ｎ、及び、ｍ＝
１，２・・・，Ｍ）に相補的なデータが記憶される。例
えば、メモリセルＭＣAnm，ＭＣBnm（ここで、ｍは１，
２・・・，８のいずれか）に記憶されたデータを読み出
す場合、ワード線ＷＬSを選択し、プレート線ＰＬj（ｍ
≠ｊ）には、例えば（１／２）Ｖccの電圧を印加した状
態で、プレート線ＰＬ (n-1)M+mを駆動する。ここで、Ｖ
ccは、例えば、電源電圧である。これによって、相補的
なデータに相当する電位が、対となったメモリセルＭＣ
Anm，ＭＣBnmから共通ノードＣＮAn，ＣＮBnに出現し、
その結果、検出用トランジスタＴＲD，検出用トランジ
スタＴＲBD（この検出用トランジスタＴＲBDは、不揮発
性メモリＭBを構成する検出用トランジスタである）の
動作が制御され、相補的なデータに相当する電位が、検
出用トランジスタＴＲD、読出用トランジスタＴＲR、及
び、検出用トランジスタＴＲBD、読出用トランジスタＴ
ＲBR（この読出用トランジスタＴＲBRは、不揮発性メモ
リＭBを構成する読出用トランジスタである）を介して
対となったビット線ＢＬA，ＢＬBに電圧（ビット線電
位）として現れる。そして、かかる対となったビット線
ＢＬA，ＢＬBの電圧（ビット線電位）を、センスアンプ
ＳＡで検出する。
【０１３３】以下、実施の形態２の不揮発性メモリから
データを読み出し、再書き込みする方法について説明す
る。尚、一例として、対となった不揮発性メモリＭA，
ＭBにおける対となった（即ち、プレート線が共通であ
る）メモリセルＭＣA11，ＭＣB 11からデータを読み出す
ものとし、メモリセルＭＣA11にはデータ「１」が、メ
モリセルＭＣB11にはデータ「０」が記憶されていると
する。図１２に動作波形を示す。尚、図１２中、括弧内
の数字は、以下に説明する工程の番号と対応している。
【０１３４】（１Ｃ）待機状態では、ビット線、ワード
線、全プレート線が０ボルトとなっている。更には、共
通ノードＣＮA1，ＣＮA2，ＣＮB1，ＣＮB2も０ボルトで
浮遊状態となっている。データの読出し時、及び、再書
込み時、メモリユニットブロックＭＢA，ＭＢB以外のメ
モリユニットブロックＭＢA’，ＭＢBの選択用トランジ
スタは、常にオフ状態にある。
【０１３５】（２Ｃ）データ読み出し時、選択プレート
線ＰＬ1にＶccを印加する。このとき、選択メモリセル
ＭＣA11にはデータ「１」が記憶されているので、強誘
電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノ
ードＣＮA1，ＣＮA2の電位が上昇する。一方、選択メモ
リセルＭＣB11にはデータ「０」が記憶されているの
で、強誘電体層に分極反転が生ぜず、共通ノードＣ
ＮB1，ＣＮB2の電位は殆ど上昇しない。即ち、共通ノー
ドＣＮB1，ＣＮB2は、非選択メモリセルの強誘電体層を
介して複数の非選択プレート線ＰＬjにカップリングさ
れているので、共通ノードＣＮB1，ＣＮB2の電位は０ボ
ルトに比較的近いレベルに保たれる。このようにして、
選択メモリセルＭＣA11，ＭＣB11に記憶されたデータに
依存して共通ノードＣＮA1，ＣＮA2，ＣＮB1，ＣＮB2の
電位に変化が生じる。従って、選択メモリセルの強誘電
体層には、分極反転に十分な電界を与えることができ
る。
【０１３６】（３Ｃ）次に、ビット線ＢＬA，ＢＬBを浮
遊状態とし、選択用トランジスタＴＲ SA，ＴＲSB及び読
出用トランジスタＴＲR，ＴＲBR（この読出用トランジ
スタＴＲBRは、不揮発性メモリＭBを構成する読出用ト
ランジスタである）をオン状態とする。これによって、
選択メモリセルＭＣA11に記憶されたデータに基づき共
通の第１の電極（共通ノードＣＮA1，ＣＮA2）に生じた
電位により、検出用トランジスタＴＲDの動作が制御さ
れ、選択メモリセルＭＣB11に記憶されたデータに基づ
き共通の第１の電極（共通ノードＣＮB1，ＣＮB2）に生
じた電位により、検出用トランジスタＴＲBD（この検出
用トランジスタＴＲBDは、不揮発性メモリＭ Bを構成す
る検出用トランジスタである）の動作が制御される。具
体的には、検出用トランジスタＴＲDの一方のソース／
ドレイン領域１４は所定の電位Ｖccを有する配線（電
位：Ｖcc）に接続されており、選択メモリセルＭＣA11
にデータ「１」が記憶されているので、検出用トランジ
スタＴＲDがオン状態となり、かかる配線から検出用ト
ランジスタＴＲD及び読出用トランジスタＴＲRを介して
ビット線ＢＬAに電流が流れ、ビット線ＢＬAの電位が上
昇する。一方、選択メモリセルＭＣB11にはデータ
「０」が記憶されているので、検出用トランジスタＴＲ
B Dはオフ状態となり、ビット線ＢＬBの電位は上昇しな
い。
【０１３７】（４Ｃ）次いで、選択用トランジスタＴＲ
SA，ＴＲSB及び読出用トランジスタＴＲR，ＴＲBRをオ
フ状態とする。
【０１３８】（５Ｃ）その後、ビット線ＢＬに接続され
たセンスアンプＳＡを活性化してデータを増幅し、デー
タの読み出し動作を完了する。
【０１３９】以上の動作によって、選択メモリセルＭＣ
A11，ＭＣB11に記憶されていたデータが一旦破壊されて
しまうので、データの再書き込み動作を行う。
【０１４０】（６Ｃ）そのために、先ず、非選択プレー
ト線ＰＬj（ｊ≠１）の電位を（１／２）Ｖccとする。
【０１４１】（７Ｃ）その後、選択用トランジスタＴＲ
SA，ＴＲSB、及び、書込用トランジスタＴＲW，ＴＲBW
（この書込用トランジスタＴＲBWは、不揮発性メモリＭ
Bを構成する書込用トランジスタである）をオン状態と
する。これによって、共通ノードＣＮA1，ＣＮA2，ＣＮ
B1，ＣＮB2の電位はビット線ＢＬA，ＢＬBの電位と等し
くなる。即ち、選択メモリセルＭＣA11に記憶されてい
たデータが「１」の場合には、共通ノードＣＮA1，ＣＮ
A2の電位はＶccとなり、選択メモリセルＭＣB11に記憶
されていたデータが「０」の場合には、共通ノードＣＮ
B1，ＣＮB2の電位は０ボルトとなる。選択プレート線Ｐ
Ｌ1の電位はＶccのままであるが故に、共通ノードＣＮ
B1，ＣＮB2の電位が０ボルトの場合、選択メモリセルＭ
ＣB11にはデータ「０」が再書き込みされる。
【０１４２】（８Ｃ）次に、選択プレート線ＰＬ1の電
位を０ボルトとする。これによって、選択メモリセルＭ
ＣA11に記憶されていたデータが「１」の場合には、共
通ノードＣＮA1，ＣＮA2の電位がＶccであるが故に、デ
ータ「１」が再書き込みされる。選択メモリセルＭＣ
B11にデータ「０」が既に再書き込みされていた場合に
は、選択メモリセルに変化は生じない。
【０１４３】（９Ｃ）その後、ビット線ＢＬを０ボルト
とする。
【０１４４】（１０Ｃ）最後に、非選択プレート線ＰＬ
jを０ボルトとし、選択用トランジスタＴＲSA，Ｔ
ＲSB、及び、書込用トランジスタＴＲW，ＴＲBWをオフ
状態とする。
【０１４５】他のメモリセル（ＭＣAnm，ＭＣBnm）から
データを読み出し、データを再書き込みする場合には、
同様の操作を繰り返す。
【０１４６】不揮発性メモリＭA，ＭBを構成する選択用
トランジスタＴＲSA，ＴＲSBを、それぞれ、異なるワー
ド線ＷＬSA，ＷＬSBに接続し、メモリセルＭＣAnm，Ｍ
ＣBnmを独立して制御し、例えばダミーセル等を用い
て、対となったビット線ＢＬA，ＢＬBの一方に参照電圧
（データ「１」の読み出し電位と、データ「０」の読み
出し電位の中間の参照電位）を印加することによって、
メモリセルＭＣAnm，ＭＣBnmのそれぞれからデータを読
み出すこともできる。このような構成を採用する場合の
回路図は、図１３を参照のこと。尚、選択用トランジス
タＴＲSA，ＴＲ SBを同時に駆動すれば、図１０に示した
回路と等価となる。
【０１４７】このように、各メモリセルＭＣAnm，ＭＣ
Bnm（ｎ＝１，２であり、ｍ＝１，２・・・，８）のそ
れぞれに１ビットがデータとして記憶され（図１３の参
照）、あるいは又、対となったメモリセルＭＣAnm，Ｍ
ＣBnmに相補的なデータが１ビットとして記憶される
（図１０参照）。実際の不揮発性メモリにおいては、こ
の１６ビットあるいは８ビットを記憶するメモリユニッ
トの集合がアクセス単位ユニットとしてアレイ状に配設
されている。そして、選択用トランジスタのワード線Ｗ
ＬS（ＷＬSA，ＷＬSB）、プレート線ＰＬ(n-1)M+mが共
有された複数のアクセス単位ユニットに対して、一括し
て、データの書き込み、あるいは、データの読み出し及
び再書き込みを行う。即ち、メモリアレイにおいては、
全ての不揮発性メモリが一括して、順次、作動状態とな
り、あるいは又、一括して不作動（待機）状態となる。
【０１４８】対となった不揮発性メモリにおける一対の
選択用トランジスタＴＲSA及びＴＲ SBは、ワード線ＷＬ
S、及び、対となったビット線ＢＬA，ＢＬBによって囲
まれた領域を占めている。従って、仮に、ワード線及び
ビット線が最短ピッチで配置されるとすると、対となっ
た不揮発性メモリにおける一対の選択用トランジスタＴ
ＲSA及びＴＲSBの最小面積は、８Ｆ2である。しかしな
がら、トランジスタＴＲSA，ＴＲSB，ＴＲW，ＴＲR，Ｔ
ＲDを、Ｍ組の対となったメモリセルＭＣA1m，Ｍ
ＣA2m，ＭＣB1m，ＭＣB2m（ｍ＝１，２・・・，Ｍ）で
共有するが故に、１ビット当たりの選択用トランジスタ
ＴＲSA，ＴＲSBの数が少なくて済み、また、ワード線Ｗ
ＬSの配置も緩やかなので、不揮発性メモリの縮小化を
図り易い。しかも、周辺回路についても、１本のワード
線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ
／ドライバＰＤでＭビットを選択することができる。従
って、このような構成を採用することで、セル面積が８
Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並の
チップサイズを実現することができる。
【０１４９】（実施の形態３）実施の形態３は、本発明
の第５の態様及び第６の態様に係るゲインセルタイプの
不揮発性メモリに関する。実施の形態３の不揮発性メモ
リの回路図を図１４に示し、図１４におけるメモリユニ
ットのより具体的な回路図を図１５に示す。また、不揮
発性メモリを切断したときのビット線の延びる方向と平
行における実施の形態３の不揮発性メモリの模式的な一
部断面図を図１６に示す。図においては、ビット線方向
に隣接する２つのメモリユニットブロック（１つの不揮
発性メモリを構成する）を図示するが、メモリユニット
ブロックの一方の構成要素の参照番号には「’」を付し
た。尚、２つのメモリユニットブロックは同一の構成で
あるが故に、以下、一方のメモリユニットブロックにつ
いて説明を行う。ここで、図１５には、プレート線の延
びる方向に隣接する別の不揮発性メモリＭBにおける１
つのメモリユニットブロックＭＢBを示すが、このメモ
リユニットブロックＭＢBはメモリユニットブロックＭ
ＢAと同じ構成を有する。
【０１５０】実施の形態３の不揮発性メモリＭAは、
（Ａ）信号検出回路と、（Ｂ）複数のメモリユニットブ
ロックＭＢA，ＭＢA’、から成り、例えば、メモリユニ
ットブロックＭＢAは、（Ｂ−１）Ｎ個（但し、Ｎ≧２
であり、実施の形態３においては、Ｎ＝２）の選択用ト
ランジスタＴＲSANと、（Ｂ−２）それぞれがＭ個（但
し、Ｍ≧２であり、実施の形態３においては、Ｍ＝８）
のメモリセルＭＣANMから構成された、Ｎ個のメモリユ
ニットＭＵANと、（Ｂ−３）Ｍ本のプレート線ＰＬM、
から成る。
【０１５１】そして、メモリユニットブロックＭＢAに
おけるＮ個のメモリユニットＭＵANは、絶縁層（層間絶
縁層２６）を介して積層されている。各メモリセルＭＣ
Anmは、第１の電極２１，３１と強誘電体層２２，３２
と第２の電極２３，３３とから成り、メモリユニットブ
ロックＭＢAの各メモリユニットＭＵAnにおいて、メモ
リセルＭＣAnmの第１の電極２１，３１は共通であり、
メモリユニットブロックＭＢAの第ｎ番目（但し、ｎ＝
１，２・・・，Ｎ）のメモリユニットＭＵAnにおける共
通の第１の電極は、メモリユニットブロックＭＢAの第
ｎ番目の選択用トランジスタＴＲSAnを介して、信号検
出回路に接続されている。更には、メモリユニットブロ
ックＭＢAの第ｎ番目のメモリユニットＭＵAnにおい
て、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリ
セルＭＣAnmの第２の電極は、メモリユニットブロック
ＭＢAのメモリユニットＭＵAn間で共通とされた第ｍ番
目のプレート線ＰＬmに接続されている。そして、信号
検出回路は、メモリユニットブロックＭＢAのメモリユ
ニットＭＵAnにおける共通の第１の電極の電位変化（メ
モリセルＭＣAnmに記憶されたデータに基づく）を検出
し、この検出結果をビット線ＢＬAに電流又は電圧とし
て伝達する。この信号検出回路は、具体的には、次に説
明する書込用トランジスタＴＲWと、読出用トランジス
タＴＲRと、検出用トランジスタＴＲDから構成されてい
る。
【０１５２】あるいは又、実施の形態３の不揮発性メモ
リＭAは、（Ａ）ビット線ＢＬAと、（Ｂ）書込用トラン
ジスタＴＲWと、（Ｃ）読出用トランジスタＴＲRと、
（Ｄ）検出用トランジスタＴＲDと、（Ｅ）複数のメモ
リユニットブロックＭＢA，ＭＢA’、から成り、例え
ば、メモリユニットブロックＭＢAは、（Ｅ−１）Ｎ個
（但し、Ｎ≧２であり、実施の形態３においては、Ｍ＝
２）の選択用トランジスタＴＲSANと、（Ｅ−２）それ
ぞれがＭ個（但し、Ｍ≧２であり、実施の形態３におい
ては、Ｍ＝８）のメモリセルＭＣANMから構成された、
Ｎ個のメモリユニットＭＵANと、（Ｅ−３）Ｍ本のプレ
ート線ＰＬM、から成る。
【０１５３】そして、メモリユニットブロックＭＢAに
おけるＮ個のメモリユニットＭＵANは、絶縁層（層間絶
縁層２６）を介して積層されている。各メモリセルは、
第１の電極と強誘電体層と第２の電極とから成る。具体
的には、第１番目（以下、第１層目と呼ぶ）のメモリユ
ニットＭＵA1を構成する各メモリセルＭＣA1Mは、第１
の電極２１と強誘電体層２２と第２の電極２３とから成
り、第２番目（以下、第２層目と呼ぶ）のメモリユニッ
トＭＵA2を構成する各メモリセルＭＣA2Mは、第１の電
極３１と強誘電体層３２と第２の電極３３とから成る。
更には、各メモリユニットＭＵAnにおいて、メモリセル
ＭＣAnmの第１の電極２１，３１は共通である。具体的
には、第１層目のメモリユニットＭＵA1において、メモ
リセルＭＣA1Mの第１の電極２１は共通である。この共
通の第１の電極２１を第１の共通ノードＣＮA1と呼ぶ場
合がある。また、第２層目のメモリユニットＭＵA2にお
いて、メモリセルＭＣA2Mの第１の電極３１は共通であ
る。この共通の第１の電極３１を第２の共通ノードＣＮ
A2と呼ぶ場合がある。更には、第ｎ番目（但し、ｎ＝
１，２・・・，Ｎであり、第ｎ層目と呼ぶ）のメモリユ
ニットＭＵAnにおいて、第ｍ番目（但し、ｍ＝１，２・
・・，Ｍ）のメモリセルの第２の電極２３，３３は、メ
モリユニットＭＵAn間で共通とされた第ｍ番目のプレー
ト線ＰＬmに接続されている。実施の形態３において
は、より具体的には、各プレート線は、第２の電極２
３，３３から延在している。
【０１５４】第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）
のメモリユニットＭＵAnにおける共通の第１の電極は、
第ｎ番目の選択用トランジスタＴＲSAn、及び、書込用
トランジスタＴＲWを介してビット線ＢＬAに接続されて
いる。具体的には、各選択用トランジスタＴＲSA1，Ｔ
ＲSA2の一方のソース／ドレイン領域１４は、接続孔１
８Ｃ、サブビット線１９、接続孔１８Ｂ、書込用トラン
ジスタＴＲWを介してビット線ＢＬAに接続されている。
一方、第１番目の選択用トランジスタＴＲSA1の他方の
ソース／ドレイン領域１４は、絶縁層１６に設けられた
接続孔１７を介して、第１層目のメモリユニットＭＵA1
における共通の第１の電極２１（第１の共通ノードＣＮ
A1）に接続されている。また、第２番目の選択用トラン
ジスタＴＲ SA2の他方のソース／ドレイン領域１４は、
絶縁層１６に設けられた接続孔１７、パッド部２５、及
び、層間絶縁層２６に設けられた接続孔２７を介して、
第２層目のメモリユニットＭＵA2における共通の第１の
電極３１（第２の共通ノードＣＮA2）に接続されてい
る。
【０１５５】ビット線ＢＬAは、センスアンプＳＡに接
続されている。また、プレート線ＰＬMはプレート線デ
コーダ／ドライバＰＤに接続されている。更には、ワー
ド線ＷＬS1，ＷＬS2は、ワード線デコーダ／ドライバＷ
Ｄに接続されている。ワード線ＷＬS1，ＷＬS2は、図１
６の紙面垂直方向に延びている。また、不揮発性メモリ
ＭAを構成するメモリセルＭＣA1mの第２の電極２３は、
図１６の紙面垂直方向に隣接する不揮発性メモリＭBを
構成するメモリセルＭＣB1mの第２の電極２３と共通で
あり、プレート線ＰＬmを兼ねている。更には、不揮発
性メモリＭAを構成するメモリセルＭＣA2Mの第２の電極
３３は、図１６の紙面垂直方向に隣接する不揮発性メモ
リＭBを構成するメモリセルＭＣB2mの第２の電極３３と
共通であり、プレート線ＰＬmを兼ねている。これらの
プレート線ＰＬmは、図示しない領域において接続され
ている。また、ワード線ＷＬS1は、不揮発性メモリＭA
を構成する選択用トランジスタＴＲSA1と、図１６の紙
面垂直方向に隣接する不揮発性メモリＭBを構成する選
択用トランジスタＴＲSB1とで共通である。更には、ワ
ード線ＷＬS2は、不揮発性メモリＭAを構成する選択用
トランジスタＴＲSA2と、図１６の紙面垂直方向に隣接
する不揮発性メモリＭBを構成する選択用トランジスタ
ＴＲSB2とで共通である。
【０１５６】検出用トランジスタＴＲDの一端は所定の
電位（例えば、電源Ｖcc）を有する配線に接続され、他
端は読出用トランジスタＴＲRを介してビット線ＢＬAに
接続されている。書込用トランジスタＴＲW、読出用ト
ランジスタＴＲR、及び、検出用トランジスタＴＲDの構
成、これらの動作、これらとメモリユニットブロックと
の関係は、実質的に実施の形態１と同様とすることがで
きるので、詳細な説明は省略する。
【０１５７】そして、例えば、メモリユニットブロック
ＭＢAの第ｎ番目のメモリユニットＭＵAnのメモリセル
ＭＣAnmへのデータの書き込み時、 書込用トランジスタＴＲW、及び、 メモリユニットブロックＭＢAの第ｎ番目の選択用
トランジスタＴＲSAn、が導通状態とされ、 読出用トランジスタＴＲR、 メモリユニットブロックＭＢAの第ｎ番目の選択用
トランジスタＴＲSAn以外の選択用トランジスタ、及
び、 メモリユニットブロックＭＢA以外のメモリユニッ
トブロックＭＢA’の選択用トランジスタＴＲSAN’、 が非導通状態とされ、メモリユニットブロックＭＢAの
第ｎ番目のメモリユニットＭＵAnのメモリセルＭＣAnm
に記憶されたデータの読み出し時、 書込用トランジスタＴＲW、 メモリユニットブロックＭＢAの第ｎ番目の選択用
トランジスタＴＲSAn以外の選択用トランジスタ、及
び、 メモリユニットブロックＭＢA以外のメモリユニッ
トブロックＭＢA’の選択用トランジスタＴＲSAN’、が
非導通状態とされ、 読出用トランジスタＴＲR、及び、 メモリユニットブロックＭＢAの第ｎ番目の選択用
トランジスタＴＲSAn、が導通状態とされ、メモリユニ
ットブロックＭＢAの第ｎ番目のメモリユニットＭＵAn
のメモリセルＭＣAnmに記憶されたデータに基づき共通
の第１の電極（共通ノードＣＮAn）に生じた電位によ
り、検出用トランジスタＴＲDの動作が制御される。
【０１５８】図１５に回路図を示す不揮発性メモリ
ＭA，ＭBにおいて、選択用トランジスタＴＲSAn，ＴＲ
SBnは同じワード線ＷＬSnに接続されている。そして、
対となったメモリセルＭＣAnm，ＭＣBnm（ｎ＝１，２・
・・，Ｎ、及び、ｍ＝１，２・・・，Ｍ）に相補的なデ
ータが記憶される。例えば、メモリセルＭＣAnm，ＭＣ
Bnm（ここで、ｍは１，２・・・，８のいずれか）に記
憶されたデータを読み出す場合、ワード線ＷＬSnを選択
し、プレート線ＰＬj（ｍ≠ｊ）には、例えば（１／
２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを
駆動する。ここで、Ｖccは、例えば、電源電圧である。
これによって、相補的なデータに相当する電位が、対と
なったメモリセルＭＣAnm，ＭＣBnmから共通ノードＣＮ
An，ＣＮBnに出現し、その結果、検出用トランジスタＴ
ＲD，検出用トランジスタＴＲBD（この検出用トランジ
スタＴＲBDは、不揮発性メモリＭBを構成する検出用ト
ランジスタである）の動作が制御され、相補的なデータ
に相当する電位が、検出用トランジスタＴＲD、読出用
トランジスタＴＲR、及び、検出用トランジスタＴ
ＲBD、読出用トランジスタＴＲBR（この読出用トランジ
スタＴＲBRは、不揮発性メモリＭBを構成する読出用ト
ランジスタである）を介して対となったビット線Ｂ
ＬA，ＢＬBに電圧（ビット線電位）として現れる。そし
て、かかる対となったビット線ＢＬ A，ＢＬBの電圧（ビ
ット線電位）を、センスアンプＳＡで検出する。
【０１５９】以下、実施の形態３の不揮発性メモリから
データを読み出し、再書き込みする方法について説明す
る。尚、一例として、対となった不揮発性メモリＭA，
ＭBにおける対となった（即ち、プレート線が共通であ
る）メモリセルＭＣA11，ＭＣB 11からデータを読み出す
ものとし、メモリセルＭＣA11にはデータ「１」が、メ
モリセルＭＣB11にはデータ「０」が記憶されていると
する。図１７に動作波形を示す。尚、図１７中、括弧内
の数字は、以下に説明する工程の番号と対応している。
【０１６０】（１Ｄ）待機状態では、ビット線、ワード
線、全プレート線が０ボルトとなっている。更には、共
通ノードＣＮも０ボルトで浮遊状態となっている。デー
タの読出し時、及び、再書込み時、メモリユニットブロ
ックＭＢA，ＭＢB以外のメモリユニットブロックＭ
ＢA’，ＭＢB’の選択用トランジスタは、常にオフ状態
にある。
【０１６１】（２Ｄ）データ読み出しが開始されると、
先ず、選択されたメモリユニット（アクセス単位ユニッ
ト）における全プレート線ＰＬm（ｍ＝１，２，・・
・，８）を（１／２）Ｖcc（但し、Ｖccは電源電圧）に
プレチャージし、更に、ビット線ＢＬA，ＢＬBを（１／
２）Ｖccにプレチャージする。その後、ワード線Ｗ
ＬW、ワード線ＷＬS1，ＷＬS2をハイレベルとすること
によって、書込用トランジスタＴＲW，ＴＲBW（この書
込用トランジスタＴＲBWは、不揮発性メモリＭBを構成
する書込用トランジスタである）、選択用トランジスタ
ＴＲSA1，ＴＲSA2，ＴＲSB 1，ＴＲSB2をオン状態とす
る。これによって、共通の第１の電極２１（共通ノード
ＣＮA1，ＣＮA2、ＣＮB1，ＣＮB2）がビット線ＢＬA，
ＢＬBに接続され、共通ノードＣＮA1，ＣＮA2，Ｃ
ＮB1，ＣＮB2の電位は（１／２）Ｖccとなる。
【０１６２】（３Ｄ）次いで、非選択のワード線ＷＬS2
をロウレベルとすることによって、選択用トランジスタ
ＴＲSA2，ＴＲSB2をオフ状態とする。これによって、非
選択の共通ノードＣＮA2，ＣＮB2は、電位が（１／２）
Ｖccのまま、浮遊状態となる。
【０１６３】（４Ｄ）その後、選択プレート線ＰＬ1、
及び、ビット線ＢＬA，ＢＬBを接地線（図示せず）を介
して０ボルトまで放電させる。このとき、ビット線ＢＬ
A，ＢＬBに接続されている共通ノードＣＮA1，ＣＮB1も
０ボルトとなる。ビット線ＢＬA，ＢＬBの放電が完了し
たならば、接地線とビット線ＢＬA，ＢＬBとの電気的な
接続を解き、ビット線ＢＬA，ＢＬBを浮遊状態とする。
【０１６４】（５Ｄ）次に、ワード線ＷＬWをロウレベ
ルとすることによって、書込用トランジスタＴＲW，Ｔ
ＲBWをオフ状態し、次いで、ワード線ＷＬRをハイレベ
ルとすることによって、読出用トランジスタＴＲR，Ｔ
ＲBR（この読出用トランジスタＴＲBRは、不揮発性メモ
リＭBを構成する読出用トランジスタである）をオン状
態とする。一方、選択プレート線ＰＬ1にＶccを印加す
る。これによって、データ「１」を記憶していたメモリ
セルＭＣA11からは、反転電荷が放出され、その結果、
検出用トランジスタＴＲDがオン状態となり、配線（電
位：Ｖcc）から検出用トランジスタＴＲD及び読出用ト
ランジスタＴＲRを介してビット線ＢＬAに電流が流れ、
ビット線ＢＬAの電位が上昇する。一方、選択メモリセ
ルＭＣB11にはデータ「０」が記憶されているので、検
出用トランジスタＴＲBD（この検出用トランジスタＴＲ
BDは、不揮発性メモリＭBを構成する検出用トランジス
タである）はオフ状態となり、ビット線ＢＬBの電位は
上昇しない。このようにして、ビット線ＢＬA，ＢＬBの
間に電位差が生じる。次に、センスアンプＳＡを活性化
して、かかるビット線ＢＬA，ＢＬBの間の電位差をデー
タとして読み出す。
【０１６５】（６Ｄ）次いで、読出用トランジスタＴＲ
R，ＴＲBRをオフ状態とする。
【０１６６】（７Ｄ）その後、ビット線ＢＬA，ＢＬ
Bを、センスアンプＳＡによって充放電させ、ビット線
ＢＬAにはＶccを印加し、ビット線ＢＬBには０ボルトを
印加する。
【０１６７】（８Ｄ）次いで、書込用トランジスタＴＲ
W，ＴＲBWをオン状態とする。その結果、メモリセルＭ
ＣB11には、データ「０」が再び書き込まれる。
【０１６８】（９Ｄ）その後、選択プレート線ＰＬ1を
０ボルトとすることによって、メモリセルＭＣA11に
は、データ「１」が再び書き込まれる。
【０１６９】（１０Ｄ）データの読み出しを終了する場
合には、次いで、ビット線ＢＬA，ＢＬBを０ボルトまで
放電する。次に、プレート線ＰＬm（ｍ＝１，２，・・
・，８）を０ボルトまで放電した後、非選択のワード線
ＷＬS2を再びハイレベルとし、選択用トランジスタＴＲ
SA2，ＴＲSB2をオン状態として、メモリユニット（アク
セス単位ユニット）の全ての共通ノードＣＮA1，Ｃ
ＮA2，ＣＮB1，ＣＮB2を０ボルトとする。
【０１７０】尚、引き続き、対となった次のメモリセル
のデータを読み出す場合には、再び、全プレート線ＰＬ
m（ｍ＝１，２，・・・，８）を（１／２）Ｖccにプレ
チャージし、上述の（２Ｄ）〜（９Ｄ）の動作を繰り返
す。
【０１７１】以上のシーケンスに従えば、非選択のメモ
リセルに加わるディスターブは、常に、（１／２）Ｖcc
以下に抑えられる。
【０１７２】尚、非選択状態であって、しかも、浮遊状
態の共通ノードＣＮB1，ＣＮB2の電位は、選択プレート
線ＰＬ1と（１／２）Ｖccに固定された非選択プレート
線ＰＬj（ｊ＝２，・・・，８）とのカップリング比に
従って変動するが、非選択プレート線側のカップリング
容量の方が大きい。従って、共通ノードＣＮA2，ＣＮ B2
の電位変動は、（１／２）Ｖcc〜Ｖccの範囲に抑えら
れ、メモリセルＭＣA2m，ＭＣB2m（ｍ＝１〜８）に加わ
るディスターブは、（１／２）Ｖcc以下である。
【０１７３】また、このような回路構成においては、デ
ィスターブ回数を有限回に制限するために、プレート線
又は共通ノードを共有する全メモリセルを一括して、且
つ、連続してシリアルにアクセスする仕様とすることが
望ましい。即ち、ワード線ＷＬS1にアクセスした場合に
は、共通ノードＣＮA1，ＣＮB1に関連したメモリセル
A1m，ＭＣB1m（ｍ＝１，２，・・・，８）の全てを、順
次アクセスする。続いて、ワード線ＷＬS2にアクセス
し、共通ノードＣＮA2，ＣＮB2に関連したメモリセルＭ
ＣA2m，ＭＣB2m（ｍ＝１，２，・・・，８）の全てを、
順次アクセスする。これにより、メモリユニット（アク
セス単位ユニット）内のメモリセルの全てからデータを
読み出し、その後、再書き込みを行って、ディスターブ
による劣化を回復させる。このようにすれば、ディスタ
ーブ回数の上限は、メモリユニット（アクセス単位ユニ
ット）に記憶されるビット数から１を減じた回数とな
り、信頼性を保証することができる。以上に説明した実
施の形態３におけるディスターブ回数は７回である。
【０１７４】不揮発性メモリＭA，ＭBを構成する選択用
トランジスタＴＲSAn，ＴＲSBnを、それぞれ、異なるワ
ード線ＷＬSAn，ＷＬSBnに接続し、メモリセルＭ
ＣAnm，ＭＣBnmを独立して制御し、例えばダミーセル等
を用いて、対となったビット線ＢＬA，ＢＬBの一方に参
照電圧（データ「１」の読み出し電位と、データ「０」
の読み出し電位の中間の参照電位）を印加することによ
って、メモリセルＭＣAnm，ＭＣBnmのそれぞれからデー
タを読み出すこともできる。このような構成を採用する
場合の回路図は、図１８を参照のこと。尚、選択用トラ
ンジスタＴＲSAn，ＴＲSBnを同時に駆動すれば、図１５
に示した回路と等価となる。
【０１７５】このように、各メモリセルＭＣAnm，ＭＣ
Bnm（ｎ＝１，２であり、ｍ＝１，２・・・，８）のそ
れぞれに１ビットがデータとして記憶され（図１８の参
照）、あるいは又、対となったメモリセルＭＣAnm，Ｍ
ＣBnmに相補的なデータが１ビットとして記憶される
（図１５参照）。実際の不揮発性メモリにおいては、こ
の１６ビットあるいは８ビットを記憶するメモリユニッ
トの集合がアクセス単位ユニットとしてアレイ状に配設
されている。そして、選択用トランジスタのワード線Ｗ
ＬSn（ＷＬSAn，ＷＬSBn）、プレート線ＰＬmが共有さ
れた複数のアクセス単位ユニットに対して、一括して、
データの書き込み、あるいは、データの読み出し及び再
書き込みを行う。即ち、メモリアレイにおいては、全て
の不揮発性メモリが一括して、順次、作動状態となり、
あるいは又、一括して不作動（待機）状態となる。
【０１７６】（実施の形態４）実施の形態４は、本発明
の第７の態様及び第８の態様に係るゲインセルタイプの
不揮発性メモリに関する。実施の形態４の不揮発性メモ
リの回路図を図１９に示す。図１９におけるメモリユニ
ットのより具体的な回路図を図２０に示す。また、不揮
発性メモリを切断したときのビット線の延びる方向と平
行における実施の形態４の不揮発性メモリの模式的な一
部断面図は、実質的に、図１６に示したと同様である。
図１９においては、ビット線方向に隣接する２つのメモ
リユニットブロック（１つの不揮発性メモリを構成す
る）の一部分を図示するが、メモリユニットブロックの
一方の構成要素の参照番号には「’」を付した。尚、２
つのメモリユニットブロックは同一の構成であるが故
に、以下、一方のメモリユニットブロックについて説明
を行う。ここで、図２０には、プレート線の延びる方向
に隣接する別の不揮発性メモリＭBにおける１つのメモ
リユニットブロックＭＢBを示すが、このメモリユニッ
トブロックＭＢBはメモリユニットブロックＭＢAと同じ
構成を有する。
【０１７７】また、図１９には、ビット線ＢＬAn、書込
用トランジスタＴＲWn、読出用トランジスタＴＲRn、検
出用トランジスタＴＲDn、２つの選択用トランジスタＴ
ＲSA n，ＴＲSAn’、及び、２つのメモリユニットＭ
ＵAn，ＭＵAn’を１組として図示したが、実際には、１
つの不揮発性メモリには、この組がＮ組、備えられてい
る。
【０１７８】実施の形態４の不揮発性メモリＭAは、
（Ａ）Ｎ個（但し、Ｎ≧２であり、実施の形態４におい
ては、Ｎ＝２）の信号検出回路と、（Ｂ）複数のメモリ
ユニットブロックＭＢA，ＭＢA’、から成り、例えば、
メモリユニットブロックＭＢAは、（Ｂ−１）Ｎ個の選
択用トランジスタＴＲSANと、（Ｂ−２）それぞれがＭ
個（但し、Ｍ≧２であり、実施の形態４においては、Ｍ
＝８）のメモリセルＭＣANMから構成された、Ｎ個のメ
モリユニットＭＵANと、（Ｂ−３）Ｍ本のプレート線Ｐ
ＬM、から成る。
【０１７９】そして、メモリユニットブロックＭＢAの
Ｎ個のメモリユニットＭＵANは、絶縁層（層間絶縁層２
６）を介して積層されている。各メモリセルＭＣ
Anmは、第１の電極２１，３１と強誘電体層２２，３２
と第２の電極２３，３３とから成る。メモリユニットブ
ロックＭＢAの各メモリユニットＭＵAnにおいて、メモ
リセルＭＣAnmの第１の電極２１，３１は共通であり、
メモリユニットブロックＭＢAの第ｎ番目（第ｎ層目）
（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ
Anにおける共通の第１の電極は、メモリユニットブロッ
クＭＢAの第ｎ番目の選択用トランジスタＴＲSAnを介し
て、第ｎ番目の信号検出回路に接続されている。更に
は、メモリユニットブロックＭＢAの第ｎ番目（第ｎ層
目）のメモリユニットＭＵAnにおいて、第ｍ番目（但
し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣAnmの第
２の電極は、メモリユニットブロックＭＢAのメモリユ
ニットＭＵAn間で共通とされた第ｍ番目のプレート線Ｐ
Ｌmに接続されている。そして、第ｎ番目の信号検出回
路は、メモリユニットブロックＭＢAの第ｎ層目のメモ
リユニットＭＵAnにおける共通の第１の電極の電位変化
（メモリセルＭＣAnmに記憶されたデータに基づく）を
検出し、この検出結果を第ｎ番目のビット線ＢＬAnに電
流又は電圧として伝達する。第ｎ番目の信号検出回路
は、具体的には、次に説明する書込用トランジスタＴＲ
Wnと、読出用トランジスタＴＲRnと、検出用トランジス
タＴＲDnから構成されている。
【０１８０】あるいは又、実施の形態４の不揮発性メモ
リＭAは、（Ａ）Ｎ本（但し、Ｎ≧２であり、実施の形
態４においては、Ｎ＝２）のビット線ＢＬANと、（Ｂ）
Ｎ個の書込用トランジスタＴＲWNと、（Ｃ）Ｎ個の読出
用トランジスタＴＲRNと、（Ｄ）Ｎ個の検出用トランジ
スタＴＲDNと、（Ｅ）複数のメモリユニットブロックＭ
ＢA，ＭＢA’、から成り、例えば、メモリユニットブロ
ックＭＢAは、（Ｅ−１）Ｎ個の選択用トランジスタＴ
ＲSANと、（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２で
あり、実施の形態４においては、Ｍ＝８）のメモリセル
ＭＣANMから構成された、Ｎ個のメモリユニットＭＵAN
と、（Ｅ−３）Ｍ本のプレート線ＰＬM、から成る。
【０１８１】そして、メモリユニットブロックＭＢAの
Ｎ個のメモリユニットは、絶縁層（層間絶縁層２６）を
介して積層されている。各メモリセルは、第１の電極と
強誘電体層と第２の電極とから成る。具体的には、第１
番目（第１層目）のメモリユニットＭＵA1を構成する各
メモリセルＭＣA1Mは、第１の電極２１と強誘電体層２
２と第２の電極２３とから成り、第２番目（第２層目）
のメモリユニットＭＵ A2を構成する各メモリセルＭＣ
A2Mは、第１の電極３１と強誘電体層３２と第２の電極
３３とから成る。メモリユニットブロックＭＢAの各メ
モリユニットＭＵA nにおいて、メモリセルＭＣAnmの第
１の電極は共通である。具体的には、第１層目のメモリ
ユニットＭＵA1において、メモリセルＭＣA1Mの第１の
電極２１は共通である。この共通の第１の電極２１を第
１の共通ノードＣＮA1と呼ぶ場合がある。また、第２層
目のメモリユニットＭＵA2において、メモリセルＭＣ
A2Mの第１の電極３１は共通である。この共通の第１の
電極３１を第２の共通ノードＣＮ A2と呼ぶ場合がある。
更には、メモリユニットブロックＭＢAの第ｎ番目（第
ｎ層目）（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
ットＭＵAnにおいて、第ｍ番目（但し、ｍ＝１，２・・
・，Ｍ）のメモリセルの第２の電極２３，３３は、メモ
リユニットＭＵAn間で共通とされた第ｍ番目のプレート
線ＰＬmに接続されている。実施の形態４においては、
より具体的には、各プレート線は、第２の電極２３，３
３から延在している。これらのプレート線ＰＬmは、図
示しない領域において接続されている。
【０１８２】メモリユニットブロックＭＢAの第ｎ層目
（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ
Anにおける共通の第１の電極は、第ｎ番目の選択用トラ
ンジスタＴＲSAn、及び、第ｎ番目の書込用トランジス
タＴＲWnを介して、第ｎ番目のビット線ＢＬAnに接続さ
れている。具体的には、第ｎ番目の選択用トランジスタ
ＴＲSAnの一方のソース／ドレイン領域１４は接続孔１
８Ｃ、サブビット線１９、接続孔１８Ｂ、第ｎ番目の書
込用トランジスタＴＲWnを介して第ｎ番目のビット線Ｂ
ＬAnに接続されている。一方、第１番目の選択用トラン
ジスタＴＲSA1の他方のソース／ドレイン領域１４は、
絶縁層１６に設けられた接続孔１７を介して、第１層目
のメモリユニットＭＵA1における共通の第１の電極２１
（第１の共通ノードＣＮA1）に接続されている。また、
第２番目の選択用トランジスタＴＲSA2の他方のソース
／ドレイン領域１４は、絶縁層１６に設けられた接続孔
１７、パッド部２５、及び、層間絶縁層２６に設けられ
た接続孔２７を介して、第２層目のメモリユニットＭＵ
A2における共通の第１の電極３１（第２の共通ノードＣ
ＮA2）に接続されている。
【０１８３】ビット線ＢＬA1はセンスアンプＳＡ1に接
続され、ビット線ＢＬA2はセンスアンプＳＡ2に接続さ
れている。また、プレート線ＰＬMはプレート線デコー
ダ／ドライバＰＤに接続されている。更には、ワード線
ＷＬSnは、ワード線デコーダ／ドライバＷＤに接続され
ている。また、不揮発性メモリＭAを構成するメモリセ
ルＭＣA1mの第２の電極２３は、プレート線の延びる方
向に隣接する別の不揮発性メモリＭBを構成するメモリ
セルＭＣB1mの第２の電極２３と共通であり、プレート
線ＰＬmを兼ねている。更には、不揮発性メモリＭAを構
成するメモリセルＭＣA2Mの第２の電極３３は、プレー
ト線の延びる方向に隣接する別の不揮発性メモリＭBを
構成するメモリセルＭＣB2mの第２の電極３３と共通で
あり、プレート線ＰＬmを兼ねている。これらのプレー
ト線ＰＬmは、図示しない領域において接続されてい
る。また、ワード線ＷＬSnは、不揮発性メモリＭAを構
成する選択用トランジスタＴＲSAnと、ワード線の延び
る方向に隣接する別の不揮発性メモリＭBを構成する選
択用トランジスタＴＲSBnとで共通である。
【０１８４】第ｎ番目の検出用トランジスタＴＲDnの一
端は所定の電位（例えば、電源Ｖcc）を有する配線に接
続され、他端は第ｎ番目の読出用トランジスタＴＲRnを
介して第ｎ番目のビット線ＢＬAnに接続されている。書
込用トランジスタＴＲWn、読出用トランジスタＴＲRn、
及び、検出用トランジスタＴＲDnの構成、これらの動
作、これらとメモリユニットブロックとの関係は、実質
的に実施の形態１と同様とすることができるので、詳細
な説明は省略する。
【０１８５】そして、例えば、メモリユニットブロック
ＭＢAの第ｎ番目（第ｎ層目）のメモリユニットＭＵAn
のメモリセルＭＣAnmへのデータの書き込み時、 第ｎ番目の書込用トランジスタＴＲWn、及び、 メモリユニットブロックＭＢAの第ｎ番目の選択用
トランジスタＴＲSAn、が導通状態とされ、 第ｎ番目の書込用トランジスタＴＲWn以外の書込用
トランジスタ、 読出用トランジスタＴＲRN、 メモリユニットブロックＭＢAの第ｎ番目の選択用
トランジスタＴＲSAn以外の選択用トランジスタ、及
び、 メモリユニットブロックＭＢA以外のメモリユニッ
トブロックＭＢA’の選択用トランジスタＴＲSAN’、が
非導通状態とされ、例えば、メモリユニットブロックＭ
ＢAの第ｎ番目（第ｎ層目）のメモリユニットＭＵAnの
メモリセルＭＣAnmに記憶されたデータの読み出し時、 書込用トランジスタＴＲWN、 メモリユニットブロックＭＢAの第ｎ番目の読出用
トランジスタＴＲRn以外の読出用トランジスタ、及び、 メモリユニットブロックＭＢAの第ｎ番目の選択用
トランジスタＴＲSAn以外の選択用トランジスタ、 メモリユニットブロックＭＢA以外のメモリユニッ
トブロックＭＢA’の選択用トランジスタＴＲSAn’、が
非導通状態とされ、 第ｎ番目の読出用トランジスタＴＲRn、及び、 メモリユニットブロックＭＢAの第ｎ番目の選択用
トランジスタＴＲSAn、が導通状態とされ、メモリユニ
ットブロックＭＢAの第ｎ層目のメモリユニットＭＵAn
のメモリセルＭＣAnmに記憶されたデータに基づき共通
の第１の電極（共通ノードＣＮAn）に生じた電位によ
り、第ｎ番目の検出用トランジスタＴＲDnの動作が制御
される。
【０１８６】実施の形態４における不揮発性メモリにお
けるデータの書込み動作、並びに、データの読出し及び
再書込み動作は、実質的に実施の形態２にて説明した動
作と同様とすることができるので、詳細な説明は省略す
る。
【０１８７】図２０に回路図を示す不揮発性メモリ
ＭA，ＭBにおいては、選択用トランジスタＴＲSA1，Ｔ
ＲSB1は同じワード線ＷＬS1に接続され、選択用トラン
ジスタＴＲ SA2，ＴＲSB2は同じワード線ＷＬS2に接続さ
れている。そして、対となったメモリセルＭＣAnm，Ｍ
ＣBnm（ｎ＝１，２、及び、ｍ＝１，２・・・，Ｍ）に
相補的なデータが記憶される。例えば、メモリセルＭＣ
A1m，ＭＣB1m（ここで、ｍは１，２・・・，８のいずれ
か）に記憶されたデータを読み出す場合、ワード線ＷＬ
S1を選択し、プレート線ＰＬj（ｍ≠ｊ）には、例えば
（１／２）Ｖccの電圧を印加した状態で、プレート線Ｐ
Ｌmを駆動する。これによって、相補的なデータに相当
する電位が、対となったメモリセルＭＣAnm，ＭＣBnmか
ら共通ノードＣＮ An，ＣＮBnに出現し、その結果、検出
用トランジスタＴＲDn，検出用トランジスタＴＲ
BDn（この検出用トランジスタＴＲBDnは、不揮発性メモ
リＭBを構成する検出用トランジスタである）の動作が
制御され、相補的なデータに相当する電位が、検出用ト
ランジスタＴＲDn、読出用トランジスタＴＲRn、及び、
検出用トランジスタＴＲBDn、読出用トランジスタＴＲ
BRn（この読出用トランジスタＴＲBR nは、不揮発性メモ
リＭBを構成する読出用トランジスタである）を介して
対となったビット線ＢＬAn，ＢＬBnに電圧（ビット線電
位）として現れる。そして、かかる対となったビット線
ＢＬAn，ＢＬBnの電圧（ビット線電位）を、センスアン
プＳＡnで検出する。
【０１８８】不揮発性メモリＭA，ＭBを構成する選択用
トランジスタＴＲSAn，ＴＲSBnを、それぞれ、異なるワ
ード線ＷＬSAn，ＷＬSBnに接続し、メモリセルＭ
ＣAnm，ＭＣBnmを独立して制御し、例えばダミーセル等
を用いて、対となったビット線ＢＬAn，ＢＬBnの一方に
参照電圧（データ「１」の読み出し電位と、データ
「０」の読み出し電位の中間の参照電位）を印加するこ
とによって、メモリセルＭＣAn m，ＭＣBnmのそれぞれか
らデータを読み出すこともできる。このような構成を採
用する場合の回路図は、図２１を参照のこと。尚、選択
用トランジスタＴＲSAn，ＴＲSBnを同時に駆動すれば、
図２０に示した回路と等価となる。
【０１８９】このように、各メモリセルＭＣAnm，ＭＣ
Bnm（ｎ＝１，２であり、ｍ＝１，２・・・，８）のそ
れぞれに１ビットがデータとして記憶され（図２１の参
照）、あるいは又、対となったメモリセルＭＣAnm，Ｍ
ＣBnmに相補的なデータが１ビットとして記憶される
（図２０参照）。実際の不揮発性メモリにおいては、こ
の１６ビットあるいは８ビットを記憶するメモリユニッ
トの集合がアクセス単位ユニットとしてアレイ状に配設
されている。そして、選択用トランジスタのワード線Ｗ
ＬSn（ＷＬSAn，ＷＬSBn）、プレート線ＰＬmが共有さ
れた複数のアクセス単位ユニットに対して、一括して、
データの書き込み、あるいは、データの読み出し及び再
書き込みを行う。即ち、メモリアレイにおいては、全て
の不揮発性メモリが一括して、順次、作動状態となり、
あるいは又、一括して不作動（待機）状態となる。
【０１９０】（実施の形態５）実施の形態５は、本発明
の第９の態様及び第１０の態様に係るゲインセルタイプ
の不揮発性メモリに関する。実施の形態５の不揮発性メ
モリの回路図を図２２に示し、図２２におけるメモリユ
ニットのより具体的な回路図を図２３に示す。また、不
揮発性メモリを切断したときのビット線の延びる方向と
平行における実施の形態５の不揮発性メモリの模式的な
一部断面図は、実質的に、図１６に示したと同様であ
る。図２２においては、ビット線方向に隣接する２つの
メモリユニットブロック（１つの不揮発性メモリを構成
する）を図示するが、メモリユニットブロックの一方の
構成要素の参照番号には「’」を付した。尚、２つのメ
モリユニットブロックは同一の構成であるが故に、以
下、一方のメモリユニットブロックについて説明を行
う。ここで、図２３には、プレート線の延びる方向に隣
接する別の不揮発性メモリＭBにおける１つのメモリユ
ニットブロックＭＢBを示すが、このメモリユニットブ
ロックＭＢBはメモリユニットブロックＭＢと同じ構成
を有する。
【０１９１】また、図２２には、ビット線ＢＬAn、書込
用トランジスタＴＲWn、読出用トランジスタＴＲRn、検
出用トランジスタＴＲDn、２つの選択用トランジスタＴ
ＲSA n，ＴＲSAn’、及び、２つのメモリユニットＭ
ＵAn，ＭＵAn’を１組として図示したが、実際には、１
つの不揮発性メモリには、この組がＮ組、備えられてい
る。
【０１９２】実施の形態５の不揮発性メモリＭは、
（Ａ）２Ｎ個（但し、Ｎ≧１であり、実施の形態５にお
いては、Ｎ＝１）の信号検出回路と、（Ｂ）複数のメモ
リユニットブロックＭＢ，ＭＢ’、から成り、例えば、
メモリユニットブロックＭＢは、（Ｂ−１）２Ｎ個の選
択用トランジスタＴＲSと、（Ｂ−２）それぞれがＭ個
（但し、Ｍ≧２）のメモリセルＭＣNMから構成された、
２Ｎ個のメモリユニットＭＵNと、（Ｂ−３）Ｍ本のプ
レート線ＰＬM、から成る。
【０１９３】そして、メモリユニットブロックＭＢの２
Ｎ個のメモリユニットＭＵnは、絶縁層（層間絶縁層２
６）を介して積層されている。各メモリセルＭＣnmは、
第１の電極２１，３１と強誘電体層２２，３２と第２の
電極２３，３３とから成る。そして、メモリユニットブ
ロックＭＢの各メモリユニットＭＵnにおいて、メモリ
セルＭＣnmの第１の電極２１，３１は共通であり、メモ
リユニットブロックＭＢの第ｎ層目（但し、ｎ＝１，２
・・・，２Ｎ）のメモリユニットＭＵnにおける共通の
第１の電極２１，３１は、このメモリユニットブロック
ＭＢの第ｎ番目の選択用トランジスタＴＲSnを介して、
第ｎ番目のビット線ＢＬnに接続されている。更には、
メモリユニットブロックＭＢの第ｎ層目のメモリユニッ
トＭＵnにおいて、第ｍ番目（但し、ｍ＝１，２・・
・，Ｍ）のメモリセルＭＣnmの第２の電極２３，３３
は、このメモリユニットブロックＭＢのメモリユニット
ＭＵn間で共通とされた第ｍ番目のプレート線ＰＬmに接
続されている。そして、メモリユニットブロックＭＢの
第（２ｎ’−１）層目及び第２ｎ’層目（但し、ｎ’＝
１，２・・・，Ｎ）のメモリユニットＭＵ(2n'-1)，Ｍ
Ｕ2n'におけるプレート線が共通とされた２つのメモリ
セルＭＣ(2n'-1),m，ＭＣ2n',mへのデータの書き込み、
及び、データの読み出しが行われる。そして、第（２
ｎ’−１）番目及び第２ｎ’番目の信号検出回路は、メ
モリユニットブロックＭＢの第（２ｎ’−１）層目及び
第２ｎ’層目のメモリユニットＭＵ(2n'-1)，ＭＵ2n'に
おける共通の第１の電極の電位変化（メモリセルＭＣ
(2n'-1),m，ＭＣ2n',mに記憶されたデータに基づく）を
検出し、これらの検出結果を第（２ｎ’−１）番目及び
第２ｎ’番目のビット線ＢＬ(2n'-1)，ＢＬ2n'に電流又
は電圧として伝達する。各信号検出回路は、具体的に
は、次に説明する書込用トランジスタＴＲWnと、読出用
トランジスタＴＲRnと、検出用トランジスタＴＲDnから
構成されている。
【０１９４】あるいは又、実施の形態５の不揮発性メモ
リＭは、（Ａ）２Ｎ本（但し、Ｎ≧１であり、実施の形
態５においては、Ｎ＝１）のビット線ＢＬNと、（Ｂ）
２Ｎ個の書込用トランジスタＴＲWNと、（Ｃ）２Ｎ個の
読出用トランジスタＴＲRNと、（Ｄ）２Ｎ個の検出用ト
ランジスタＴＲDNと、（Ｅ）複数のメモリユニットブロ
ックＭＢ，ＭＢ’、から成り、例えば、メモリユニット
ブロックＭＢは、（Ｅ−１）２Ｎ個の選択用トランジス
タＴＲSNと、（Ｅ−２）それぞれがＭ個（但し、Ｍ≧２
であり、実施の形態５においては、Ｍ＝８）のメモリセ
ルＭＣNMから構成された、２Ｎ個のメモリユニットＭＵ
Nと、（Ｅ−３）Ｍ本のプレート線ＰＬM、から成る。
【０１９５】そして、メモリユニットブロックＭＢのＮ
個のメモリユニットは、絶縁層（層間絶縁層２６）を介
して積層されている。各メモリセルは、第１の電極と強
誘電体層と第２の電極とから成る。具体的には、第１層
目のメモリユニットＭＵ1を構成する各メモリセルＭＣ
1Mは、第１の電極２１と強誘電体層２２と第２の電極２
３とから成り、第２層目のメモリユニットＭＵ2を構成
する各メモリセルＭＣ2 Mは、第１の電極３１と強誘電体
層３２と第２の電極３３とから成る。メモリユニットブ
ロックＭＢの各メモリユニットＭＵnにおいて、メモリ
セルＭＣnmの第１の電極は共通である。具体的には、第
１層目のメモリユニットＭＵ1において、メモリセルＭ
Ｃ1Mの第１の電極２１は共通である。この共通の第１の
電極２１を第１の共通ノードＣＮ1と呼ぶ場合がある。
また、第２層目のメモリユニットＭＵ2において、メモ
リセルＭＣ2Mの第１の電極３１は共通である。この共通
の第１の電極３１を第２の共通ノードＣＮ2と呼ぶ場合
がある。更には、メモリユニットブロックＭＢの第ｎ層
目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭ
Ｕnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
Ｍ）のメモリセルの第２の電極２３，３３は、メモリユ
ニットＭＵn間で共通とされた第ｍ番目のプレート線Ｐ
Ｌmに接続されている。実施の形態５においては、より
具体的には、各プレート線は、第２の電極２３，３３か
ら延在している。これらのプレート線ＰＬmは、図示し
ない領域において接続されている。
【０１９６】メモリユニットブロックＭＢの第ｎ層目
（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ
nにおける共通の第１の電極は、第ｎ番目の選択用トラ
ンジスタＴＲSn、及び、第ｎ番目の書込用トランジスタ
ＴＲWnを介して、第ｎ番目のビット線ＢＬnに接続され
ている。具体的には、第ｎ番目の選択用トランジスタＴ
ＲSnの一方のソース／ドレイン領域１４は接続孔１８
Ｃ、サブビット線１９、接続孔１８Ｂ、第ｎ番目の書込
用トランジスタＴＲWnを介して第ｎ番目のビット線ＢＬ
nに接続されている。一方、第１番目の選択用トランジ
スタＴＲS1の他方のソース／ドレイン領域１４は、絶縁
層１６に設けられた接続孔１７を介して、第１層目のメ
モリユニットＭＵ1における共通の第１の電極２１（第
１の共通ノードＣＮ1）に接続されている。また、第２
番目の選択用トランジスタＴＲS2の他方のソース／ドレ
イン領域１４は、絶縁層１６に設けられた接続孔１７、
パッド部２５、及び、層間絶縁層２６に設けられた接続
孔２７を介して、第２層目のメモリユニットＭＵ2にお
ける共通の第１の電極３１（第２の共通ノードＣＮ2）
に接続されている。
【０１９７】ビット線ＢＬ1，ＢＬ2はセンスアンプＳＡ
1に接続されている。また、プレート線ＰＬMはプレート
線デコーダ／ドライバＰＤに接続されている。更には、
ワード線ＷＬSnは、ワード線デコーダ／ドライバＷＤに
接続されている。また、不揮発性メモリＭを構成するメ
モリセルＭＣ1mの第２の電極２３は、プレート線の延び
る方向に隣接する別の不揮発性メモリＭBを構成するメ
モリセルＭＣB1mの第２の電極２３と共通であり、プレ
ート線ＰＬmを兼ねている。更には、不揮発性メモリＭ
を構成するメモリセルＭＣ2Mの第２の電極３３は、プレ
ート線の延びる方向に隣接する別の不揮発性メモリＭB
を構成するメモリセルＭＣB2mの第２の電極３３と共通
であり、プレート線ＰＬmを兼ねている。これらのプレ
ート線ＰＬmは、図示しない領域において接続されてい
る。また、ワード線ＷＬSnは、不揮発性メモリＭを構成
する選択用トランジスタＴＲSnと、ワード線の延びる方
向に隣接する別の不揮発性メモリＭBを構成する選択用
トランジスタＴＲSBnとで共通である。
【０１９８】第ｎ番目の検出用トランジスタＴＲDnの一
端は所定の電位（例えば、電源Ｖcc）を有する配線に接
続され、他端は第ｎ番目の読出用トランジスタＴＲRnを
介して第ｎ番目のビット線ＢＬnに接続されている。書
込用トランジスタＴＲWn、読出用トランジスタＴＲRn、
及び、検出用トランジスタＴＲDnの構成、これらの動
作、これらとメモリユニットブロックとの関係は、実質
的に実施の形態１と同様とすることができるので、詳細
な説明は省略する。
【０１９９】そして、メモリユニットブロックＭＢの第
（２ｎ’−１）層目及び第２ｎ’層目（但し、ｎ’＝
１，２・・・，Ｎ）の例えばメモリユニットＭＵ
(2n'-1)，ＭＵ2n'におけるプレート線ＰＬMが共通とさ
れた２つのメモリセルＭＣ(2n'-1),m，ＭＣ2n',mへのデ
ータの書き込み時、 第（２ｎ’−１）番目及び第２ｎ’番目の書込用ト
ランジスタＴＲW,(2n'-1 )、ＴＲW,2n'、及び、 メモリユニットブロックＭＢの第（２ｎ’−１）番
目及び第２ｎ’番目の選択用トランジスタＴＲ
S,(2n'-1)、ＴＲS,2n'、が導通状態とされ、 第（２ｎ’−１）番目及び第２ｎ’番目の書込用ト
ランジスタＴＲW,(2n'-1 )、ＴＲW,2n'以外の書込用トラ
ンジスタ、 読出用トランジスタＴＲRn、 メモリユニットブロックＭＢの第（２ｎ’−１）番
目及び第２ｎ’番目の選択用トランジスタＴＲ
S,(2n'-1)、ＴＲS,2n'以外の選択用トランジスタ、及
び、 メモリユニットブロックＭＢ以外のメモリユニット
ブロックＭＢ’の選択用トランジスタＴＲSN’、が非導
通状態とされ、メモリユニットブロックＭＢの第（２
ｎ’−１）層目及び第２ｎ’層目のメモリユニットＭＵ
(2n'-1)，ＭＵ2n'におけるプレート線ＰＬmが共通とさ
れた２つのメモリセルＭＣ(2n'-1),m，ＭＣ2n',mに記憶
されたデータの読み出し時、 書込用トランジスタＴＲWN、 メモリユニットブロックＭＢの第（２ｎ’−１）番
目及び第２ｎ’番目の読出用トランジスタＴＲ
R,(2n'-1)、ＴＲR,2n'以外の読出用トランジスタ、 メモリユニットブロックＭＢの第（２ｎ’−１）番
目及び第２ｎ’番目の選択用トランジスタＴＲ
S,(2n'-1)、ＴＲS,2n'以外の選択用トランジスタ、及
び、 メモリユニットブロックＭＢ以外のメモリユニット
ブロックＭＢ’の選択用トランジスタＴＲSN’、が非導
通状態とされ、 第（２ｎ’−１）番目及び第２ｎ’番目の読出用ト
ランジスタＴＲR,(2n'-1 )、ＴＲR,2n'、及び、 メモリユニットブロックＭＢの第（２ｎ’−１）番
目及び第２ｎ’番目の選択用トランジスタＴＲ
S,(2n'-1)、ＴＲS,2n'、が導通状態とされ、メモリユニ
ットブロックＭＢの第（２ｎ’−１）層目及び第２ｎ’
層目のメモリユニットＭＵ(2n'-1)，ＭＵ2n'におけるプ
レート線ＰＬmが共通とされた２つのメモリセルＭＣ
(2n'-1),m，ＭＣ2n',mに記憶されたデータに基づき共通
の第１の電極（共通ノードＣＮ(2n'-1)，ＣＮ2n'）のそ
れぞれに生じた電位により、第（２ｎ’−１）番目及び
第２ｎ’番目の検出用トランジスタＴＲD,(2n'-1)、Ｔ
ＲD,2n'の動作が制御される。
【０２００】実施の形態５における不揮発性メモリＭに
おけるデータの書込み動作、並びに、データの読出し及
び再書込み動作は、実質的に実施の形態２にて説明した
動作と同様とすることができるので、詳細な説明は省略
する。
【０２０１】図２３に回路図を示す不揮発性メモリＭに
おいては、不揮発性メモリＭを構成する選択用トランジ
スタＴＲS1，ＴＲS1は異なるワード線ＷＬS1，ＷＬS2に
接続されている。そして、対となったメモリセルＭ
Ｃ1m，ＭＣ2mに相補的なデータが記憶される。例えば、
メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，２・・
・，８のいずれか）に記憶されたデータを読み出す場
合、ワード線ＷＬS1及びワード線ＷＬS2を選択し、プレ
ート線ＰＬj（ｍ≠ｊ）には、例えば（１／２）Ｖccの
電圧を印加した状態で、プレート線ＰＬmを駆動する。
これによって、相補的なデータに相当する電位が、対と
なったメモリセルＭＣ1m，ＭＣ2mから共通ノードＣ
Ｎ1，ＣＮ2に出現し、その結果、検出用トランジスタＴ
ＲD1，検出用トランジスタＴＲD2の動作が制御され、相
補的なデータに相当する電位が、検出用トランジスタＴ
ＲD1、読出用トランジスタＴＲR1、及び、検出用トラン
ジスタＴＲD2、読出用トランジスタＴＲR2を介して対と
なったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）と
して現れる。そして、かかる対となったビット線Ｂ
Ｌ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳ
Ａ1で検出する。
【０２０２】このように、対となったメモリセルＭＣ
(2n'-1),m，ＭＣ2n',mに相補的なデータが１ビットとし
て記憶される。実際の不揮発性メモリにおいては、この
８ビットを記憶するメモリユニットの集合がアクセス単
位ユニットとしてアレイ状に配設されている。そして、
選択用トランジスタのワード線ＷＬS1，ＷＬS2、プレー
ト線ＰＬmが共有された複数のアクセス単位ユニットに
対して、一括して、データの書き込み、あるいは、デー
タの読み出し及び再書き込みを行う。即ち、メモリアレ
イにおいては、全ての不揮発性メモリが一括して、順
次、作動状態となり、あるいは又、一括して不作動（待
機）状態となる。
【０２０３】メモリセルＭＣ1m，ＭＣ2mを独立して制御
し、対となったビット線ＢＬ1，ＢＬ2の一方に参照電圧
を印加することによって、メモリセルＭＣ1m，ＭＣ2mの
それぞれからデータを読み出すこともできる。このよう
な構成は、実質的に、実施の形態４にて説明した不揮発
性メモリの動作と同じとなる。
【０２０４】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性メモリの構
造、使用した材料、各種の形成条件、回路構成、駆動方
法等は例示であり、適宜変更することができる。
【０２０５】検出用トランジスタの一端が接続された配
線の所定の電位はＶccに限定されず、例えば、接地され
ていてもよい。即ち、検出用トランジスタの一端が接続
された配線の所定の電位を０ボルトとしてもよい。但
し、この場合には、選択メモリセルにおけるデータの読
み出し時に電位（Ｖcc）がビット線に現れた場合、再書
き込み時には、ビット線の電位を０ボルトとし、選択メ
モリセルにおけるデータの読み出し時に０ボルトがビッ
ト線に現れた場合、再書き込み時には、ビット線の電位
をＶccとする必要がある。そのためには、図２４に例示
するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲ
IV-3，ＴＲIV-4から構成された一種のスイッチ回路（反
転回路）をビット線間に配設し、データの読み出し時に
は、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，
データの再書き込み時には、トランジスタＴＲIV-1，Ｔ
ＲIV-3をオン状態とすればよい。
【０２０６】Ｍの値は８に限定されない。Ｍの値は、Ｍ
≧２を満足すればよく、実際的なＭの値として、例え
ば、２のべき数（２，４，８，１６・・・）を挙げるこ
とができる。また、実施の形態１〜実施の形態４におい
て、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの
値として、例えば、２のべき数（２，４，８・・・）を
挙げることができる。更には、実施の形態５において、
Ｎの値は、Ｎ≧１を満足すればよく、実際的なＮの値と
して、例えば、１あるいは２のべき数（２，４，８・・
・）を挙げることができる。メモリユニットブロックの
数も２つに限定されない。
【０２０７】一般に、単位ユニットの駆動用の信号線の
合計本数をＡ本、その内のワード線本数をＢ本、プレー
ト線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここ
で、合計本数Ａを一定とした場合、単位ユニットの総ア
ドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足
すればよい。従って、最も効率良く周辺回路を配置する
ためには、単位ユニットにおけるワード線本数Ｂとプレ
ート線の本数Ｃとを等しくすればよい。また、ロー・ア
ドレスのアクセス単位ユニットにおけるワード線本数
は、例えば、メモリセルの積層段数（Ｎ）に一致し、プ
レート線本数はメモリユニットを構成するメモリセルの
数（Ｍ）に一致するが、これらのワード線本数、プレー
ト線本数が多いほど、実質的な不揮発性メモリの集積度
は向上する。そして、ワード線本数とプレート線本数の
積がアクセス可能なアドレス回数である。ここで、一括
して、且つ、連続したアクセスを前提とすると、その積
から「１」を減じた値がディスターブ回数である。従っ
て、ワード線本数とプレート線本数の積の値は、メモリ
セルのディスターブ耐性、プロセス要因等から決定され
る。ここで、ディスターブとは、非選択のメモリセルを
構成する強誘電体層に対して、分極が反転する方向に、
即ち、保存されていたデータが劣化若しくは破壊される
方向に、電界が加わる現象を指す。
【０２０８】実施の形態３にて説明した不揮発性メモリ
を、図２５に示す構造のように変形することもできる。
尚、回路図を図２６に示す。尚、図２５、図２６におい
ては、書込用トランジスタ、読出用トランジスタ、検出
用トランジスタの図示を省略した。
【０２０９】この不揮発性メモリは、センスアンプＳＡ
に接続されているビット線ＢＬAと、ＭＯＳ型ＦＥＴか
ら構成されたＮ個（但し、Ｎ≧２であり、この例におい
てはＮ＝４）の選択用トランジスタＴＲS1，ＴＲS2，Ｔ
ＲS3，ＴＲS4と、Ｎ個のメモリユニットＭＵA1，Ｍ
ＵA2，ＭＵA3，ＭＵA4と、プレート線から構成されてい
る。第１層目のメモリユニットＭＵA1は、Ｍ個（但し、
Ｍ≧２であり、この例においてはＭ＝８）のメモリセル
ＭＣA1m（ｍ＝１，２，・・・，８）から構成されてい
る。また、第２層目のメモリユニットＭＵA2も、Ｍ個
（Ｍ＝８）のメモリセルＭＣA2m（ｍ＝１，２・・・，
８）から構成されている。更には、第３層目のメモリユ
ニットＭＵA3も、Ｍ個（Ｍ＝８）のメモリセルＭＣA3m
（ｍ＝１，２・・・，８）から構成され、第４層目のメ
モリユニットＭＵA4も、Ｍ個（Ｍ＝８）のメモリセルＭ
ＣA4m（ｍ＝１，２・・・，８）から構成されている。
プレート線の数は、Ｍ本（この例においては８本）であ
り、ＰＬm（ｍ＝１，２・・・，８）で表している。選
択用トランジスタＴＲSnのゲート電極に接続されたワー
ド線ＷＬSnは、ワード線デコーダ／ドライバＷＤに接続
されている。一方、各プレート線ＰＬmは、プレート線
デコーダ／ドライバＰＤに接続されている。
【０２１０】また、第１層目のメモリユニットＭＵA1を
構成する各メモリセルＭＣA1mは、第１の電極２１Ａと
強誘電体層２２Ａと第２の電極２３とから成り、第２層
目のメモリユニットＭＵA2を構成する各メモリセルＭＣ
A2mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の
電極２３とから成り、第３層目のメモリユニットＭＵ A3
を構成する各メモリセルＭＣA3mは、第１の電極３１Ａ
と強誘電体層３２Ａと第２の電極３３とから成り、第４
層目のメモリユニットＭＵA4を構成する各メモリセルＭ
ＣA4mは、第１の電極３１Ｂと強誘電体層３２Ｂと第２
の電極３３とから成る。そして、各メモリユニットＭＵ
A1，ＭＵA2，ＭＵA3，ＭＵA4において、メモリセルの第
１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂは共通であ
る。この共通の第１の電極２１Ａ，２１Ｂ，３１Ａ，３
１Ｂを、便宜上、共通ノードＣＮA1，ＣＮA2，ＣＮA3，
ＣＮA4と呼ぶ。
【０２１１】ここで、第１層目のメモリユニットＭＵA1
における共通の第１の電極２１Ａ（第１の共通ノードＣ
ＮA1）は、第１番目の選択用トランジスタＴＲS1及び例
えば書込用トランジスタＴＲWを介してビット線ＢＬAに
接続されている。また、第２層目のメモリユニットＭＵ
A2における共通の第１の電極２１Ｂ（第２の共通ノード
ＣＮA2）は、第２番目の選択用トランジスタＴＲS2及び
例えば書込用トランジスタＴＲWを介してビット線ＢＬA
に接続されている。更には、第３層目のメモリユニット
ＭＵA3における共通の第１の電極３１Ａ（第３の共通ノ
ードＣＮA3）は、第３番目の選択用トランジスタＴＲS3
及び例えば書込用トランジスタＴＲWを介してビット線
ＢＬAに接続されている。また、第４層目のメモリユニ
ットＭＵA 4における共通の第１の電極３１Ｂ（第４の共
通ノードＣＮA4）は、第４番目の選択用トランジスタＴ
ＲS4及び例えば書込用トランジスタＴＲWを介してビッ
ト線ＢＬAに接続されている。
【０２１２】また、第１層目のメモリユニットＭＵA1を
構成するメモリセルＭＣA1mと、第２層目のメモリユニ
ットＭＵA2を構成するメモリセルＭＣA2mは、第２の電
極２３を共有しており、この共有された第ｍ番目の第２
の電極２３はプレート線ＰＬ mに接続されている。更に
は、第３層目のメモリユニットＭＵA3を構成するメモリ
セルＭＣA3mと、第４層目のメモリユニットＭＵA4を構
成するメモリセルＭＣA 4mは、第２の電極３３を共有し
ており、この共有された第ｍ番目の第２の電極３３はプ
レート線ＰＬmに接続されている。具体的には、この共
有された第ｍ番目の第２の電極２３の延在部からプレー
ト線ＰＬmが構成され、この共有された第ｍ番目の第２
の電極３３の延在部からプレート線ＰＬmが構成されて
おり、各プレート線ＰＬmは図示しない領域で接続され
ている。
【０２１３】この不揮発性メモリにおいては、メモリユ
ニットＭＵA1，ＭＵA2とメモリユニットＭＵA3，ＭＵA4
は、絶縁層（層間絶縁層２６）を介して積層されてい
る。メモリユニットＭＵA4は絶縁膜３６Ａで被覆されて
いる。また、メモリユニットＭＵA1は、半導体基板１０
の上方に絶縁層１６を介して形成されている。半導体基
板１０には素子分離領域１１が形成されている。また、
選択用トランジスタＴＲ S1，ＴＲS2，ＴＲS3，ＴＲ
S4は、ゲート絶縁膜１２、ゲート電極１３、ソース／ド
レイン領域１４から構成されている。そして、第１の選
択用トランジスタＴＲ S1、第２の選択用トランジスタＴ
ＲS2、第３の選択用トランジスタＴＲS3、第４の選択用
トランジスタＴＲS4の一方のソース／ドレイン領域１４
は接続孔、サブビット線、例えば書込用トランジスタＴ
ＲWnを介してビット線ＢＬAに接続されている。また、
第１の選択用トランジスタＴＲS1の他方のソース／ドレ
イン領域１４は、絶縁層１６に形成された開口部中に設
けられた接続孔１７を介して第１の共通ノードＣＮA1に
接続されている。更には、第２の選択用トランジスタＴ
Ｒ S2の他方のソース／ドレイン領域１４は、接続孔１７
を介して第２の共通ノードＣＮA2に接続されている。ま
た、第３の選択用トランジスタＴＲS3の他方のソース／
ドレイン領域１４は、接続孔１７、パッド部２５、層間
絶縁層２６に形成された開口部中に設けられた接続孔２
７を介して第３の共通ノードＣＮA3に接続されている。
更には、第４の選択用トランジスタＴＲS4の他方のソー
ス／ドレイン領域１４は、接続孔１７、パッド部２５、
接続孔２７を介して第４の共通ノードＣＮA4に接続され
ている。
【０２１４】以上に説明した不揮発性メモリの構造は、
他の発明の実施の形態における不揮発性メモリにも適宜
適用することができる。
【０２１５】また、例えば、図２７に示すように、実施
の形態３の不揮発性メモリの変形例として、第１の電極
２１’，３１’を上部電極とし、第２の電極２３’，３
３’を下部電極とすることもできる。このような構造
は、他の発明の実施の形態における不揮発性メモリにも
適宜適用することができる。尚、図２７には、書込用ト
ランジスタ、読出用トランジスタ、検出用トランジスタ
の図示を省略した。
【０２１６】
【発明の効果】本発明の強誘電体型不揮発性半導体メモ
リにおいては、複数のメモリセルが設けられているが故
に、１ビット当たりのセル面積の減少を図ることができ
るし、更には、複数のメモリユニットブロックを備えて
いるが故に、一層、１ビット当たりのセル面積の減少を
図ることができる。しかも、第１の電極は、メモリユニ
ットを構成する複数のメモリセルの第１の電極が共通で
あるが故に、第１の電極に一種の追加の負荷容量が付加
された状態にあり、データの読み出し時、プレート線に
電圧を印加した際、浮遊状態にある第１の電極の電位上
昇を抑制することができ、第１の電極と第２の電極との
間に十分な電位差を生じさせることができるので、強誘
電体層に分極反転を確実に発生させることが可能とな
る。また、書込用トランジスタや、読出用トランジス
タ、検出用トランジスタを設けるが、これらのトランジ
スタの面積的なオーバーヘッドは極く僅かである。しか
も、スケーリングが向上し、メモリセルが縮小化されて
も、ほぼ同等のセンス信号量を確保することができる。
【図面の簡単な説明】
【図１】発明の実施の形態１の強誘電体型不揮発性半導
体メモリの回路図である。
【図２】発明の実施の形態１の強誘電体型不揮発性半導
体メモリにおけるメモリユニットの部分のより具体的な
回路図である。
【図３】発明の実施の形態１の強誘電体型不揮発性半導
体メモリを構成する各種のトランジスタの模式的なレイ
アウトを示す図である。
【図４】発明の実施の形態１の強誘電体型不揮発性半導
体メモリを、図３の矢印Ａ−Ａに沿って切断したときの
ビット線の延びる方向と平行における模式的な一部断面
図である。
【図５】発明の実施の形態１の強誘電体型不揮発性半導
体メモリを、図３の矢印Ｂ−Ｂに沿って切断したときの
ビット線の延びる方向と平行における模式的な一部断面
図である。
【図６】発明の実施の形態１の強誘電体型不揮発性半導
体メモリのデータ書き込み動作における動作波形を示す
図である。
【図７】発明の実施の形態１の強誘電体型不揮発性半導
体メモリのデータ読み出し及び再書き込み動作における
動作波形を示す図である。
【図８】発明の実施の形態１において、メモリユニット
を構成するメモリセルの個数（Ｍ）の値と信号電位との
関係をシミュレーションした結果を示すグラフである。
【図９】発明の実施の形態２の強誘電体型不揮発性半導
体メモリの回路図である。
【図１０】発明の実施の形態２の強誘電体型不揮発性半
導体メモリにおけるメモリユニットの部分のより具体的
な回路図である。
【図１１】発明の実施の形態２の強誘電体型不揮発性半
導体メモリのビット線の延びる方向と平行における模式
的な一部断面図である。
【図１２】発明の実施の形態２の強誘電体型不揮発性半
導体メモリのデータ読み出し及び再書き込み動作におけ
る動作波形を示す図である。
【図１３】発明の実施の形態２の強誘電体型不揮発性半
導体メモリの変形例におけるメモリユニットの部分のよ
り具体的な回路図である。
【図１４】発明の実施の形態３の強誘電体型不揮発性半
導体メモリの回路図である。
【図１５】発明の実施の形態３の強誘電体型不揮発性半
導体メモリにおけるメモリユニットの部分のより具体的
な回路図である。
【図１６】発明の実施の形態３の強誘電体型不揮発性半
導体メモリのビット線の延びる方向と平行における模式
的な一部断面図である。
【図１７】発明の実施の形態３の強誘電体型不揮発性半
導体メモリのデータ読み出し及び再書き込み動作におけ
る動作波形を示す図である。
【図１８】発明の実施の形態３の強誘電体型不揮発性半
導体メモリの変形例におけるメモリユニットの部分のよ
り具体的な回路図である。
【図１９】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの回路図である。
【図２０】発明の実施の形態４の強誘電体型不揮発性半
導体メモリにおけるメモリユニットの部分のより具体的
な回路図である。
【図２１】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの変形例におけるメモリユニットの部分のよ
り具体的な回路図である。
【図２２】発明の実施の形態５の強誘電体型不揮発性半
導体メモリの回路図である。
【図２３】発明の実施の形態５の強誘電体型不揮発性半
導体メモリにおけるメモリユニットの部分のより具体的
な回路図である。
【図２４】検出用トランジスタの一端が接続された配線
の所定の電位を０ボルトとした場合の、ビット線間に配
設された一種のスイッチ回路を示す回路図である。
【図２５】発明の実施の形態３にて説明した強誘電体型
不揮発性半導体メモリの変形例を示す模式的な一部断面
図である。
【図２６】図２５に示す強誘電体型不揮発性半導体メモ
リの回路図である。
【図２７】発明の実施の形態３の強誘電体型不揮発性半
導体メモリの別の変形例の模式的な一部断面図である。
【図２８】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
【図２９】米国特許第４８７３６６４号に開示された強
誘電体型不揮発性半導体メモリの回路図である。
【図３０】特開平９−１２１０３２号公報に開示された
強誘電体型不揮発性半導体メモリの回路図である。
【図３１】ＤＲＡＭにおけるゲインセルの等価回路図、
及び、従来の米国特許第４８７３６６４号に開示された
不揮発性メモリにこのゲインセルを適用した場合の等価
回路図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領
域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、
１４・・・ソース／ドレイン領域、１５，１７，１８
Ａ，１８Ｂ，１８Ｃ，２７・・・接続孔（コンタクトホ
ール）、１６・・・絶縁層、２１，２１Ａ，２１Ｂ，２
１’，３１，３１Ａ，３１Ｂ，３１’・・・第１の電
極、２２，２２Ａ，２２Ｂ，３２，３２Ａ，３２Ｂ・・
・強誘電体層、２３，２３’，３３，３３’・・・第２
の電極、２５・・・パッド部、２６・・・絶縁層（層間
絶縁層）、２６Ａ，３６Ａ・・・絶縁膜、Ｍ・・・強誘
電体型不揮発性半導体メモリ、ＭＢ・・・メモリユニッ
トブロック、ＭＣ・・・メモリセル、ＴＲS・・・選択
用トランジスタ、ＴＲW・・・書込用トランジスタ、Ｔ
ＲR・・・読出用トランジスタ、ＴＲD・・・検出用トラ
ンジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、
ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／
ドライバ、ＳＡ・・・センスアンプ、ＰＤ・・・プレー
ト線デコーダ／ドライバ、ＣＮ・・・共通ノード

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】（Ａ）信号検出回路と、 （Ｂ）複数のメモリユニットブロック、から成り、 各メモリユニットブロックは、 （Ｂ−１）選択用トランジスタと、 （Ｂ−２）Ｍ個（但し、Ｍ≧２）のメモリセルから構成
    されたメモリユニットと、 （Ｂ−３）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットブロックのメモリユニットにおいて、
    メモリセルの第１の電極は共通であり、該共通の第１の
    電極は、該メモリユニットブロックの選択用トランジス
    タを介して、信号検出回路に接続されており、 各メモリユニットブロックのメモリユニットにおいて、
    第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセル
    の第２の電極は、該メモリユニットブロックの第ｍ番目
    のプレート線に接続されている強誘電体型不揮発性半導
    体メモリであって、 前記信号検出回路は、各メモリユニットブロックのメモ
    リユニットにおける共通の第１の電極の電位変化を検出
    し、該検出結果をビット線に電流又は電圧として伝達す
    ることを特徴とする強誘電体型不揮発性半導体メモリ。
  2. 【請求項２】（Ａ）ビット線と、 （Ｂ）書込用トランジスタと、 （Ｃ）読出用トランジスタと、 （Ｄ）検出用トランジスタと、 （Ｅ）複数のメモリユニットブロック、から成り、 各メモリユニットブロックは、 （Ｅ−１）選択用トランジスタと、 （Ｅ−２）Ｍ個（但し、Ｍ≧２）のメモリセルから構成
    されたメモリユニットと、 （Ｅ−３）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットブロックのメモリユニットにおいて、
    メモリセルの第１の電極は共通であり、該共通の第１の
    電極は、該メモリユニットブロックの選択用トランジス
    タ、及び、書込用トランジスタを介して、ビット線に接
    続されており、 各メモリユニットブロックのメモリユニットにおいて、
    第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセル
    の第２の電極は、該メモリユニットブロックの第ｍ番目
    のプレート線に接続されており、 検出用トランジスタの一端は所定の電位を有する配線に
    接続され、他端は読出用トランジスタを介してビット線
    に接続されており、 メモリユニットブロックのメモリセルへのデータの書き
    込み時、 書込用トランジスタ、及び、 該メモリユニットブロックの選択用トランジスタ、
    が導通状態とされ、 読出用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
    ロックの選択用トランジスタ、が非導通状態とされ、 メモリユニットブロックのメモリセルに記憶されたデー
    タの読み出し時、 書込用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
    ロックの選択用トランジスタ、が非導通状態とされ、 読出用トランジスタ、及び、 該メモリユニットブロックの選択用トランジスタ、
    が導通状態とされ、該メモリユニットブロックの該メモ
    リセルに記憶されたデータに基づき共通の第１の電極に
    生じた電位により、検出用トランジスタの動作が制御さ
    れることを特徴とする強誘電体型不揮発性半導体メモ
    リ。
  3. 【請求項３】（Ａ）信号検出回路と、 （Ｂ）複数のメモリユニットブロック、から成り、 各メモリユニットブロックは、 （Ｂ−１）選択用トランジスタと、 （Ｂ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニ
    ットと、 （Ｂ−３）Ｍ×Ｎ本のプレート線、から成り、 各メモリユニットブロックのＮ個のメモリユニットは、
    絶縁層を介して積層されており、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットブロックの各メモリユニットにおい
    て、メモリセルの第１の電極は共通であり、該共通の第
    １の電極は、該メモリユニットブロックの選択用トラン
    ジスタを介して、信号検出回路に接続されており、 各メモリユニットブロックの第ｎ層目（但し、ｎ＝１，
    ２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目
    （但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の
    電極は、該メモリユニットブロックの第［（ｎ−１）Ｍ
    ＋ｍ］番目のプレート線に接続されている強誘電体型不
    揮発性半導体メモリであって、 前記信号検出回路は、各メモリユニットブロックのメモ
    リユニットにおける共通の第１の電極の電位変化を検出
    し、該検出結果をビット線に電流又は電圧として伝達す
    ることを特徴とする強誘電体型不揮発性半導体メモリ。
  4. 【請求項４】（Ａ）ビット線と、 （Ｂ）書込用トランジスタと、 （Ｃ）読出用トランジスタと、 （Ｄ）検出用トランジスタと、 （Ｅ）複数のメモリユニットブロック、から成り、 各メモリユニットブロックは、 （Ｅ−１）選択用トランジスタと、 （Ｅ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニ
    ットと、 （Ｅ−３）Ｍ×Ｎ本のプレート線、から成り、 各メモリユニットブロックのＮ個のメモリユニットは、
    絶縁層を介して積層されており、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットブロックの各メモリユニットにおい
    て、メモリセルの第１の電極は共通であり、該共通の第
    １の電極は、該メモリユニットブロックの選択用トラン
    ジスタ、及び、書込用トランジスタを介して、ビット線
    に接続されており、 各メモリユニットブロックの第ｎ層目（但し、ｎ＝１，
    ２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目
    （但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の
    電極は、該メモリユニットブロックの第［（ｎ−１）Ｍ
    ＋ｍ］番目のプレート線に接続されており、 検出用トランジスタの一端は所定の電位を有する配線に
    接続され、他端は読出用トランジスタを介してビット線
    に接続されており、 メモリユニットブロックのメモリセルへのデータの書き
    込み時、 書込用トランジスタ、及び、 該メモリユニットブロックの選択用トランジスタ、
    が導通状態とされ、 読出用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
    ロックの選択用トランジスタ、が非導通状態とされ、メ
    モリユニットブロックのメモリセルに記憶されたデータ
    の読み出し時、 書込用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
    ロックの選択用トランジスタ、が非導通状態とされ、 読出用トランジスタ、及び、 該メモリユニットブロックの選択用トランジスタ、
    が導通状態とされ、該メモリユニットブロックの該メモ
    リセルに記憶されたデータに基づき共通の第１の電極に
    生じた電位により、検出用トランジスタの動作が制御さ
    れることを特徴とする強誘電体型不揮発性半導体メモ
    リ。
  5. 【請求項５】（Ａ）信号検出回路と、 （Ｂ）複数のメモリユニットブロック、から成り、 各メモリユニットブロックは、 （Ｂ−１）Ｎ個（但し、Ｎ≧２）の選択用トランジスタ
    と、 （Ｂ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、Ｎ個のメモリユニットと、 （Ｂ−３）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットブロックの各メモリユニットにおい
    て、メモリセルの第１の電極は共通であり、 各メモリユニットブロックの第ｎ番目（但し、ｎ＝１，
    ２・・・，Ｎ）のメモリユニットにおける共通の第１の
    電極は、該メモリユニットブロックの第ｎ番目の選択用
    トランジスタを介して、信号検出回路に接続されてお
    り、 各メモリユニットブロックの第ｎ番目のメモリユニット
    において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の
    メモリセルの第２の電極は、該メモリユニットブロック
    のメモリユニット間で共通とされた第ｍ番目のプレート
    線に接続されている強誘電体型不揮発性半導体メモリで
    あって、 前記信号検出回路は、各メモリユニットブロックの第ｎ
    番目のメモリユニットにおける共通の第１の電極の電位
    変化を検出し、該検出結果をビット線に電流又は電圧と
    して伝達することを特徴とする強誘電体型不揮発性半導
    体メモリ。
  6. 【請求項６】（Ａ）ビット線と、 （Ｂ）書込用トランジスタと、 （Ｃ）読出用トランジスタと、 （Ｄ）検出用トランジスタと、 （Ｅ）複数のメモリユニットブロック、から成り、 各メモリユニットブロックは、 （Ｅ−１）Ｎ個（但し、Ｎ≧２）の選択用トランジスタ
    と、 （Ｅ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、Ｎ個のメモリユニットと、 （Ｅ−３）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットブロックの各メモリユニットにおい
    て、メモリセルの第１の電極は共通であり、 各メモリユニットブロックの第ｎ番目（但し、ｎ＝１，
    ２・・・，Ｎ）のメモリユニットにおける共通の第１の
    電極は、該メモリユニットブロックの第ｎ番目の選択用
    トランジスタ、及び、書込用トランジスタを介して、ビ
    ット線に接続されており、 各メモリユニットブロックの第ｎ番目のメモリユニット
    において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の
    メモリセルの第２の電極は、該メモリユニットブロック
    のメモリユニット間で共通とされた第ｍ番目のプレート
    線に接続されており、 検出用トランジスタの一端は所定の電位を有する配線に
    接続され、他端は読出用トランジスタを介してビット線
    に接続されており、 メモリユニットブロックの第ｎ番目のメモリユニットの
    メモリセルへのデータの書き込み時、 書込用トランジスタ、及び、 該メモリユニットブロックの第ｎ番目の選択用トラ
    ンジスタ、が導通状態とされ、 読出用トランジスタ、 該メモリユニットブロックの第ｎ番目の選択用トラ
    ンジスタ以外の選択用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
    ロックの選択用トランジスタ、が非導通状態とされ、メ
    モリユニットブロックの第ｎ番目のメモリユニットのメ
    モリセルに記憶されたデータの読み出し時、 書込用トランジスタ、 該メモリユニットブロックの第ｎ番目の選択用トラ
    ンジスタ以外の選択用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
    ロックの選択用トランジスタ、が非導通状態とされ、 読出用トランジスタ、及び、 該メモリユニットブロックの第ｎ番目の選択用トラ
    ンジスタ、が導通状態とされ、該メモリユニットブロッ
    クの第ｎ番目のメモリユニットの該メモリセルに記憶さ
    れたデータに基づき共通の第１の電極に生じた電位によ
    り、検出用トランジスタの動作が制御されることを特徴
    とする強誘電体型不揮発性半導体メモリ。
  7. 【請求項７】（Ａ）Ｎ個（但し、Ｎ≧２）の信号検出回
    路と、 （Ｂ）複数のメモリユニットブロック、から成り、 各メモリユニットブロックは、 （Ｂ−１）Ｎ個の選択用トランジスタと、 （Ｂ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、Ｎ個のメモリユニットと、 （Ｂ−３）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットブロックの各メモリユニットにおい
    て、メモリセルの第１の電極は共通であり、 各メモリユニットブロックの第ｎ番目（但し、ｎ＝１，
    ２・・・，Ｎ）のメモリユニットにおける共通の第１の
    電極は、該メモリユニットブロックの第ｎ番目の選択用
    トランジスタを介して、第ｎ番目の信号検出回路に接続
    されており、 各メモリユニットブロックの第ｎ番目のメモリユニット
    において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の
    メモリセルの第２の電極は、該メモリユニットブロック
    のメモリユニット間で共通とされた第ｍ番目のプレート
    線に接続されている強誘電体型不揮発性半導体メモリで
    あって、 第ｎ番目の信号検出回路は、各メモリユニットブロック
    の第ｎ番目のメモリユニットにおける共通の第１の電極
    の電位変化を検出し、該検出結果を第ｎ番目のビット線
    に電流又は電圧として伝達することを特徴とする強誘電
    体型不揮発性半導体メモリ。
  8. 【請求項８】（Ａ）Ｎ本（但し、Ｎ≧２）のビット線
    と、 （Ｂ）Ｎ個の書込用トランジスタと、 （Ｃ）Ｎ個の読出用トランジスタと、 （Ｄ）Ｎ個の検出用トランジスタと、 （Ｅ）複数のメモリユニットブロック、から成り、 各メモリユニットブロックは、 （Ｅ−１）Ｎ個の選択用トランジスタと、 （Ｅ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、Ｎ個のメモリユニットと、 （Ｅ−３）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットブロックの各メモリユニットにおい
    て、メモリセルの第１の電極は共通であり、 各メモリユニットブロックの第ｎ番目（但し、ｎ＝１，
    ２・・・，Ｎ）のメモリユニットにおける共通の第１の
    電極は、該メモリユニットブロックの第ｎ番目の選択用
    トランジスタ、及び、第ｎ番目の書込用トランジスタを
    介して、第ｎ番目のビット線に接続されており、 各メモリユニットブロックの第ｎ番目のメモリユニット
    において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の
    メモリセルの第２の電極は、該メモリユニットブロック
    のメモリユニット間で共通とされた第ｍ番目のプレート
    線に接続されており、 第ｎ番目の検出用トランジスタの一端は所定の電位を有
    する配線に接続され、他端は第ｎ番目の読出用トランジ
    スタを介して第ｎ番目のビット線に接続されており、 メモリユニットブロックの第ｎ番目のメモリユニットの
    メモリセルへのデータの書き込み時、 第ｎ番目の書込用トランジスタ、及び、 該メモリユニットブロックの第ｎ番目の選択用トラ
    ンジスタ、が導通状態とされ、 第ｎ番目の書込用トランジスタ以外の書込用トラン
    ジスタ、 読出用トランジスタ、 該メモリユニットブロックの第ｎ番目の選択用トラ
    ンジスタ以外の選択用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
    ロックの選択用トランジスタ、が非導通状態とされ、 メモリユニットブロックの第ｎ番目のメモリユニットの
    メモリセルに記憶されたデータの読み出し時、 書込用トランジスタ、 該メモリユニットブロックの第ｎ番目の読出用トラ
    ンジスタ以外の読出用トランジスタ、 該メモリユニットブロックの第ｎ番目の選択用トラ
    ンジスタ以外の選択用トランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
    ロックの選択用トランジスタ、が非導通状態とされ、 第ｎ番目の読出用トランジスタ、及び、 該メモリユニットブロックの第ｎ番目の選択用トラ
    ンジスタ、が導通状態とされ、該メモリユニットブロッ
    クの第ｎ層目のメモリユニットの該メモリセルに記憶さ
    れたデータに基づき共通の第１の電極に生じた電位によ
    り、第ｎ番目の検出用トランジスタの動作が制御される
    ことを特徴とする強誘電体型不揮発性半導体メモリ。
  9. 【請求項９】（Ａ）２Ｎ個（但し、Ｎ≧１）の信号検出
    回路と、 （Ｂ）複数のメモリユニットブロック、から成り、 各メモリユニットブロックは、 （Ｂ−１）２Ｎ個の選択用トランジスタと、 （Ｂ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、２Ｎ個のメモリユニットと、 （Ｂ−３）Ｍ本のプレート線、から成り、 各メモリユニットブロックの２Ｎ個のメモリユニット
    は、絶縁層を介して積層されており、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットブロックの各メモリユニットにおい
    て、メモリセルの第１の電極は共通であり、 各メモリユニットブロックの第ｎ層目（但し、ｎ＝１，
    ２・・・，２Ｎ）のメモリユニットにおける共通の第１
    の電極は、該メモリユニットブロックの第ｎ番目の選択
    用トランジスタを介して、第ｎ番目の信号検出回路に接
    続されており、 各メモリユニットブロックの第ｎ層目のメモリユニット
    において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の
    メモリセルの第２の電極は、該メモリユニットブロック
    のメモリユニット間で共通とされた第ｍ番目のプレート
    線に接続されている強誘電体型不揮発性半導体メモリで
    あって、 メモリユニットブロックの第（２ｎ’−１）層目及び第
    ２ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ）のメモリ
    ユニットにおけるプレート線が共通とされた２つのメモ
    リセルへのデータの書き込み、及び、データの読み出し
    が行われ、 第（２ｎ’−１）番目及び第２ｎ’番目の信号検出回路
    は、各メモリユニットブロックの第（２ｎ’−１）層目
    及び第２ｎ’層目のメモリユニットにおける共通の第１
    の電極の電位変化を検出し、該検出結果を第（２ｎ’−
    １）番目及び第２ｎ’番目のビット線に電流又は電圧と
    して伝達することを特徴とする強誘電体型不揮発性半導
    体メモリ。
  10. 【請求項１０】（Ａ）２Ｎ本（但し、Ｎ≧１）のビット
    線と、 （Ｂ）２Ｎ個の書込用トランジスタと、 （Ｃ）２Ｎ個の読出用トランジスタと、 （Ｄ）２Ｎ個の検出用トランジスタと、 （Ｅ）複数のメモリユニットブロック、から成り、 各メモリユニットブロックは、 （Ｅ−１）２Ｎ個の選択用トランジスタと、 （Ｅ−２）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、２Ｎ個のメモリユニットと、 （Ｅ−３）Ｍ本のプレート線、から成り、 各メモリユニットブロックの２Ｎ個のメモリユニット
    は、絶縁層を介して積層されており、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットブロックの各メモリユニットにおい
    て、メモリセルの第１の電極は共通であり、 各メモリユニットブロックの第ｎ層目（但し、ｎ＝１，
    ２・・・，２Ｎ）のメモリユニットにおける共通の第１
    の電極は、該メモリユニットブロックの第ｎ番目の選択
    用トランジスタ、及び、第ｎ番目の書込用トランジスタ
    を介して、第ｎ番目のビット線に接続されており、 各メモリユニットブロックの第ｎ層目のメモリユニット
    において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の
    メモリセルの第２の電極は、該メモリユニットブロック
    のメモリユニット間で共通とされた第ｍ番目のプレート
    線に接続されており、 第ｎ番目の検出用トランジスタの一端は所定の電位を有
    する配線に接続され、他端は第ｎ番目の読出用トランジ
    スタを介して第ｎ番目のビット線に接続されており、 メモリユニットブロックの第（２ｎ’−１）層目及び第
    ２ｎ’層目（但し、ｎ’＝１，２・・・，Ｎ）のメモリ
    ユニットにおけるプレート線が共通とされた２つのメモ
    リセルへのデータの書き込み時、 第（２ｎ’−１）番目及び第２ｎ’番目の書込用ト
    ランジスタ、及び、 該メモリユニットブロックの第（２ｎ’−１）番目
    及び第２ｎ’番目の選択用トランジスタ、が導通状態と
    され、 第（２ｎ’−１）番目及び第２ｎ’番目の書込用ト
    ランジスタ以外の書込用トランジスタ、 読出用トランジスタ、 該メモリユニットブロックの第（２ｎ’−１）番目
    及び第２ｎ’番目の選択用トランジスタ以外の選択用ト
    ランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
    ロックの選択用トランジスタ、が非導通状態とされ、 メモリユニットブロックの第（２ｎ’−１）層目及び第
    ２ｎ’層目のメモリユニットにおけるプレート線が共通
    とされた２つのメモリセルに記憶されたデータの読み出
    し時、 書込用トランジスタ、 該メモリユニットブロックの第（２ｎ’−１）番目
    及び第２ｎ’番目の読出用トランジスタ以外の読出用ト
    ランジスタ、 該メモリユニットブロックの第（２ｎ’−１）番目
    及び第２ｎ’番目の選択用トランジスタ以外の選択用ト
    ランジスタ、及び、 該メモリユニットブロック以外のメモリユニットブ
    ロックの選択用トランジスタ、が非導通状態とされ、 第（２ｎ’−１）番目及び第２ｎ’番目の読出用ト
    ランジスタ、及び、 該メモリユニットブロックの第（２ｎ’−１）番目
    及び第２ｎ’番目の選択用トランジスタ、が導通状態と
    され、該メモリユニットブロックの第（２ｎ’−１）層
    目及び第２ｎ’層目のメモリユニットにおけるプレート
    線が共通とされた該２つのメモリセルに記憶されたデー
    タに基づき共通の第１の電極のそれぞれに生じた電位に
    より、第（２ｎ’−１）番目及び第２ｎ’番目の検出用
    トランジスタの動作が制御されることを特徴とする強誘
    電体型不揮発性半導体メモリ。
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