JP7301237B2 - センスアンプ、メモリ及び制御方法 - Google Patents

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Description

本願は、センスアンプ、メモリ及び制御方法に関するが、それらに限定されない。
携帯電話や、タブレットパソコン、パソコンなどの電子機器の普及につれて、半導体メモリ技術は飛躍的な発展を遂げた。
センスアンプ（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ、ＳＡと略称）は、半導体メモリの１つの重要な構成部分であり、その主な機能がビットライン上の小信号を増幅して、さらに読み取り又は書き込み操作を実行することである。
しかしながら、データ読み取り中に、データ読み取りに失敗するか、データを誤って読み取る問題は発生しやすい。
本願の実施例は、センスアンプを提供し、
センスアンプが増幅段階にあるとき、ビットラインとリファレンスビットラインとの間の電圧差を増幅するための増幅モジュールと、
増幅モジュールに接続されており、ビットラインの第１の定格調整レート範囲とリファレンスビットラインの第２の定格調整レート範囲とに従って駆動パラメータを決定し、駆動パラメータに従って増幅モジュールに電源を供給し、増幅段階で第１の定格調整レートに従ってビットラインの電圧又はリファレンスビットラインの電圧を第１のプリセット値に調整して、第２の定格調整レートに従ってリファレンスビットラインの電圧又はビットラインの電圧を第２のプリセット値に調整するように増幅モジュールを制御するための制御可能な電源モジュールと、を含む。
第１の定格調整レートが第１の定格調整レート範囲内にあり、第２の定格調整レートが第２の定格調整レート範囲内にある。
本願の実施例は、また、上記した本願の実施例に係るセンスアンプと記憶ユニットとを含むメモリを提供し、
複数の記憶ユニットが第１の記憶アレイを構成し、複数の記憶ユニットが第２の記憶アレイを構成し、センスアンプが第１の記憶アレイと第２の記憶アレイとの間に位置し、センスアンプの第３端が第１の記憶アレイのビットラインに接続され、センスアンプの第４端が第２の記憶アレイのビットラインに接続される。
本願の実施例は、さらに、制御方法を提供し、センスアンプは、増幅モジュールと制御可能な電源モジュールとを含み、前記方法は、
第１の定格調整レート範囲と第２の定格調整レート範囲とを取得するステップと、
第１の定格調整レート範囲と第２の定格調整レート範囲とに従って制御可能な電源モジュールの駆動パラメータを決定するステップと、
駆動パラメータに従って制御可能な電源モジュールを制御するための制御信号を生成することにより、制御可能な電源モジュールが増幅段階で第１の定格調整レートに従ってビットラインの電圧又はリファレンスビットラインの電圧を第１のプリセット値に調整して、第２の定格調整レートに従ってリファレンスビットラインの電圧又はビットラインの電圧を第２のプリセット値に調整するように増幅モジュールを制御するステップと、を含み、
第１の定格調整レートが第１の定格調整レート範囲内にあり、第２の定格調整レートが第２の定格調整レート範囲内にある。
本願の１つの実施例により提供されるメモリの回路の構造概略図である。 本願の他の実施例により提供されるデータ読み取りのシーケンス図である。 本願の他の実施例により提供されるセンスアンプの回路の構造概略図である。 本願により提供されるビットラインの電圧とリファレンスビットラインの電圧との調整レートの比較概略図である。 本願により提供されるビットラインの電圧とリファレンスビットラインの電圧との調整レートの比較概略図である。 本願により提供されるビットラインの電圧とリファレンスビットラインの電圧との調整レートの比較概略図である。 本願の他の実施例により提供されるセンスアンプの回路の構造概略図である。 本願の他の実施例により提供されるセンスアンプの回路の構造概略図である。 本願の他の実施例により提供されるセンスアンプの回路の構造概略図である。 本願の他の実施例により提供されるデータ読み取りのシーケンス図である。 本願の他の実施例により提供されるセンスアンプの制御方法のフローチャートである。
本願の目的、技術案及び利点をより明瞭にするために、以下、本願に係る図面を参照しながら、本願における技術案を明瞭で、且つ完全に説明し、当然ながら、記載される実施例は本願の実施例の一部にすぎず、すべての実施例ではない。当業者が本願における実施例に基づいて創造的な労働なしに取得されたその他のすべての実施例は、いずれも本願の保護範囲に属する。
本願の１つの実施例は、図１に示すように、メモリ１００を提供し、メモリ１００は、センスアンプ１０と複数の記憶ユニット２１とを含む。複数の記憶ユニット２１が第１の記憶アレイ２０を構成し、複数の記憶ユニット２１が第２の記憶アレイ３０を構成する。第１の記憶アレイ２０にある各記憶ユニット２１が第１の記憶アレイ２０のビットライン４０に接続され、第２の記憶アレイ３０にある各記憶ユニット２１が第２の記憶アレイ３０のビットライン５０に接続される。
センスアンプ１０は、第１の記憶アレイ２０と第２の記憶アレイ３０との間に位置し、センスアンプ１０の第１端が第１の給電端に接続され、センスアンプ１０の第２端が第２の給電端に接続され、センスアンプ１０の第３端が第１の記憶アレイ２０のビットライン４０に接続され、センスアンプ１０の第４端が第２の記憶アレイ３０のビットライン５０に接続される。
各記憶ユニット２１は、１ビットのデータを記憶するために使用され、第１の記憶アレイ２０のビットライン４０は、第１の記憶アレイ２０にある各記憶ユニット２１内に記憶されたデータにアクセスするために使用され、第２の記憶アレイ３０のビットライン５０は、第２の記憶アレイ３０にある各記憶ユニット２１内に記憶されたデータにアクセスするために使用される。センスアンプ１０は、各記憶ユニット２１に記憶されたデータを増幅し、第１の記憶アレイ２０のビットライン４０と第２の記憶アレイ３０のビットライン５０とで示すことに用いられる。センスアンプ１０は、また、データ読み取り操作を１回実行した後、記憶ユニット２１を読み取り操作前の状態に復元するために使用される。
各記憶ユニット２１は、ストレージコンデンサＣとアクセストランジスタＴとを含み、ストレージコンデンサＣの第１端が固定電源、例えば、０．５
Figure 0007301237000001
 に接続され、ストレージコンデンサＣの第２端がアクセストランジスタＴの第１端に接続され、アクセストランジスタＴの第２端がビットライン４０に接続され、アクセストランジスタＴの制御端がワードラインに接続される。
論理的１及び０は、ストレージコンデンサＣに記憶された電荷の多寡又はストレージコンデンサＣの両端の電圧差の大小で示される。アクセストランジスタＴは、ストレージコンデンサＣに記憶された情報の読み取り又は書き換えを許可又は禁止するかどうかを制御するために使用される。
説明の便宜上、第１の記憶アレイ２０内にある１つの記憶ユニット２１におけるデータを読み取るとき、第１の記憶アレイ２０のビットラインは、ビットライン４０と呼ばれ、第２の記憶アレイ３０のビットラインは、リファレンスビットライン５０と呼ばれる。第２の記憶アレイ３０内にある１つの記憶ユニット２１におけるデータを読み取るとき、第２の記憶アレイ３０のビットラインは、ビットライン４０と呼ばれ、第１の記憶アレイ２０のビットラインは、リファレンスビットライン５０と呼ばれる。
以下、第１の記憶アレイ２０にある１つの記憶ユニット２１からデータ「１」を読み取るプロセスについて説明する。図２に示すように、データ読み取りプロセスとして、プリチャージ段階、アクセス段階、増幅段階及び復元段階を含む。
プリチャージ段階では、第１の記憶アレイ２０のビットライン４０の電圧及びリファレンスビットライン５０の電圧は、いずれも基準電圧まで上げて調整され、基準電圧がストレージコンデンサＣに接続された固定電源の電圧、例えば、０．５
Figure 0007301237000002
 である。
アクセス段階では、クセスされる記憶ユニット２１に対応するワードライン内の信号を制御することにより、アクセスされる記憶ユニット２１内のアクセストランジスタＴが導通され、ストレージコンデンサＣがビットライン４０の電圧を増加させる。
増幅段階では、ビットライン４０の電圧が基準電圧よりも高いため、センスアンプ１０はビットライン４０の電圧を第１のプリセット値まで上げて調整して、リファレンスビットライン５０の電圧を第２のプリセット値まで下げて調整して、ビットライン４０の電圧がファレンスビットライン５０よりも高く、ビットライン４０とリファレンスビットライン５０との間の電圧差で、アクセスされる記憶ユニット２１におけるデータが「１」であることを反映することができる。
復元段階では、センスアンプ１０は、ビットライン４０とリファレンスビットライン５０との電圧を論理データ「１」に安定させ、さらに、ビットライン４０がストレージコンデンサＣを充電し、ストレージコンデンサＣの電荷は、一定時間充電した後、読み取り操作前の状態に復元する。列選択ライン内の信号を制御することにより、外部読み取り回路は、ビットライン４０とリファレンスビットライン５０とから、アクセスされる記憶ユニット２１内に記憶されたデータを読み取ることができる。
しかしながら、記憶ユニット２１内のデータを読み取るプロセスには、データ読み取りに失敗するか、データを誤って読み取る問題は発生しやすい。本願は、上記問題を解決するために、センスアンプ、メモリ及び制御方法を提供し、センスアンプによるデータ読み取りの正確さ及びデータ読み取りの成功率を向上させる解決案を提供することを目的とする。
本願の技術的構想は以下の通りである。増幅モジュールがビットライン４０の電圧とリファレンスビットライン５０の電圧とを調整するレートを、制御可能な電源モジュールは制御することにより、ビットライン４０の電圧とリファレンスビットライン５０の電圧との調整レートが定格調整レート範囲内にあるようになり、外部読み取り回路はビットライン４０とリファレンスビットライン５０とで示されるデータを読み取るとき、ビットライン４０とリファレンスビットライン５０とには、記憶ユニット２１内に記憶されたデータがすでに安定して示され、それによって、データ読み取りの成功率及びデータ読み取りの正確さは向上する。
図３に示すように、本願の他の実施例は、センスアンプ１０を提供する。センスアンプ１０は、増幅モジュール１０１と制御可能な電源モジュール１０２とを含み、増幅モジュール１０１と制御可能な電源モジュール１０２とが接続される。
増幅モジュール１０１は、センスアンプ１０が増幅段階にあるとき、ビットライン４０とリファレンスビットライン５０との間の電圧差を増幅するために使用される。制御可能な電源モジュール１０２は、第１の定格調整レート範囲と第２の定格調整レート範囲とに従って駆動パラメータを決定して、駆動パラメータに従って増幅モジュール１０１に電源を供給するために使用される。
増幅モジュール１０１は、制御可能な電源モジュール１０２の制御下で、増幅段階で第１の定格調整レートに従ってビットライン４０の電圧又はリファレンスビットライン５０の電圧を第１のプリセット値に調整して、第２の定格調整レートに従ってリファレンスビットライン５０の電圧又はビットライン４０の電圧を第２のプリセット値に調整する。ここで、第１の定格調整レートが第１の定格調整レート範囲内にあり、第２の定格調整レートが第２の定格調整レート範囲内にある。第１のプリセット値と第２のプリセット値との差の値は、論理データ「１」又は論理データ「０」を反映することができる。
センスアンプは記憶ユニットからデータを読み取るプロセスについて、便宜に説明するために、第１のプリセット値は第２のプリセット値より大きい場合に、論理データ「１」を意味すると仮定する。第１のプリセット値は、例えば、
Figure 0007301237000003
 であってもよく、第２のプリセット値は、例えば、０であってもよい。
記憶ユニット２１から論理データ「１」を読み取るとき、増幅モジュール１０１は、制御可能な電源モジュール１０２の制御下で、増幅段階で第１の定格調整レートに従ってビットライン４０の電圧を第１のプリセット値に調整して、第２の定格調整レートに従ってリファレンスビットライン５０の電圧を第２のプリセット値に調整する。
記憶ユニット２１から論理データ「０」を読み取るとき、増幅モジュール１０１は、制御可能な電源モジュール１０２の制御下で、増幅段階で第１の定格調整レートに従ってリファレンスビットライン５０の電圧を第１のプリセット値に調整して、第２の定格調整レートに従ってビットライン４０の電圧を第２のプリセット値に調整する。
記憶ユニット内のデータを読み取るプロセスには、ビットライン４０の電圧の調整レート及びリファレンスビットライン５０の電圧の調整レートは、データ読み取りの成功率及びデータ読み取りの正確さに影響を及ぼす。
図４ａに示すように、センスアンプの第１端
Figure 0007301237000004
 と第２端
Figure 0007301237000005
 との電圧調整能力が強すぎる場合、ビットライン電圧
Figure 0007301237000006
 とリファレンスビットライン電圧
Figure 0007301237000007
 との調整レートが速すぎ、それによって、ビットライン電圧とリファレンスビットライン電圧に変動が生じ、例えば、ビットライン電圧は低下してからまた上昇すると、ビットライン４０とリファレンスビットライン５０とには、記憶ユニット２１に記憶されたデータが安定して示されることができず、さらに、外部読み取り回路はビットライン４０とリファレンスビットライン５０とのデータを読み取るとき、誤った読み取りは発生してしまう。
図４ｂに示すように、センスアンプの第１端
Figure 0007301237000008
 と第２端
Figure 0007301237000009
 との電圧調整能力が弱すぎる場合、ビットライン電圧
Figure 0007301237000010
 とリファレンスビットライン電圧
Figure 0007301237000011
 との調整レートが遅すぎ、さらに、外部読み取り回路はビットライン４０とリファレンスビットライン５０との電圧を読み取るとき、ビットライン４０とリファレンスビットライン５０との電圧はまだプリセット値に調整されておらず、データ読み取りに失敗してしまう。
図４ｃに示すように、本実施例では、制御可能な電源モジュール１０２により、第１の定格調整レート範囲と第２の定格調整レート範囲とに従って駆動パラメータを決定して、駆動パラメータに従って増幅モジュール１０１に電源を供給することにより、増幅段階で第１の定格調整レートに従ってビットライン４０の電圧又はリファレンスビットライン５０の電圧を第１のプリセット値に調整して、第２の定格調整レートに従ってリファレンスビットライン５０の電圧又はビットライン４０の電圧を第２のプリセット値に調整するように増幅モジュール１０１を制御する。ここで、第１の定格調整レートが第１の定格調整レート範囲内にあり、第２の定格調整レートが第２の定格調整レート範囲内にある。
第１の定格調整レート範囲及び第２の定格調整レート範囲は、列選択ライン上の選定信号のシーケンス、記憶ユニット２１に接続されているワードライン上の信号のシーケンス、及びビットライン４０の電圧とリファレンスビットライン５０の電圧に応じて決定される。センスアンプ１０をテストすることにより、第１の定格調整レート範囲と第２の定格調整レート範囲とを取得し、ビットライン４０とリファレンスビットライン５０とでのデータを正確に読み取られるように確保する。例えば、図４ａ、４ｂ及び４ｃに示すように、１つの実施例を提供し、図４ａの
Figure 0007301237000012
 の上昇レートが５（対応する速度の単位はＶ／μｓである）で、図４ｂの
Figure 0007301237000013
 の上昇レートが０．８（対応する速度の単位はＶ／μｓである）であると仮定すると、第１の定格調整レート範囲は、２～４（対応する速度の単位はＶ／μｓである）にすることができ、図４ｃの第１の定格調整レートは３であってもよい。なお、上記は１つの実施例にすぎず、第１の定格調整レート範囲及び第１の定格調整レートは、それに限定されない。同様に、第２の定格調整レート範囲及び第２の定格調整レートは、上記と類似する方法を用いて得られることができ、本願において限定されない。
センスアンプ１０は増幅段階にあるとき、第１の定格調整レート範囲にある調整レートでビットライン４０の電圧又はリファレンスビットライン５０の電圧を調整して、第２の定格調整レート範囲にある調整レートでリファレンスビットライン５０の電圧又はビットライン４０の電圧を調整するが、センスアンプ１０は復元段階にあるとき、外部読み取り回路はビットライン４０とリファレンスビットライン５０とに示されるデータを読み取り、このとき、ビットライン４０とリファレンスビットライン５０とには、記憶ユニット２１内に記憶されたデータがすでに安定して示され、それによって、外部読み取り回路は、ビットライン４０とリファレンスビットライン５０に示されるデータを正確に読み取ることができる。
上記実施例では、増幅モジュールがビットライン４０の電圧とリファレンスビットライン５０の電圧とを調整するレートを、制御可能な電源モジュールは制御することにより、ビットライン４０の電圧とリファレンスビットライン５０の電圧との調整レートが定格調整レート範囲内にあるようになり、外部読み取り回路はビットライン４０とリファレンスビットライン５０とに示されるデータを読み取るとき、ビットライン４０とリファレンスビットライン５０とには、記憶ユニット２１内に記憶されたデータがすでに安定して示されており、それによって、データ読み取りの成功率及びデータ読み取りの正確さは向上する。
図５に示すように、本願の他の実施例は、センスアンプ１０を提供し、センスアンプ１０は、増幅モジュール１０１と制御可能な電源モジュール１０２とを含み、増幅モジュール１０１と制御可能な電源モジュール１０２とが接続される。
ここで、制御可能な電源モジュール１０２は、第１の制御可能な電源ユニット１０２１、第２の制御可能な電源ユニット１０２２及び制御ユニット１０２５を含み、増幅モジュール１０１には、第１端、第２端、第３端及び第４端が設けられている。
第１の制御可能な電源ユニット１０２１の出力端が増幅モジュール１０１の第１端に接続され、第２の制御可能な電源ユニット１０２２の出力端が増幅モジュール１０１の第２端に接続され、増幅モジュール１０１の第３端がビットラインに接続され、増幅モジュール１０１の第４端がリファレンスビットラインに接続される。制御ユニット１０２５が第１の制御可能な電源ユニット１０２１の制御端に接続され、制御ユニット１０２５はまた、第２の制御可能な電源ユニット１０２２の制御端に接続される。
第１の制御可能な電源ユニット１０２１及び第２の制御可能な電源ユニット１０２２は、いずれも増幅モジュール１０１に電源を供給するために使用され、制御ユニット１０２５は、第１の定格調整レートと第２の定格調整レートとに従って駆動パラメータを決定して、駆動パラメータに従って増幅モジュール１０１に電源を供給するように第１の制御可能な電流源１０２３と第２の制御可能な電流源１０２４とを制御するために使用される。
増幅モジュール１０１は、第１の制御可能な電源ユニット１０２１と第２の制御可能な電源ユニット１０２２との制御下で、増幅段階で第１の定格調整レートに従ってビットライン４０の電圧又はリファレンスビットライン５０の電圧を第１のプリセット値に調整して、第２の定格調整レートに従ってリファレンスビットライン５０の電圧又はビットライン４０の電圧を第２のプリセット値に調整する。
説明の便宜上、本願において、第１の制御可能な電源ユニット１０２１により提供される電圧は、第２の制御可能な電源ユニット１０２２により提供される電圧よりも高く、且つ、ビットライン４０の電圧はリファレンスビットライン５０の電圧よりも高いとき、データ「１」が示されるとする。
記憶ユニット２１に記憶されたデータが「１」であるとき、第１の制御可能な電源ユニット１０２１により、第１の定格調整レートに従ってビットライン４０の電圧を第１のプリセット値に調整するように増幅モジュール１０１を制御し、第２の制御可能な電源ユニット１０２２により、第２の定格調整レートに従ってリファレンスビットライン５０の電圧を第２のプリセット値に調整するように増幅モジュール１０１を制御する。記憶ユニット２１に記憶されたデータが「０」であるとき、第１の制御可能な電源ユニット１０２１により、第１の定格調整レートに従ってリファレンスビットライン５０の電圧を第１のプリセット値に調整するように増幅モジュール１０１を制御し、第２の制御可能な電源ユニット１０２２により、第２の定格調整レートに従ってビットライン４０の電圧を第２のプリセット値に調整するように増幅モジュール１０１を制御する。第１のプリセット値は、例えば
Figure 0007301237000014
 であってもよく、第２のプリセット値は、例えば０であってもよい。
センスアンプ１０は増幅段階にあるとき、第１の定格調整レート範囲にある調整レートでビットライン４０の電圧又はリファレンスビットライン５０の電圧を調整して、第２の定格調整レート範囲にある調整レートでリファレンスビットライン５０の電圧又はビットライン４０の電圧を調整し、センスアンプ１０は復元段階にあるとき、外部読み取り回路はビットライン４０とリファレンスビットライン５０とに示されるデータを読み取るとき、ビットライン４０とリファレンスビットライン５０とには、記憶ユニット２１内に記憶されたデータがすでに安定して示されており、それによって、外部読み取り回路は、ビットライン４０とリファレンスビットライン５０に示されるデータを正確に読み取ることができる。
他の実施例では、第１の制御可能な電源ユニット１０２１は、Ｎ個の第１の制御可能な電流源１０２３を含む。各第１の制御可能な電流源１０２３には、制御端、第１端及び第２端が設けられている。各第１の制御可能な電流源１０２３の第２端が第１の制御可能な電源ユニット１０２１の出力端になり、各第１の制御可能な電流源１０２３の制御端が第１の制御可能な電源ユニット１０２１の制御端になっている。第１の制御可能な電流源１０２３の第１端が第１の給電端に接続され、第１の制御可能な電流源１０２３の第２端が増幅モジュール１０１の第１端に接続される。第１の制御可能な電流源１０２３の制御端が制御ユニット１０２５に接続され、Ｎが正の整数である。
第２の制御可能な電源ユニット１０２２は、Ｎ個の第２の制御可能な電流源１０２４を含み、第２の制御可能な電源ユニット１０２２には、制御端、第１端及び第２端が設けられている。各第２の制御可能な電流源１０２４の第２端が第２の制御可能な電源ユニット１０２２の出力端になり、各第２の制御可能な電流源１０２４の制御端が第２の制御可能な電源ユニット１０２２の制御端になっている。第２の制御可能な電流源１０２４の第１端が第２の給電端に接続され、第２の制御可能な電流源１０２４の第２端が増幅モジュール１０１の第２端に接続される。第２の制御可能な電流源１０２４の制御端が制御ユニット１０２５に接続される。
第１の制御可能な電流源１０２３と第２の制御可能な電流源１０２４との動作状態について便宜に説明するために、ここで、第１の給電端の電圧が第２の給電端よりも高く、且つ、ビットライン４０の電圧がリファレンスビットライン５０の電圧よりも高いとき、データ「１」が示されると続いて設定される。
記憶ユニット２１に記憶されたデータが「１」であるとき、制御ユニット１０２５は、第１の定格調整レート範囲に従って第１の駆動電流範囲を決定して、Ｎ個の第１の制御可能な電流源１０２３から少なくとも１つの第１の目標電流源を選択することにより、少なくとも１つの第１の目標電流源により提供される合計電流が第１の駆動電流範囲内にあるようになり、また、第１の目標電流源の動作を制御するための第１の制御信号を生成することにより、第１の制御可能な電源ユニット１０２１が増幅段階で第１の定格調整レートに従ってビットライン４０の電圧を第１のプリセット値に調整するように増幅モジュール１０１を制御するために使用される。
制御ユニット１０２５は、さらに、第２の定格調整レート範囲に従って第２の駆動電流範囲を決定して、Ｎ個の第２の制御可能な電流源１０２４から少なくとも１つの第２の目標電流源を選択することにより、少なくとも１つの第２の目標電流源により提供される合計電流が第２の駆動電流範囲内にあるようになり、また、第２の目標電流源の動作を制御するための第２の制御信号を生成することにより、第２の制御可能な電源ユニット１０２２が増幅段階で第２の定格調整レートに従ってリファレンスビットライン５０の電圧を第２のプリセット値に調整するように増幅モジュール１０１を制御するために使用される。
記憶ユニット２１に記憶されたデータが「０」であるとき、制御ユニット１０２５は、第１の定格調整レート範囲に従って第１の駆動電流範囲を決定して、Ｎ個の第１の制御可能な電流源１０２３から少なくとも１つの第１の目標電流源を選択することにより、少なくとも１つの第１の目標電流源により提供される合計電流が第１の駆動電流範囲内にあるようになり、また、第１の目標電流源の動作を制御するための第３の制御信号を生成することにより、第１の制御可能な電源ユニット１０２１が増幅段階で第１の定格調整レートに従ってリファレンスビットライン５０の電圧を第１のプリセット値に調整するように増幅モジュール１０１を制御するために使用される。
制御ユニット１０２５は、さらに、第２の定格調整レート範囲に従って第２の駆動電流範囲を決定して、Ｎ個の第２の制御可能な電流源１０２４から少なくとも１つの第２の目標電流源を選択することにより、少なくとも１つの第２の目標電流源により提供される合計電流が第２の駆動電流範囲内にあるようになり、また、第２の目標電流源の動作を制御するための第４の制御信号を生成することにより、第２の制御可能な電源ユニット１０２２が増幅段階で第２の定格調整レートに従ってビットライン４０の電圧を第２のプリセット値に調整するように増幅モジュール１０１を制御するために使用される。
他の実施例では、第ｉ個の第１の制御可能な電流源１０２３により提供される駆動電流が
Figure 0007301237000015
 で、第ｊ個の第２の制御可能な電流源１０２４により提供される駆動電流が
Figure 0007301237000016
 で、
Figure 0007301237000017
 が単位電流を表す。Ｎ個の第１の制御可能な電流源１０２３及びＮ個の第２の制御可能な電流源１０２４の両方とも、
Figure 0007301237000018
 個のレベルの駆動電流を供給することができ、単位電流の範囲値を調整することにより、増幅モジュール１０１がビットライン４０の電圧とリファレンスビットライン５０の電圧とを調整するレートは精確に調整されることができ、増幅段階で第１の定格調整レートに従ってビットライン４０の電圧又はリファレンスビットライン５０の電圧を第１のプリセット値に調整して、第２の定格調整レートに従ってリファレンスビットライン５０の電圧又はビットライン４０の電圧を第２のプリセット値に調整することは実現される。
上記実施例では、第１の制御可能な電源ユニットにより、第１の定格調整レートでビットライン４０の電圧又はリファレンスビットライン５０の電圧を調整するように増幅モジュールを制御し、第２の制御可能な電源ユニットにより、第２の定格調整レートでリファレンスビットライン５０の電圧又はビットライン４０の電圧を調整するように増幅モジュールを制御し、それによって、外部読み取り回路は、復元段階でビットライン４０とリファレンスビットライン５０とに示されるデータを読み取るとき、ビットライン４０とリファレンスビットライン５０とには、記憶ユニットに記憶されたデータがすでに安定して示されており、外部読み取り回路は、ビットライン４０とリファレンスビットライン５０に示されるデータを正確に読み取ることができる。
図６に示すように、本願の実施例は、センスアンプ１０を提供し、センスアンプ１０は、増幅モジュール１０１と制御可能な電源モジュール１０２とを含み、増幅モジュール１０１と制御可能な電源モジュール１０２とが接続される。
増幅モジュール１０１は、少なくとも１つのクロスカップリング増幅回路を含み、各クロスカップリング増幅回路には、第１端、第２端、第３端及び第４端が設けられており、クロスカップリング増幅回路の第１端が第１の制御可能な電源ユニット１０２１の出力端に接続され、クロスカップリング増幅回路の第２端が第２の制御可能な電源ユニット１０２２の出力端に接続され、クロスカップリング増幅回路の第３端がビットライン４０に接続され、クロスカップリング増幅回路の第４端がリファレンスビットライン５０に接続される。
ここで、クロスカップリング増幅回路は、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３、及び第４のトランジスタＴ４を含む。
第１のトランジスタＴ１の第１端がクロスカップリング増幅回路の第１端になり、第２のトランジスタＴ２の第２端がクロスカップリング増幅回路の第２端になり、第１のトランジスタＴ１の第２端がクロスカップリング増幅回路の第３端になり、第３のトランジスタＴ３の第２端がクロスカップリング増幅回路の第４端になっている。
第１のトランジスタＴ１の第２端が第２のトランジスタＴ２の第１端に接続され、第３のトランジスタＴ３の第２端が第４のトランジスタＴ４の第１端に接続され、第１のトランジスタＴ１の第１端が第３のトランジスタＴ３の第１端に接続され、第２のトランジスタＴ２の第２端が第４のトランジスタＴ４の第２端に接続される。
第１のトランジスタＴ１の制御端が第３のトランジスタＴ３の第２端に接続され、第２のトランジスタＴ２の制御端が第３のトランジスタＴ３の第２端に接続され、第３のトランジスタＴ３の制御端が第１のトランジスタＴ１の第２端に接続され、第４のトランジスタＴ４の制御端が第１のトランジスタＴ１の第２端に接続される。
ここで、第１のトランジスタＴ１と第３のトランジスタＴ３はＰ型トランジスタであり、第２のトランジスタＴ２と第４のトランジスタＴ４はＮ型トランジスタである。
制御可能な電源モジュール１０２は、第１の制御可能な電源ユニット１０２１と第２の制御可能な電源ユニット１０２２とを含み、第１の制御可能な電源ユニット１０２１は、Ｎ個の第１の制御可能な電流源１０２３を含み、第２の制御可能な電源ユニット１０２２は、Ｎ個の第２の制御可能な電流源１０２４を含む。ここで、第１の制御可能な電流源１０２３がＰ型トランジスタであり、第２の制御可能な電流源１０２４がＮ型トランジスタである。
以下、第１の記憶アレイ２０のうちの１つの記憶ユニット２１からデータ「１」を読み取る過程について説明する。
プリチャージ段階では、第１の記憶アレイ２０のビットライン４０の電圧及びリファレンスビットライン５０の電圧は、いずれも基準電圧に上げて調整され、基準電圧がストレージコンデンサＣに接続された固定電源の電圧０．５
Figure 0007301237000019
 であってもよい。
アクセス段階では、クセスされる記憶ユニット２１に対応するワードライン内の信号を制御することにより、アクセスされる記憶ユニット２１内のアクセストランジスタＴが導通され、ストレージコンデンサＣがビットライン４０の電圧を増加させるように調整する。
増幅段階では、ビットライン４０の電圧が基準電圧よりも高いため、第１のトランジスタＴ１及び第４のトランジスタＴ４が導通され、第２のトランジスタＴ２及び第３のトランジスタＴ３が遮断される。第１のトランジスタＴ１は導通され、第３のトランジスタＴ３は遮断された場合、複数のＰ型トランジスタを含む第１の制御可能な電源ユニット１０２１はビットライン４０の電圧を第１のプリセット値に上げて調整し、導通状態にあるＰ型トランジスタの数が制御されることにより、第１のトランジスタＴ１が導通されるとき、第１の制御可能な電源ユニット１０２１がビットライン４０の電圧を調整するレートは制御されることができる。
第２のトランジスタＴ２は遮断され、第４のトランジスタＴ４は導通された場合、複数のＮ型トランジスタを含む第２の制御可能な電源ユニット１０２２はリファレンスビットライン５０の電圧を第２のプリセット値に下げて調整し、導通状態にあるＮ型トランジスタの数は制御されることにより、第４のトランジスタＴ４は導通されるとき、第２の制御可能な電源ユニット１０２２がリファレンスビットライン５０の電圧を調整するレートは制御されることができる。
第１の制御可能な電源ユニット１０２１における導通状態にあるＰ型トランジスタの数及び第２の制御可能な電源ユニット１０２２における導通状態にあるＮ型トランジスタの数を制御することにより、ビットライン４０の電圧は第１の定格調整レートで第１のプリセット値に調整され、リファレンスビットライン５０の電圧は第２の定格調整レートで第２のプリセット値に調整され、ビットライン４０とリファレンスビットライン５０との間の電圧差で、アクセスされる記憶ユニット２１におけるデータが「１」であることを安定して反映することができる。
復元段階では、センスアンプ１０は、すでにビットライン４０の電圧とリファレンスビットライン５０の電圧とを論理データ「１」に安定させ、さらに、ビットライン４０はストレージコンデンサＣを充電し、ストレージコンデンサＣの電荷は、一定時間充電した後、読み取り操作前の状態に復元する。さらに、列選択ライン内の信号を制御することにより、外部読み取り回路は、ビットライン４０とリファレンスビットライン５０とから、アクセスされる記憶ユニット２１内に記憶されたデータを読み取ることができる。
他の実施例では、第１の制御可能な電源ユニット１０２１には、第ｉ個のＰ型トランジスタにより提供可能な駆動電流が
Figure 0007301237000020
 であり、第２の制御可能な電源ユニット１０２２には、第ｊ個のＮ型トランジスタにより提供可能な駆動電流が
Figure 0007301237000021
 であり、
Figure 0007301237000022
 が単位電流を表す。第１の制御可能な電源ユニット１０２１と第２の制御可能な電源ユニット１０２２とは、いずれも
Figure 0007301237000023
 個のレベルの駆動電流を供給することができ、それによって、制御可能な電源モジュール１０２は、
Figure 0007301237000024
 個のレベルの駆動電流を供給することができる。
以下、具体例を参照しながら、制御可能な電源モジュール１０２により提供可能な駆動電流のレベルについて説明する。第１の制御可能な電源ユニット１０２１は、３つのＰ型トランジスタを含み、第１個のＰ型トランジスタにより提供可能な駆動電流が
Figure 0007301237000025
 であり、第２個のＰ型トランジスタにより提供可能な駆動電流が
Figure 0007301237000026
 であり、第３個のＰ型トランジスタにより提供可能な駆動電流が
Figure 0007301237000027
 である。第２の制御可能な電源ユニット１０２２は、３つのＮ型トランジスタを含み、第１個のＮ型トランジスタにより提供可能な駆動電流が
Figure 0007301237000028
 であり、第２個のＮ型トランジスタにより提供可能な駆動電流が
Figure 0007301237000029
 であり、第３個のＮ型トランジスタにより提供可能な駆動電流が
Figure 0007301237000030
 である。
制御可能な電源モジュール１０２は、７個のレベルの駆動電流を供給することができ、各レベルでのＮ型トランジスタとＰ型トランジスタとの制御信号は、以下の表１及び表２に示される。ここで、「１」が高レベル制御信号を表し、「０」が低レベル制御信号を表す。
Figure 0007301237000031
Figure 0007301237000032
上記技術案において、導通状態にあるＰ型トランジスタの数と導通状態にあるＮ型トランジスタの数を制御し、制御可能な電源モジュールから増幅モジュールに提供された駆動電流のレベルを制御することにより、増幅モジュールがビットライン４０の電圧とリファレンスビットライン５０の電圧とを調整するレートは、定格範囲内にあるように制御され、それによって、復元段階では、ビットライン４０とリファレンスビットライン５０とには、記憶ユニットに記憶されたデータが安定して示され、データ読み取りの正確さ及び成功率は向上する。
図７に示すように、本願の実施例は、センスアンプ１０を提供し、センスアンプ１０は、増幅モジュール１０１と制御可能な電源モジュール１０２とを含み、増幅モジュール１０１と制御可能な電源モジュール１０２とが接続される。
増幅モジュール１０１は、少なくとも１つのクロスカップリング増幅回路を含み、各クロスカップリング増幅回路には、第１端、第２端、第３端及び第４端が設けられており、クロスカップリング増幅回路の第１端が第１の制御可能な電源ユニット１０２１の出力端に接続され、クロスカップリング増幅回路の第２端が第２の制御可能な電源ユニット１０２２の出力端に接続され、クロスカップリング増幅回路の第３端がビットライン４０に接続され、クロスカップリング増幅回路の第４端がリファレンスビットライン５０に接続される。
ここで、クロスカップリング増幅回路は、オフセットキャンセル機能を持つものであり、クロスカップリング回路は、具体的に、第５のトランジスタＴ５、第６のトランジスタＴ６、第７のトランジスタＴ７、第８のトランジスタＴ８、第１のスイッチＫ１、第２のスイッチＫ２、第３のスイッチＫ３、及び第４のスイッチＫ４を含む。
第５のトランジスタＴ５の第１端がクロスカップリング増幅回路の第１端になり、第６のトランジスタＴ６の第２端がクロスカップリング増幅回路の第２端になり、第５のトランジスタＴ５の第２端がクロスカップリング増幅回路の第３端になり、第７のトランジスタＴ７の第２端がクロスカップリング増幅回路の第４端になっている。
第５のトランジスタＴ５の第２端が第６のトランジスタＴ６の第１端に接続され、第７のトランジスタＴ７の第２端が第８のトランジスタＴ８の第１端に接続され、第５のトランジスタＴ５の第１端が第７のトランジスタＴ７の第１端に接続され、第６のトランジスタＴ６の第２端が第８のトランジスタＴ８の第２端に接続される。
第５のトランジスタＴ５の制御端が第７のトランジスタＴ７の第２端に接続され、第６のトランジスタＴ６の制御端が第１のスイッチＫ１を介して第７のトランジスタＴ７の第２端に接続され、第６のトランジスタＴ６の制御端が第３のスイッチＫ３を介して第６のトランジスタＴ６の第１端に接続される。
第７のトランジスタＴ７の制御端が第５のトランジスタＴ５の第２端に接続され、第８のトランジスタＴ８の制御端が第２のスイッチＫ２を介して第５のトランジスタＴ５の第２端に接続され、第８のトランジスタＴ８の制御端が第４のスイッチＫ４を介して第８のトランジスタＴ８の第１端に接続される。
ここで、第５のトランジスタＴ５と第７のトランジスタＴ７はＰ型トランジスタであり、第６のトランジスタＴ６と第８のトランジスタＴ８はＮ型トランジスタである。
制御可能な電源モジュール１０２は、第１の制御可能な電源ユニット１０２１と第２の制御可能な電源ユニット１０２２とを含み、第１の制御可能な電源ユニット１０２１は、Ｎ個の第１の制御可能な電流源１０２３を含み、第２の制御可能な電源ユニット１０２２は、Ｎ個の第２の制御可能な電流源１０２４を含む。ここで、第１の制御可能な電流源１０２３がＮ型トランジスタであり、第２の制御可能な電流源１０２４がＮ型トランジスタである。
図６に示す実施例と違って、本実施例により提供されるセンスアンプによるデータ読み取りプロセスには、さらに、オフセットキャンセル段階が含まれている。説明の便宜上、第５のトランジスタＴ５の第２端と第６のトランジスタＴ６の第１端との間の接続線は、第１の記憶アレイ２０の内ビットライン７０と呼ばれ、第７のトランジスタＴ７の第２端と第８のトランジスタＴ８の第１端との間の接続線は、第１の記憶アレイ２０の内リファレンスビットライン６０と呼ばれる。
以下、第１の記憶アレイ２０のうちの１つの記憶ユニット２１からデータ「１」を読み取る過程について説明する。図８に示すように、データ読み取りには、アイドル段階、オフセットキャンセル段階、プリチャージ段階、アクセス段階、増幅段階及び復元段階が含まれる。
アイドル段階では、第３のスイッチＫ３と第４のスイッチＫ４が導通され、第１のスイッチＫ１と第２のスイッチＫ２も導通される。第６のトランジスタＴ６の第１端が制御端に短絡され、第８のトランジスタＴ８の第１端が制御端に短絡される。充電スイッチＣＫ１とＣＫ２が導通され、充電電源を介して内ビットライン７０と内リファレンスビットライン６０とを充電する。このとき、１つの実施例では、ビットライン４０、リファレンスビットライン５０、内ビットライン７０、及び内リファレンスビットライン６０は、いずれも０．５
Figure 0007301237000033
 に充電される。
オフセットキャンセル段階では、第１のスイッチＫ１と第２のスイッチＫ２が切断され、第３のスイッチＫ３と第４のスイッチＫ４が導通されたままである。Ｎ１１、Ｎ１２及びＮ１３の少なくとも１つのＮ型トランジスタは図に示す波形に従って制御され、Ｎ２１、Ｎ２２及びＮ２３の少なくとも１つのＮ型トランジスタは図に示す波形に従って制御されることにより、第１の制御可能な電源ユニット１０２１及び第２の制御可能な電源ユニット１０２２はクロスカップリング増幅回路に給電する。第６のトランジスタＴ６及び第８のトランジスタＴ８はダイオードによって接続され、ビットライン４０とリファレンスビットライン５０とには、補償電圧が生成され、当該補償電圧により、Ｎ型トランジスタ又はＰ型トランジスタの製造上の差異（オフセット電圧とも呼ばれる）を消去することができる。例えば、ビットライン４０上の電圧からリファレンスビットライン５０上の電圧を引いたものはオフセット電圧に等しいか、または、リファレンスビットライン５０上の電圧からビットライン４０上の電圧を引いたものはオフセット電圧に等しい。
プリチャージ段階では、第１のスイッチＫ１から第４のスイッチＫ４がいずれも切断される。第１の記憶アレイ２０の内ビットライン７０の電圧及び内リファレンスビットライン６０の電圧は、いずれも基準電圧に上げて調整され、基準電圧がストレージコンデンサＣに接続されている固定電源の電圧である。１つの実施例では、固定電源の電圧が０．５
Figure 0007301237000034
 である。
アクセス段階では、第１のスイッチＫ１と第２のスイッチＫ２が導通され、第３のスイッチＫ３と第４のスイッチＫ４が依然として切断されたままであり、ビットライン４０とリファレンスビットライン５０とには、補償電圧が保持されたままである。例えば、オフセットキャンセル段階では、ビットライン４０の電圧がリファレンスビットライン５０の電圧よりも高く、その差の値が補償電圧Ｖｏｓである。アクセス段階では、ビットライン４０の電圧が依然としてリファレンスビットライン５０の電圧よりも高く、その差の値も補償電圧Ｖｏｓであり、Ｔ６とＴ８とのしきい値電圧間のオフセットがＶｏｓである場合、または、Ｔ５とＴ７とのしきい値電圧間のオフセットがＶｏｓである場合、または、Ｔ６とＴ５、及びＴ８とＴ７によって生成されるしきい値電圧のオフセットがＶｏｓである場合、当該アクセス段階では、Ｖｏｓのセンスアンプに対する影響がなくなるか、少なくとも弱められる。
アクセス段階では、アクセスされる記憶ユニット２１に対応するワードライン内の信号を制御することにより、アクセスされる記憶ユニット２１内のアクセストランジスタＴは導通され、ストレージコンデンサＣはビットライン４０の電圧を増加させる。
増幅段階及び復元段階については、図６に示す実施例に記載の詳細な説明と同じであるため、ここで繰り返して説明しない。
上記技術案において、導通状態にあるトランジスタの数を制御し、制御可能な電源モジュールから増幅モジュールに提供された駆動電流のレベルを制御することにより、増幅モジュールがビットライン４０の電圧とリファレンスビットライン５０の電圧とを調整するレートは、定格範囲内にあるように制御され、それによって、復元段階では、ビットライン４０とリファレンスビットライン５０とには、記憶ユニットに記憶されたデータが安定して示され、データ読み取りの正確さ及び成功率は向上する。
図９に示すように、本願は、センスアンプの制御方法を提供し、センスアンプの構造については上記実施例で詳細に説明したため、ここで繰り返して説明しない。当該制御方法は、具体的に、以下のステップを含む。
Ｓ１００１において、プリセットの第１の定格調整レート範囲とプリセットの第２の定格調整レート範囲とを取得する。
ここで、第１の定格調整レート範囲及び第２の定格調整レート範囲は、列選択ライン上の選定信号のシーケンス、記憶ユニットに接続されているワードライン上の信号のシーケンス、及びビットラインとリファレンスビットラインとの電圧に応じて決定される。さらに、センスアンプをテストすることにより、第１の定格調整レート範囲と第２の定格調整レート範囲とを取得し、ビットラインとリファレンスビットラインとのデータを正確に読み取られるように確保する。
Ｓ１００２において、第１の定格調整レート範囲と第２の定格調整レート範囲とに従って制御可能な電源モジュールの駆動パラメータを決定する。
ここで、センスアンプをテストして、センスアンプのビットラインとリファレンスビットラインとに対する調整レートと、制御可能な電源モジュールの駆動パラメータと、の間のマッピング関係を取得し、その後、マッピング関係及び２つの定格調整レート範囲に従って制御可能な電源モジュールの駆動パラメータを決定する。
Ｓ１００３において、駆動パラメータに従って制御可能な電源モジュールを制御するための制御信号を生成する。
ここで、制御可能な電源モジュールの駆動パラメータを取得した後、駆動パラメータに従って制御信号を生成し、駆動パラメータに従って増幅モジュールに給電するように制御可能な電源モジュールを制御し、さらに、制御可能な電源モジュールは増幅段階で第１の定格調整レートに従ってビットラインの電圧又はリファレンスビットラインの電圧を第１のプリセット値に調整して、第２の定格調整レートに従ってリファレンスビットラインの電圧又はビットラインの電圧を第２のプリセット値に調整するように増幅モジュールを制御するように制御される。第１の定格調整レートが第１の定格調整レート範囲内にあり、第２の定格調整レートが第２の定格調整レート範囲内にある。
本願の実施例により提供される制御方法には、制御可能な電源モジュールにより出力される駆動パラメータを制御して、増幅モジュールがビットラインの電圧とリファレンスビットラインの電圧とを調整するレートを、制御することにより、ビットラインの電圧とリファレンスビットラインの電圧との調整レートが定格調整レート範囲内にあるようになり、外部読み取り回路はビットラインとリファレンスビットラインとに示されるデータを読み取るとき、ビットラインとリファレンスビットラインとには、記憶ユニット内に記憶されたデータがすでに安定して示され、それによって、データ読み取りの成功率及びデータ読み取りの正確さは向上する。
本願の他の実施例は、センスアンプの制御方法を提供する。当該制御方法は、具体的に、以下のステップを含む。
Ｓ２００１において、プリセットの第１の定格調整レート範囲とプリセットの第２の定格調整レート範囲とを取得する。
ここで、当該ステップは、上記実施例で詳細に説明したため、ここで繰り返して説明しない。
Ｓ２００２において、第１の定格調整レート範囲と第２の定格調整レート範囲とに従って制御可能な電源モジュールの駆動パラメータを決定する。
ここで、第１の定格調整レート範囲に従って第１の駆動電流範囲を決定し、第２の定格調整レート範囲に従って第２の駆動電流範囲を決定する。第１の駆動電流範囲は第１の制御可能な電流源の駆動パラメータになり、第２の駆動電流範囲は第２の制御可能な電流源の駆動パラメータになる。
Ｓ２００３において、駆動パラメータに従って制御可能な電源モジュールを制御するための制御信号を生成する。
第１の制御可能な電流源と第２の制御可能な電流源との動作状態について便宜に説明するために、ここで、第１の給電端の電圧は第２の給電端よりも高く、且つ、ビットラインの電圧はリファレンスビットラインの電圧よりも高いとき、データ「１」は示されると続いて設定される。
記憶ユニットに記憶されたデータは「１」であるとき、Ｎ個の第１の制御可能な電流源から少なくとも１つの第１の目標電流源を選択することにより、少なくとも１つの第１の目標電流源により提供される合計電流は第１の駆動電流範囲内にあるようになり、また、第１の目標電流源の動作を制御するための第１の制御信号を生成することにより、第１の制御可能な電源ユニットは増幅段階で第１の定格調整レートに従ってビットラインの電圧を第１のプリセット値に調整するように増幅モジュールを制御する。
Ｎ個の第２の制御可能な電流源から少なくとも１つの第２の目標電流源を選択することにより、少なくとも１つの第２の目標電流源により提供される合計電流は第２の駆動電流範囲内にあるようになり、また、第２の目標電流源の動作を制御するための第２の制御信号を生成することにより、第２の制御可能な電源ユニットは増幅段階で第２の定格調整レートに従ってリファレンスビットラインの電圧を第２のプリセット値に調整するように増幅モジュールを制御する。
記憶ユニット２１に記憶されたデータは「０」であるとき、Ｎ個の第１の制御可能な電流源から少なくとも１つの第１の目標電流源を選択することにより、少なくとも１つの第１の目標電流源により提供される合計電流は第１の駆動電流範囲内にあるようになり、また、第１の目標電流源の動作を制御するための第３の制御信号を生成することにより、第１の制御可能な電源ユニットは増幅段階で第１の定格調整レートに従ってリファレンスビットラインの電圧を第１のプリセット値に調整するように増幅モジュールを制御する。
Ｎ個の第２の制御可能な電流源から少なくとも１つの第２の目標電流源を選択することにより、少なくとも１つの第２の目標電流源により提供される合計電流は第２の駆動電流範囲内にあるようになり、また、第２の目標電流源の動作を制御するための第４の制御信号を生成することにより、第２の制御可能な電源ユニットは増幅段階で第２の定格調整レートに従ってビットラインの電圧を第２のプリセット値に調整するように増幅モジュールを制御する。
上記実施例では、第１の制御可能な電源ユニットにより、第１の定格調整レートでビットラインの電圧又はリファレンスビットラインの電圧を調整するように増幅モジュールを制御し、第２の制御可能な電源ユニットにより、第２の定格調整レートでリファレンスビットラインの電圧又はビットラインの電圧を調整するように増幅モジュールを制御し、外部読み取り回路は、復元段階でビットラインとリファレンスビットラインとに示されるデータを読み取るとき、ビットラインとリファレンスビットラインとには、記憶ユニットに記憶されたデータがすでに安定して示されており、それによって、外部読み取り回路は、ビットラインとリファレンスビットラインに示されるデータを正確に読み取ることができる。
最後に説明すべきものとして、以上の各実施例は、本願の技術案を説明するためのものだけであり、これを制限するものではなく、前述の各実施例を参照しながら本願を詳細に説明したが、当業者であれば、依然として前述の各実施例に記載の技術案を修正するか、又はそのうちの一部又はすべての技術的特徴に対して等価置換を行うことができ、これらの修正又は置換は、対応する技術案の本質を本願の各実施例の技術案の主旨から逸脱させないと理解すべきである。
本願は２０２１年０３月２４日に中国特許局に提出した、出願番号が２０２１１０３１３６８５．５で、発明の名称が「センスアンプ、メモリ及び制御方法」という中国特許出願の優先権を主張し、その全ての内容は援用によって本願に組み合わせられる。

Claims (16)

  1. センスアンプであって、
    前記センスアンプが増幅段階にあるとき、ビットラインとリファレンスビットラインとの間の電圧差を増幅するための増幅モジュールと、
    前記増幅モジュールに接続されており、第１の定格調整レート範囲と第２の定格調整レート範囲とに従って駆動パラメータを決定して、前記駆動パラメータに従って前記増幅モジュールに電源を供給し、前記増幅段階で第１の定格調整レートに従って前記ビットラインの電圧又はリファレンスビットラインの電圧を第１のプリセット値に調整して、第２の定格調整レートに従って前記リファレンスビットラインの電圧又はビットラインの電圧を第２のプリセット値に調整するように前記増幅モジュールを制御するための制御可能な電源モジュールと、を含み、
    前記第１の定格調整レートが前記第１の定格調整レート範囲内にあり、前記第２の定格調整レートが前記第２の定格調整レート範囲内にあるセンスアンプ。
  2. 前記制御可能な電源モジュールは、
    前記増幅モジュールの第１端に接続されており、前記増幅モジュールに電源を供給するための第１の制御可能な電源ユニットと、
    前記増幅モジュールの第２端に接続されており、前記増幅モジュールに電源を供給するための第２の制御可能な電源ユニットと、
    前記第１の制御可能な電源ユニットと前記第２の制御可能な電源ユニットとに接続されており、前記第１の定格調整レート範囲と前記第２の定格調整レート範囲とに従って駆動パラメータを決定して、前記駆動パラメータに従って前記増幅モジュールに電源を供給するように前記第１の制御可能な電流源と前記第２の制御可能な電流源とを制御するための制御ユニットと、を含む請求項１に記載のセンスアンプ。
  3. 前記第１の制御可能な電源ユニットには、
    Ｎ個の第１の制御可能な電流源が含まれ、各第１の制御可能な電流源には、制御端、第１端及び第２端が設けられており、その第１端が第１の給電端に接続され、その第２端が前記増幅モジュールの第１端に接続され、その制御端が前記制御ユニットに接続され、Ｎが正の整数である請求項２に記載のセンスアンプ。
  4. 前記第２の制御可能な電源ユニットには、
    Ｎ個の第２の制御可能な電流源が含まれ、各第２の制御可能な電流源には、制御端、第１端及び第２端が設けられており、その第１端が第２の給電端に接続され、その第２端が前記増幅モジュールの第２端に接続され、その制御端が前記制御ユニットに接続される請求項３に記載のセンスアンプ。
  5. 前記制御ユニットは、
    前記第１の定格調整レート範囲に従って第１の駆動電流範囲を決定して、前記第２の定格調整レート範囲に従って第２の駆動電流範囲を決定すること、
    前記Ｎ個の第１の制御可能な電流源から少なくとも１つの第１の目標電流源を選択して、前記Ｎ個の第２の制御可能な電流源から少なくとも１つの第２の目標電流源を選択することであって、ここで、前記少なくとも１つの第１の目標電流源により提供される合計電流が前記第１の駆動電流範囲内にあり、前記少なくとも１つの第２の目標電流源により提供される合計電流が前記第２の駆動電流範囲内にあること、及び
    前記第１の目標電流源の動作を制御するための第１の制御信号を生成して、前記第２の目標電流源の動作を制御するための第２の制御信号を生成することにより、前記第１の制御可能な電源ユニットが前記増幅段階で第１の定格調整レートに従って前記ビットラインの電圧を第１のプリセット値に調整するように前記増幅モジュールを制御し、前記第２の制御可能な電源ユニットが前記増幅段階で第２の定格調整レートに従って前記リファレンスビットラインの電圧を第２のプリセット値に調整するように前記増幅モジュールを制御すること、に用いられる請求項４に記載のセンスアンプ。
  6. 前記制御ユニットは、
    前記第１の定格調整レート範囲に従って第１の駆動電流範囲を決定して、前記第２の定格調整レート範囲に従って第２の駆動電流範囲を決定すること、
    前記Ｎ個の第１の制御可能な電流源から少なくとも１つの第１の目標電流源を選択して、前記Ｎ個の第２の制御可能な電流源から少なくとも１つの第２の目標電流源を選択することであって、ここで、前記少なくとも１つの第１の目標電流源により提供される合計電流が前記第１の駆動電流範囲内にあり、前記少なくとも１つの第２の目標電流源により提供される合計電流が前記第２の駆動電流範囲内にあること、及び
    前記第１の目標電流源の動作を制御するための第３の制御信号を生成して、前記第２の目標電流源の動作を制御するための第４の制御信号を生成することにより、前記第１の制御可能な電源ユニットが前記増幅段階で第１の定格調整レートに従って前記リファレンスビットラインの電圧を第１のプリセット値に調整するように前記増幅モジュールを制御し、前記第２の制御可能な電源ユニットが前記増幅段階で第２の定格調整レートに従って前記ビットラインの電圧を第２のプリセット値に調整するように前記増幅モジュールを制御すること、に用いられる請求項４に記載のセンスアンプ。
  7. 第ｉ個の第１の制御可能な電流源により提供される駆動電流が
    Figure 0007301237000035
     であり、第ｊ個の第２の制御可能な電流源により提供される駆動電流が
    Figure 0007301237000036
     であり、
    Figure 0007301237000037
     が単位電流を表す請求項４～６のいずれか１項に記載のセンスアンプ。
  8. 前記第１の制御可能な電流源はＰ型トランジスタであり、前記第２の制御可能な電流源はＮ型トランジスタであり、または、
    前記第１の制御可能な電流源及び前記第２の制御可能な電流源は、いずれもＮ型トランジスタである請求項４～６のいずれか１項に記載のセンスアンプ。
  9. 前記増幅モジュールには、
    少なくとも１つのクロスカップリング増幅回路が含まれ、前記少なくとも１つのクロスカップリング増幅回路には、第１端、第２端、第３端及び第４端が設けられており、その第１端が前記第１の制御可能な電源ユニットの出力端に接続され、その第２端が前記第２の制御可能な電源ユニットの出力端に接続され、その第３端が前記ビットラインに接続され、その第４端が前記リファレンスビットラインに接続される請求項２～６のいずれか１項に記載のセンスアンプ。
  10. 前記クロスカップリング増幅回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタを含み、
    前記第１のトランジスタの第１端が前記クロスカップリング増幅回路の第１端になり、前記第２のトランジスタの第２端が前記クロスカップリング増幅回路の第２端になり、前記第１のトランジスタの第２端が前記クロスカップリング増幅回路の第３端になり、前記第３のトランジスタの第２端が前記クロスカップリング増幅回路の第４端になっており、
    前記第１のトランジスタの第２端が第２のトランジスタの第１端に接続され、前記第３のトランジスタの第２端が前記第４のトランジスタの第１端に接続され、前記第１のトランジスタの第１端が前記第３のトランジスタの第１端に接続され、前記第２のトランジスタの第２端が前記第４のトランジスタの第２端に接続され、
    前記第１のトランジスタの制御端が前記第３のトランジスタの第２端に接続され、前記第２のトランジスタの制御端が前記第３のトランジスタの第２端に接続され、前記第３のトランジスタの制御端が前記第１のトランジスタの第２端に接続され、前記第４のトランジスタの制御端が前記第１のトランジスタの第２端に接続される請求項９に記載のセンスアンプ。
  11. 前記クロスカップリング増幅回路は、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタ、第１のスイッチ、第２のスイッチ、第３のスイッチ、及び第４のスイッチを含み、
    前記第５のトランジスタの第１端が前記クロスカップリング増幅回路の第１端になり、前記第６のトランジスタの第２端が前記クロスカップリング増幅回路の第２端になり、前記第５のトランジスタの第２端が前記クロスカップリング増幅回路の第３端になり、前記第７のトランジスタの第２端が前記クロスカップリング増幅回路の第４端になっており、
    前記第５のトランジスタの第２端が前記第６のトランジスタの第１端に接続され、前記第７のトランジスタの第２端が前記第８のトランジスタの第１端に接続され、前記第５のトランジスタの第１端が前記第７のトランジスタの第１端に接続され、前記第６のトランジスタの第２端が前記第８のトランジスタの第２端に接続され、
    前記第５のトランジスタの制御端が前記第７のトランジスタの第２端に接続され、前記第６のトランジスタの制御端が前記第１のスイッチを介して前記第７のトランジスタの第２端に接続され、前記第６のトランジスタの制御端が前記第３のスイッチを介して前記第６のトランジスタの第１端に接続され、
    前記第７のトランジスタの制御端が前記第５のトランジスタの第２端に接続され、前記第８のトランジスタの制御端が前記第２のスイッチを介して前記第５のトランジスタの第２端に接続され、前記第８のトランジスタの制御端が前記第４のスイッチを介して前記第８のトランジスタの第１端に接続される請求項９に記載のセンスアンプ。
  12. 請求項１～１１のいずれか１項に記載のセンスアンプと記憶ユニットとを含むメモリであって、
    複数の前記記憶ユニットが第１の記憶アレイを構成し、複数の前記記憶ユニットが第２の記憶アレイを構成し、前記センスアンプが前記第１の記憶アレイと前記第２の記憶アレイとの間に位置し、前記センスアンプの第３端が前記第１の記憶アレイのビットラインに接続され、前記センスアンプの第４端が前記第２の記憶アレイのビットラインに接続されるメモリ。
  13. センスアンプの制御方法であって、前記センスアンプは、増幅モジュールと制御可能な電源モジュールとを含み、前記方法は、
    第１の定格調整レート範囲と第２の定格調整レート範囲とを取得するステップと、
    前記第１の定格調整レート範囲と前記第２の定格調整レート範囲とに従って前記制御可能な電源モジュールの駆動パラメータを決定するステップと、
    前記駆動パラメータに従って前記制御可能な電源モジュールを制御するための制御信号を生成することにより、前記制御可能な電源モジュールが増幅段階で第１の定格調整レートに従ってビットラインの電圧又はリファレンスビットラインの電圧を第１のプリセット値に調整して、第２の定格調整レートに従って前記リファレンスビットラインの電圧又は前記ビットラインの電圧を第２のプリセット値に調整するように前記増幅モジュールを制御するステップと、を含み、
    前記第１の定格調整レートが前記第１の定格調整レート範囲内にあり、前記第２の定格調整レートが前記第２の定格調整レート範囲内にあるセンスアンプの制御方法。
  14. 前記制御可能な電源モジュールは、Ｎ個の第１の制御可能な電流源を含む第１の制御可能な電源ユニットとＮ個の第２の制御可能な電流源を含む第２の制御可能な電源ユニットとを含み、
    前記第１の定格調整レート範囲と前記第２の定格調整レート範囲とに従って増幅モジュールの駆動パラメータを決定するステップは、具体的に、
    前記第１の定格調整レート範囲に従って第１の駆動電流範囲を決定して、前記第２の定格調整レート範囲に従って第２の駆動電流範囲を決定するステップを含む請求項１３に記載の方法。
  15. 前記駆動パラメータに従って前記制御可能な電源モジュールを制御するための制御信号を生成するステップは、具体的に、
    Ｎ個の第１の制御可能な電流源から少なくとも１つの第１の目標電流源を選択して、Ｎ個の第２の制御可能な電流源から少なくとも１つの第２の目標電流源を選択するステップであって、前記少なくとも１つの第１の目標電流源により提供される合計電流が前記第１の駆動電流範囲内にあり、前記少なくとも１つの第２の目標電流源により提供される合計電流が前記第２の駆動電流範囲内にあるステップと、
    前記第１の目標電流源の動作を制御するための第１の制御信号を生成して、前記第２の目標電流源の動作を制御するための第２の制御信号を生成することにより、前記第１の制御可能な電源ユニットが前記増幅段階で第１の定格調整レートに従って前記ビットラインの電圧を第１のプリセット値に調整するように前記増幅モジュールを制御し、前記第２の制御可能な電源ユニットが前記増幅段階で第２の定格調整レートに従って前記リファレンスビットラインの電圧を第２のプリセット値に調整するように前記増幅モジュールを制御するステップと、を含む請求項１４に記載の方法。
  16. 前記駆動パラメータに従って前記制御可能な電源モジュールを制御するための制御信号を生成するステップは、具体的に、
    Ｎ個の第１の制御可能な電流源から少なくとも１つの第１の目標電流源を選択して、Ｎ個の第２の制御可能な電流源から少なくとも１つの第２の目標電流源を選択するステップであって、前記少なくとも１つの第１の目標電流源により提供される合計電流が前記第１の駆動電流範囲内にあり、前記少なくとも１つの第２の目標電流源により提供される合計電流が前記第２の駆動電流範囲内にあるステップと、
    前記第１の目標電流源の動作を制御するための第３の制御信号を生成して、前記第２の目標電流源の動作を制御するための第４の制御信号を生成することにより、前記第１の制御可能な電源ユニットが前記増幅段階で第１の定格調整レートに従って前記リファレンスビットラインの電圧を第１のプリセット値に調整するように前記増幅モジュールを制御し、前記第２の制御可能な電源ユニットが前記増幅段階で第２の定格調整レートに従って前記ビットラインの電圧を第２のプリセット値に調整するように前記増幅モジュールを制御するステップと、を含む請求項１４に記載の方法。
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