CN108597554A - 分离栅闪存的编程时序电路及方法 - Google Patents

分离栅闪存的编程时序电路及方法 Download PDF

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Abstract

本发明公开了一种分离栅闪存的编程时序电路，分离栅闪存的存储单元包括排列源区和漏区之间的第一栅极结构和浮栅，第一栅极结构的多晶硅栅会延伸到浮栅的顶部；编程时对进行注入编程，编程时序电路提供在编程时具有分段结构的源极线信号，源极信号线的多个分段之间的电压大小依次增加。本发明还公开了一种分离栅闪存的编程方法。本发明能降低编程时对应编程位的浮栅的峰值电压，减少编程位的浮栅底部的栅介质层的应力，提高器件的可靠性。

Description

分离栅闪存的编程时序电路及方法
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种分离栅闪存的编程时序电路。本发明还涉及一种分离栅闪存的编程方法。
背景技术
如图1所示，是现有分离栅闪存的存储单元的结构图；现有分离栅闪存的存储单元包括：第一栅极结构、浮栅(Floating Gate，FG)107、源区102和漏区103。
所述第一栅极结构由半导体衬底101表面的第一栅介质层104和多晶硅栅105组成。
所述浮栅107和所述半导体衬底101表面之间间隔有第二栅介质层106。
由位于所述源区102和所述漏区103之间的所述半导体衬底101组成沟道区。
所述第一栅极结构和所述浮栅107横向排列在所述源区102和所述漏区103之间的所述沟道区表面上，由所述第一栅极结构和所述浮栅107共同控制所述沟道区表面的沟道的形成。
所述多晶硅栅105的顶部高于所述浮栅107的顶部且位于所述浮栅107顶部的所述多晶硅栅105还会横向延伸到所述浮栅107的上方且所述多晶硅栅105和所述浮栅107之间隔离有第三介质层108。
所述漏区103连接到位线(BL)，所述源区102连接到源极线(SL)，所述多晶硅栅105连接到字线(WL)。图1中所述，所述源区102通过接触孔109连接到所述源极线。所述位线、所述源极线和所述字线都是通过对正面金属层进行光刻刻蚀形成。
通常，所示源区102为两个相邻的所述存储单元共用，图1中共显示了两个共用所述源区102的相邻的两个所述存储单元，分别如虚线框201a和201b所示。图1中，也即所述存储单元201a和201b中的位线和字线别用数字下标区别，具体为，所述存储单元201a中的位线用标记BL0表示，字线用标记WL0表示；所述存储单元201b中的位线用标记BL1表示，字线用标记WL1表示；所述存储单元201a和201b中的源极线共用且用SL表示。
通常情况下，所述半导体衬底101为硅衬底。所述源区102和所述漏区103都由N+区组成，所述半导体衬底101为P型掺杂。所述浮栅107为多晶硅浮栅107。所述第一栅介质层104的材料为氧化层，所述第二栅介质层106的材料为氧化层，所述第三介质层108的材料为氧化层。
现有方法中，编程时需要将存储电荷即电子注入到对应编程位的所述浮栅107中，通过加字线信号来选择用于编程的所述存储单元和非用于编程的所述存储单元，下面以选择图1中的所述存储单元201a作为编程位对应的存储单元，所述存储单元201b作为非编程位对应的存储单元即为未选中的存储单元，这时编程的电压为：
字线WL0对应的字线信号为1.5V，字线WL1对应的字线信号为0V，这样能使所述存储单元201a的所述第一栅极结构底部的所述沟道区表面形成沟道，而使所述存储单元201b的所述第一栅极结构底部的所述沟道区表面不形成沟道。
源极线SL对应的源极线信号为8V。
位线BL0对应的位线信号的的电压大小为0.5V以及所述位线信号提供的编程电流的大小为3μA。位线BL1对应的位线信号能为2.5V或0.5V，由于字线WL1的电压为0V而使所述存储单元201b的沟道关断，故所述存储单元201b不存在沟道电流。
对于，所述存储单元201a，电流会从所述源极线SL通过沟道向所述位线BL0流动，电子则会从所述位线BL0相所述源极线SL流动。所述源极线SL会使所述浮栅107底部的产生较大的耗尽区，电子从所述位线BL0通过沟道流入到所述浮栅107底部的耗尽区后会注入到所述浮栅107中，实现编程，这种编程的电子注入方式称为源端热电子注入(SSI)，采用较小的编程电流即可实现。
如图2A所示，是现有方法中对分离栅闪存的存储单元进行编程时源极线的电压信号时序图；图2A中，SL表示源极线的电压信号时序图；编程时，电压信号SL会从0V上升到8V，并在8V保持6μs，编程完成后电压信号SL再降低到0V。
如图2B所示，是图2A对应的源极线的电压信号下的浮栅107的电位随时间变化图，图2B中FG表示浮栅107的电位信号，浮栅107是不外接电位的，浮栅107的电位是通过对电压信号SL的感应得到，编程开始时，电压信号SL上升到8V，浮栅107还没有注入电子，这时浮栅107的电压最大，如图2B中的电压V101所示；随着电子的注入，浮栅107的电压会逐渐降低。由图2B所示可知，电压V101为浮栅107的电位的峰值，该峰值电压V101过大时会对所述浮栅107的第二栅介质层106产生较大的应力，从而降低器件的可靠性。
发明内容
本发明所要解决的技术问题是提供一种分离栅闪存的编程时序电路，能降低编程时对应编程位的浮栅的峰值电压，减少编程位的浮栅底部的栅介质层的应力，提高器件的可靠性。为此，本发明还提供一种分离栅闪存的编程方法。
为解决上述技术问题，本发明提供的分离栅闪存的编程时序电路的分离栅闪存的存储单元包括：第一栅极结构、浮栅、源区和漏区。
所述第一栅极结构由半导体衬底表面的第一栅介质层和多晶硅栅组成。
所述浮栅和所述半导体衬底表面之间间隔有第二栅介质层。
由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区。
所述第一栅极结构和所述浮栅横向排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构和所述浮栅共同控制所述沟道区表面的沟道的形成。
所述多晶硅栅的顶部高于所述浮栅的顶部且位于所述浮栅顶部的所述多晶硅栅还会横向延伸到所述浮栅的上方且所述多晶硅栅和所述浮栅之间隔离有第三介质层。
所述漏区连接到位线，所述源区连接到源极线，所述多晶硅栅连接到字线。
编程时序电路为所述存储单元的编程提供编程信号，所述编程信号包括字线信号、位线信号和源极线信号。
对于被选择用于编程的所述存储单元，所述编程信号的取值为：
所述字线信号连接到所述字线并使所述第一栅极结构底部的所述沟道区表面形成沟道。
所述位线信号连接到所述位线并为所述位线提供电压信号和编程电流。
所述源极线信号连接到所述源极线，所述源极线信号和所述位线信号的电压差使所述第一栅极结构的底部的沟道的电子注入到所述浮栅中实现对所述存储单元的编程。
所述源极线信号具有多个分段结构，所述源极线信号的多个分段之间的电压大小依次增加，使所述源极线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述浮栅中形成的电压尖峰值。
进一步的改进是，所述编程时序电路包括：
多个修调寄存器，一个多路选择器和多个脉冲产生器。
所述修调寄存器的个数以及所述脉冲产生器的个数都等于所述源极线信号的分段的个数。
多个所述修调寄存器中分别存储有所述源极线信号在多个分段结构中所具有的值。
每个所述脉冲产生器产生一个脉冲信号并控制所述多路选择器选择一个对应的所述修调寄存器所存储的所述源极线信号输出，且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述源极线信号的大小和延续时间。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂。
进一步的改进是，所述浮栅为多晶硅浮栅。
进一步的改进是，所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三介质层的材料为氧化层。
进一步的改进是，所述源极线信号具有2个分段结构。
进一步的改进是，所述源极线信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线信号的第二阶段的大小为8V以及延续时间为5微秒。
进一步的改进是，所述字线信号的大小为1.5V；所述位线信号的的电压大小为0.5V以及所述位线信号提供的编程电流的大小为3μA。
进一步的改进是，对于未被选择用于编程的所述存储单元，所述编程信号的取值为：
所述字线信号连接到所述字线且使所述第一栅极结构底部的所述沟道区表面不形成沟道。
为解决上述技术问题，本发明提供的分离栅闪存的编程方法中对于被选择用于编程的所述存储单元的所述编程信号的取值方法为：
所述字线信号连接到所述字线并使所述第一栅极结构底部的所述沟道区表面形成沟道。
所述位线信号连接到所述位线并为所述位线提供电压信号和编程电流。
所述源极线信号连接到所述源极线，所述源极线信号和所述位线信号的电压差使所述第一栅极结构的底部的沟道的电子注入到所述浮栅中实现对所述存储单元的编程。
将所述源极线信号在时间上分成多个分段结构加入，所述源极线信号的多个分段之间的电压大小依次增加，使所述源极线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述浮栅中形成的电压尖峰值。
进一步的改进是，所述编程时序电路包括：
多个修调寄存器，一个多路选择器和多个脉冲产生器。
所述修调寄存器的个数以及所述脉冲产生器的个数都等于所述源极线信号的分段的个数。
多个所述修调寄存器中分别存储有所述源极线信号在多个分段结构中所具有的值。
每个所述脉冲产生器产生一个脉冲信号并控制所述多路选择器选择一个对应的所述修调寄存器所存储的所述源极线信号输出，且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述源极线信号的大小和延续时间。
进一步的改进是，所述半导体衬底为硅衬底。
所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂。
所述浮栅为多晶硅浮栅。
所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
进一步的改进是，所述第一控制栅极线信号和所述源极线信号具有2个分段结构。
进一步的改进是，所述源极线信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线信号的第二阶段的大小为8V以及延续时间为5微秒。
所述字线信号的大小为1.5V；所述位线信号的的电压大小为0.5V以及所述位线信号提供的编程电流的大小为3μA。
本发明对编程时编程位对应的源极线信号的电压进行分段且多个分段之间的电压大小依次增加，这样能够将源极线信号的最初阶段值降低到最大的最终阶段值以下，由于编程的最初阶段时浮栅中的电子开始慢慢注入，浮栅的电压受到源极线信号的电压较大的影响而具有一个初始峰值，本发明通过降低源极线信号的最初阶段值能就降低浮栅的初始峰值电压；在浮栅中注入电子之后，随着注入电子的增加，浮栅的电压受源极线信号的电压的影响会变小从而会逐渐降低，这时再增加源极线信号的电压，会在源极线信号的电压的切换处产生一个浮栅的中间峰值电压，该中间峰值电压很容易调节到小于初始峰值电压，所以最后能降低编程时对应编程位的浮栅的峰值电压，减少编程位的浮栅底部的栅介质层的应力，提高器件的可靠性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有分离栅闪存的存储单元的结构图；
图2A是现有方法中对分离栅闪存的存储单元进行编程时源极线的电压信号时序图；
图2B是图2A对应的源极线的电压信号下的浮栅的电位随时间变化图；
图3A是本发明实施例中对分离栅闪存的存储单元进行编程时源极线的电压信号时序图；
图3B是图3A对应的源极线的电压信号下的浮栅的电位随时间变化图；
图4是本发明实施例分离栅闪存的编程时序电路的结构图。
具体实施方式
本发明实施例分离栅闪存的存储单元的结构采用图1所示的结构；如图3A所示，是本发明实施例中对分离栅闪存的存储单元进行编程时源极线SL的电压信号时序图；图3B是图3A对应的源极线SL的电压信号下的浮栅107的电位随时间变化图；图4是本发明实施例分离栅闪存的编程时序电路的结构图，本发明实施例分离栅闪存的编程时序电路的分离栅闪存的存储单元包括：第一栅极结构、浮栅107、源区102和漏区103。
所述第一栅极结构由半导体衬底101表面的第一栅介质层104和多晶硅栅105组成。
所述浮栅107和所述半导体衬底101表面之间间隔有第二栅介质层106。
由位于所述源区102和所述漏区103之间的所述半导体衬底101组成沟道区。
所述第一栅极结构和所述浮栅107横向排列在所述源区102和所述漏区103之间的所述沟道区表面上，由所述第一栅极结构和所述浮栅107共同控制所述沟道区表面的沟道的形成。
所述多晶硅栅105的顶部高于所述浮栅107的顶部且位于所述浮栅107顶部的所述多晶硅栅105还会横向延伸到所述浮栅107的上方且所述多晶硅栅105和所述浮栅107之间隔离有第三介质层108。
所述漏区103连接到位线(BL)，所述源区102连接到源极线(SL)，所述多晶硅栅105连接到字线(WL)。图1中所述，所述源区102通过接触孔109连接到所述源极线。所述位线、所述源极线和所述字线都是通过对正面金属层进行光刻刻蚀形成。
通常，所示源区102为两个相邻的所述存储单元共用，图1中共显示了两个共用所述源区102的相邻的两个所述存储单元，分别如虚线框201a和201b所示。图1中，也即所述存储单元201a和201b中的位线和字线别用数字下标区别，具体为，所述存储单元201a中的位线用标记BL0表示，字线用标记WL0表示；所述存储单元201b中的位线用标记BL1表示，字线用标记WL1表示；所述存储单元201a和201b中的源极线共用且用SL表示。
通常情况下，所述半导体衬底101为硅衬底。所述源区102和所述漏区103都由N+区组成，所述半导体衬底101为P型掺杂。所述浮栅107为多晶硅浮栅107。所述第一栅介质层104的材料为氧化层，所述第二栅介质层106的材料为氧化层，所述第三介质层108的材料为氧化层。
编程时序电路为所述存储单元的编程提供编程信号，所述编程信号包括字线信号、位线信号和源极线信号。
对于被选择用于编程的所述存储单元，如选择所述存储单元201a作为编程对象，所述编程信号的取值为：
所述字线信号连接到所述字线WL0并使所述第一栅极结构底部的所述沟道区表面形成沟道。
所述位线信号连接到所述位线BL0并为所述位线提供电压信号和编程电流。
所述源极线信号连接到所述源极线SL，所述源极线信号和所述位线信号的电压差使所述第一栅极结构的底部的沟道的电子注入到所述浮栅107中实现对所述存储单元的编程。
所述源极线信号具有多个分段结构，所述源极线信号的多个分段之间的电压大小依次增加，使所述源极线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述浮栅107中形成的电压尖峰值。
如图4所示，所述编程时序电路包括：
多个修调寄存器302，一个多路选择器301和多个脉冲产生器。
所述修调寄存器302的个数以及所述脉冲产生器的个数都等于所述源极线信号的分段的个数。
多个所述修调寄存器302中分别存储有所述源极线信号SL在多个分段结构中所具有的值。
每个所述脉冲产生器产生一个脉冲信号，图4中显示了2个脉冲信号分别为脉冲信号PROGEN1和PROGEN2；各脉冲信号控制所述多路选择器301选择一个对应的所述修调寄存器302所存储的所述源极线SL信号输出，即所述多路选择器301的输出信号OUT中包括了所述源极线SL信号；且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述源极线SL信号的大小和延续时间。例如：
当脉冲信号PROGEN1的高电平到来时，所述多路选择器301选择其中一个对应的所述修调寄存器302所存储的所述源极线SL信号输出，延续时间由脉冲信号PROGEN1的高电平决定，脉冲信号PROGEN1的高电平时的所述多路选择器301的输出信号OUT对应于初始阶段也即第一阶段的所述源极线SL信号；
当脉冲信号PROGEN2的高电平到来时，所述多路选择器301选择另一个对应的所述修调寄存器302所存储的所述源极线SL信号输出，延续时间由脉冲信号PROGEN2的高电平决定，脉冲信号PROGEN2的高电平时的所述多路选择器301的输出信号OUT对应于第二阶段的所述源极线SL信号。
本发明实施例中，所述源极线信号具有2个分段结构。
如图3A所示，所述源极线信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线信号的第二阶段的大小为8V以及延续时间为5微秒。
所述字线信号的大小为1.5V；所述位线信号的的电压大小为0.5V以及所述位线信号提供的编程电流的大小为3μA。
对于未被选择用于编程的所述存储单元，如选择所述存储单元201b作为非编程对象，所述存储单元201b对应的所述编程信号的取值为：
所述字线信号连接到所述字线WL1且使所述第一栅极结构底部的所述沟道区表面不形成沟道。所述字线WL1对应的所述字线信号0V，这样所述存储单元201b的沟道无法导通；所述位线BL1对应的位线信号的大小为2.5V或0.5V。
本发明实施例对编程时编程位对应的源极线信号的电压进行分段且多个分段之间的电压大小依次增加，这样能够将源极线信号的最初阶段值降低到最大的最终阶段值以下，由于编程的最初阶段时浮栅107中的电子开始慢慢注入，浮栅107的电压受到源极线信号的电压较大的影响而具有一个初始峰值，初始峰值如图3B中的V201所示，本发明实施例通过降低源极线信号的最初阶段值能就降低浮栅107的初始峰值电压V201；在浮栅107中注入电子之后，随着注入电子的增加，浮栅107的电压受源极线信号的电压的影响会变小从而会逐渐降低，这时再增加源极线信号的电压，会在源极线信号的电压的切换处产生一个浮栅107的中间峰值电压，中间峰值如图3B中的V202所示，该中间峰值电压V202很容易调节到小于初始峰值电压V201所以最后能降低编程时对应编程位的浮栅107的峰值电压，减少编程位的浮栅107底部的栅介质层的应力，提高器件的可靠性。
本发明实施例分离栅闪存的编程方法中对于被选择用于编程的所述存储单元201a的所述编程信号的取值方法为：
所述字线信号连接到所述字线WL0并使所述第一栅极结构底部的所述沟道区表面形成沟道。
所述位线信号连接到所述位线BL0并为所述位线BL0提供电压信号和编程电流。
所述源极线信号连接到所述源极线SL，所述源极线信号和所述位线信号的电压差使所述第一栅极结构的底部的沟道的电子注入到所述浮栅107中实现对所述存储单元201a的编程。
将所述源极线信号在时间上分成多个分段结构加入，所述源极线信号的多个分段之间的电压大小依次增加，使所述源极线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述浮栅107中形成的电压尖峰值。
本发明实施例方法中，所述源极线信号具有2个分段结构。
如图3A所示，所述源极线信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线信号的第二阶段的大小为8V以及延续时间为5微秒。
所述字线信号的大小为1.5V；所述位线信号的的电压大小为0.5V以及所述位线信号提供的编程电流的大小为3μA。
对于未被选择用于编程的所述存储单元，如选择所述存储单元201b作为非编程对象，所述存储单元201b对应的所述编程信号的取值为：
所述字线信号连接到所述字线WL1且使所述第一栅极结构底部的所述沟道区表面不形成沟道。所述字线WL1对应的所述字线信号0V，这样所述存储单元201b的沟道无法导通；所述位线BL1对应的位线信号的大小为2.5V或0.5V。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种分离栅闪存的编程时序电路，其特征在于：分离栅闪存的存储单元包括：第一栅极结构、浮栅、源区和漏区；
所述第一栅极结构由半导体衬底表面的第一栅介质层和多晶硅栅组成；
所述浮栅和所述半导体衬底表面之间间隔有第二栅介质层；
由位于所述源区和所述漏区之间的所述半导体衬底组成沟道区；
所述第一栅极结构和所述浮栅横向排列在所述源区和所述漏区之间的所述沟道区表面上，由所述第一栅极结构和所述浮栅共同控制所述沟道区表面的沟道的形成；
所述多晶硅栅的顶部高于所述浮栅的顶部且位于所述浮栅顶部的所述多晶硅栅还会横向延伸到所述浮栅的上方且所述多晶硅栅和所述浮栅之间隔离有第三介质层；
所述漏区连接到位线，所述源区连接到源极线，所述多晶硅栅连接到字线；
编程时序电路为所述存储单元的编程提供编程信号，所述编程信号包括字线信号、位线信号和源极线信号；
对于被选择用于编程的所述存储单元，所述编程信号的取值为：
所述字线信号连接到所述字线并使所述第一栅极结构底部的所述沟道区表面形成沟道；
所述位线信号连接到所述位线并为所述位线提供电压信号和编程电流；
所述源极线信号连接到所述源极线，所述源极线信号和所述位线信号的电压差使所述第一栅极结构的底部的沟道的电子注入到所述浮栅中实现对所述存储单元的编程；
所述源极线信号具有多个分段结构，所述源极线信号的多个分段之间的电压大小依次增加，使所述源极线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述浮栅中形成的电压尖峰值。
2.如权利要求1所述的分离栅闪存的编程时序电路，其特征在于：所述编程时序电路包括：
多个修调寄存器，一个多路选择器和多个脉冲产生器；
所述修调寄存器的个数以及所述脉冲产生器的个数都等于所述源极线信号的分段的个数；
多个所述修调寄存器中分别存储有所述源极线信号在多个分段结构中所具有的值；
每个所述脉冲产生器产生一个脉冲信号并控制所述多路选择器选择一个对应的所述修调寄存器所存储的所述源极线信号输出，且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述源极线信号的大小和延续时间。
3.如权利要求2所述的分离栅闪存的编程时序电路，其特征在于：所述半导体衬底为硅衬底。
4.如权利要求3所述的分离栅闪存的编程时序电路，其特征在于：所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂。
5.如权利要求4所述的分离栅闪存的编程时序电路，其特征在于：所述浮栅为多晶硅浮栅。
6.如权利要求5所述的分离栅闪存的编程时序电路，其特征在于：所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三介质层的材料为氧化层。
7.如权利要求5所述的分离栅闪存的编程时序电路，其特征在于：所述源极线信号具有2个分段结构。
8.如权利要求7所述的分离栅闪存的编程时序电路，其特征在于：所述源极线信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线信号的第二阶段的大小为8V以及延续时间为5微秒。
9.如权利要求7或8所述的分离栅闪存的编程时序电路，其特征在于：所述字线信号的大小为1.5V；
所述位线信号的的电压大小为0.5V以及所述位线信号提供的编程电流的大小为3μA。
10.如权利要求1所述的分离栅闪存的编程时序电路，其特征在于：对于未被选择用于编程的所述存储单元，所述编程信号的取值为：
所述字线信号连接到所述字线且使所述第一栅极结构底部的所述沟道区表面不形成沟道。
11.如权利要求1所述的分离栅闪存的编程方法，其特征在于，对于被选择用于编程的所述存储单元，所述编程信号的取值方法为：
所述字线信号连接到所述字线并使所述第一栅极结构底部的所述沟道区表面形成沟道；
所述位线信号连接到所述位线并为所述位线提供电压信号和编程电流；
所述源极线信号连接到所述源极线，所述源极线信号和所述位线信号的电压差使所述第一栅极结构的底部的沟道的电子注入到所述浮栅中实现对所述存储单元的编程；
将所述源极线信号在时间上分成多个分段结构加入，所述源极线信号的多个分段之间的电压大小依次增加，使所述源极线信号的最初阶段值小于最大的最终阶段值，降低在编程的最初阶段在所述浮栅中形成的电压尖峰值。
12.如权利要求11所述的分离栅闪存的编程方法，其特征在于：所述编程时序电路包括：
多个修调寄存器，一个多路选择器和多个脉冲产生器；
所述修调寄存器的个数以及所述脉冲产生器的个数都等于所述源极线信号的分段的个数；
多个所述修调寄存器中分别存储有所述源极线信号在多个分段结构中所具有的值；
每个所述脉冲产生器产生一个脉冲信号并控制所述多路选择器选择一个对应的所述修调寄存器所存储的所述源极线信号输出，且通过所述脉冲产生器形成的脉冲信号控制各分段结构中的所述源极线信号的大小和延续时间。
13.如权利要求12所述的分离栅闪存的编程方法，其特征在于：所述半导体衬底为硅衬底；
所述源区和所述漏区都由N+区组成，所述半导体衬底为P型掺杂；
所述浮栅为多晶硅浮栅；
所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。
14.如权利要求13所述的分离栅闪存的编程方法，其特征在于：所述第一控制栅极线信号和所述源极线信号具有2个分段结构。
15.如权利要求14所述的分离栅闪存的编程方法，其特征在于：
所述源极线信号的第一阶段的大小为6.5V以及延续时间为1微秒，所述源极线信号的第二阶段的大小为8V以及延续时间为5微秒；
所述字线信号的大小为1.5V；所述位线信号的的电压大小为0.5V以及所述位线信号提供的编程电流的大小为3μA。
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