JP2022014488A - 人工知能操作用のメモリ装置 - Google Patents
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Abstract
【解決手段】メモリ装置200は,複数のサブアレイ250-1~250-4,行コントローラ,列コントローラ,複数の検知増幅器252,複数のサブワードラインドライバ251及び複数の論理回路270-1~270-5を含む。各サブアレイは,互いに電気的に結合される。行コントローラは,サブアレイの少なくとも1つの行を制御する。列コントローラは,サブアレイの少なくとも1つの列を制御する。検知増幅器は,データアクセス操作の間に有効とされるサブアレイのそれぞれに適合される。サブワードラインドライバは,各サブアレイに隣接して配置され,サブアレイに対応する駆動信号を供給する。複数の論理回路がサブアレイに配置され,データアクセス操作を実行する。
【選択図】図2
Description
データアクセス操作は,各サブアレイ150からのデータに対して,対応する検知増幅器152により,各検知増幅器152からの複数のローカルデータ線LDQを介してアクセスすることによって実行される。各列に配置されたサブアレイ150からのデータアクセスは,複数のメインデータラインMDQを介して行われ,これはグローバルI/O GIOとも呼ばれる。なお,各検知増幅器152の間には,複数のスイッチ156が設けられている。スイッチ156は,データアクセス動作時に,メインデータラインMDQとローカルデータラインLDQとの間でデータを転送する。
メモリセル110からのデータはメモリセル110の外側に配置された論理回路170により論理的に計算される。
具体的には,メモリセル110内の全てのサブアレイにアクセスするため,メインデータラインMDQは,データアクセス動作中にデータにアクセスするように使用される。言い換えれば,サブアレイ150の8列に対応する8本のメインデータラインMDQが使用されて,メモリセル110の72ビットデータにアクセス可能とされている。ローカルデータラインLDQは,メインデータラインMDQよりも短いことに留意されたい。データアクセス操作中,各9ビットデータは長いメインデータラインMDQを介してアクセスされる。その結果,消費電力が増加し,メモリ装置の帯域幅のオーバーヘッドが増加する。これに加えて,データライン増幅器は,主データ線MDQのそれぞれに適合され,長いデータ線を介してデータにアクセスする構成とされている。
110,210,310 メモリセル
120,220,320 行アドレスデコーダ
225,325 行アドレスコントローラ
130,230,330 列アドレスデコーダ
235,335 列アドレスコントローラ
150,250,350 サブアレイ
250-1,350-1 第1部サブアレイ
250-2,350-2 第2部サブアレイ
250-3 第3部サブアレイ
250-4 第4部サブアレイ
151,252,351 サブワードドライバ
152,252,352 検知増幅器
170,270,370 論理回路(MAC)
270-1,370-1 第1論理回路
270-2,370-2 第2論理回路
270-3,370-3 第3論理回路
270-4 第4論理回路
270-5 第5論理回路
SA 検知増幅器
LDQ ローカルデータライン
MDQ メインデータライン
Claims (9)
- 互いに電気的に結合された複数のサブアレイと、
前記サブアレイの少なくとも1つの行を制御するための行コントローラと、
前記サブアレイの少なくとも1つの列を制御するための列コントローラと、
データアクセス動作中に使用可能にされる前記サブアレイにそれぞれ適合された複数の検知増幅器と、
前記サブアレイにそれぞれ隣接して配置され,前記サブアレイに対応する駆動信号を供給する複数のサブワードラインドライバと、
前記サブアレイに配置され,データアクセス操作を実行するための複数の論理回路と、を備えるメモリ装置。 - 請求項1に記載のメモリ装置であって,前記サブアレイは,第1部サブアレイ,第2部サブアレイ,第3部サブアレイ及び第4部サブアレイに分割され,
前記第1部サブアレイ,前記第2部サブアレイ,前記第3部サブアレイ及び前記第4部サブアレイは,順次に配置されている,メモリ装置。 - 請求項2に記載のメモリ装置であって,前記論理回路は,第1論理回路,第2論理回路,第3論理回路,第4論理回路及び第5論理回路を備え,
前記第1論理回路が列方向で前記第1部サブアレイに隣接して配置され,前記第2論理回路が列方向で前記第1部サブアレイ及び前記第2部サブアレイの間に配置され,前記第3論理回路が列方向で前記第2部サブアレイ及び前記第3部サブアレイの間に配置され,前記第4論理回路が列方向で前記第3部サブアレイ及び前記第4部サブアレイの間に配置され,前記第5論理回路が列方向で前記第4部サブアレイに隣接して配置される,メモリ装置。 - 請求項1に記載のメモリ装置であって,前記サブアレイが第1部サブアレイ及び第2部サブアレイに分割され,
前記第1部サブアレイ及び前記第2部サブアレイが順次に配置されている,メモリ装置。 - 請求項4に記載のメモリ装置であって,前記論理回路が第1論理回路,第2論理回路及び第3論理回路を備え,
前記第1の論理回路が列方向で前記第1部サブアレイに隣接して配置され,前記第2論理回路が列方向で前記第1論理回路及び前記第2論理回路の間に配置され,前記第3論理回路が列方向で前記第2部サブアレイに隣接して配置される,メモリ装置。 - 請求項1に記載のメモリ装置であって,前記サブアレイ内におけるデータアクセス動作は,前記サブアレイに格納されたデータを,前記サブアレイに隣接して配置された前記論理回路により論理計算することによって実行される,メモリ装置。
- 請求項1に記載のメモリ装置であって、
前記サブアレイの各々からのデータアクセス操作を実行し,かつ,データを前記サブアレイ内に配置された複数の論理回路に転送するように構成された複数のローカルデータラインを更に備える,メモリ装置。 - 請求項1に記載のメモリ装置であって,前記データアクセス操作は,読み取り操作,又は書き込み操作,又は読み取り及び計算操作,又は読み取り及び書き戻し操作,又はメモリ装置内の別のアドレスへの読み取り及び書き込み操作である,メモリ装置。
- 請求項1に記載のメモリ装置であって,前記論理回路はMACである,メモリ装置。
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JPH03250244A (ja) * | 1990-01-24 | 1991-11-08 | Hitachi Ltd | 情報処理装置 |
JP2007206849A (ja) * | 2006-01-31 | 2007-08-16 | Renesas Technology Corp | 並列演算処理装置 |
JP2012079386A (ja) * | 2010-10-05 | 2012-04-19 | Elpida Memory Inc | 半導体装置 |
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