JPH076595A

JPH076595A - フラッシュメモリの保護方式を持つスマート消去アルゴリズム

Info

Publication number: JPH076595A
Application number: JP13394A
Authority: JP
Inventors: M Coffman Tim; エム．コフマンティム; Lin Sung-Wei; − ウェイリンサング; Damodar Reed T; リードティー．ダモダー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1993-01-05
Filing date: 1994-01-05
Publication date: 1995-01-10
Also published as: US5491809A

Abstract

(57)【要約】【目的】フラッシュメモリを消去し過ぎるとメモリセ
ルが消耗して使用できなくなるので、不必要な消去をせ
ずまたは最小にする方法と装置を開示する。【構成】計算機の不揮発性メモリ（１０）のブロック
（１４）を消去する方法であって、（ａ）前記メモリの
（１０）各ブロックについてブロック（１４）が消去状
態かまたは消去から保護された状態かを検出し、（ｂ）
消去状態かまたは消去から保護された状態にある各ブロ
ック（１４）のフラグレジスタ（ＳＫＩＰＤＡＴ）をセ
ットし、（ｃ）それぞれのフラグがセットされていない
消去対象ブロック（１４）を選択し、（ｄ）選択したブ
ロック（１４）を消去する、段階を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性メモリを使
用する計算機システムに関する。より詳しくいうと、１
回に１セルを消去するのではなく、メモリセルのブロッ
クまたはセクタを消去する方法で消去できる不揮発性メ
モリに関する。ブロック消去可能な不揮発性メモリの一
つの型は、フラッシュＥＰＲＯＭまたはＥＥＰＲＯＭと
呼ばれる。

【０００２】

【従来の技術】プログラミングにホットキャリヤ注入を
用い、消去にファウラ(Fowler)・ノルドハイム(Nordhei
m)トンネルを用いる単一トランジスタ・メモリセルを使
用するフラッシュＥＰＲＯＭについては、例えば次の文
献に記述されている。（ａ）単一トランジスタＥＥＰＲ
ＯＭセルと５１２ＫＣＭＯＳＥＥＰＲＯＭへの応
用」、Ｓ．ムクヘルジー(Mukherjee) 他、ＩＥＤＭ１９
８５年（ｐ．６１６−６１９）、および（ｂ）「９０ｎ
ｓ１００Ｋ消去／プログラムサイクル・メガビット
・フラッシュメモリ」、Ｖ．キネット(Kynett)他、ＩＳ
ＳＣＣ１９８９年（ｐ．１４０−１４１）。文献（ａ）
の主題についていは、米国特許番号４，６９８，７８７
にも記述されているので、参考としてここに紹介する。

【０００３】シリコンチップの同じ物理的寸法に対して
セルの数が大きいＥＰＲＯＭを高密度と呼ぶ。

【０００４】高密度フラッシュＥＰＲＯＭでは配列をセ
クタ構造にする傾向があるので、フラッシュの消去は個
々のブロックでも全配列でも行うことができる。

【０００５】フラッシュＥＰＲＯＭの消去は、一般に先
ずセルのブロック中の全セルをプログラムすなわち前調
整し、次にこれらのセルを全て消去する。この操作は、
セルのブロックが消去状態にあるかどうかにかかわらず
行う。

【０００６】

【発明が解決しようとする課題】消去し過ぎはフラッシ
ュＥＰＲＯＭ装置において大きな問題である。消去され
たセルが多くの消去パルスを受けると消耗する場合があ
る。メモリセルが一度消耗すると、ゲートにかかる電圧
がゼロの場合でも電流が流れて同じ列（ビット線）の消
耗したセルが電流を共有するので、プログラムすること
が困難になり、または不可能にさえなる。

【０００７】フラッシュＥＰＲＯＭ装置の別の問題は耐
久性が低いことである。耐久性とは、セルが動作不良に
なるまでにプログラムまたは消去することのできる回数
をいう。現在フラッシュＥＰＲＯＭは、消去する前に消
去の前調整をしなければならない。フラッシュＥＰＲＯ
Ｍに書き込んだ後消去することのできるサイクル数には
限度がある。この限度に達するとメモリセルは一つの状
態のままになり、別の状態に切り換えることができな
い。

【０００８】現在の消去方法は、前調整／消去を必要と
するセルのブロックと既に消去されたものとを区別しな
いので、消去サイクル時間が不必要に長い。

【０００９】

【課題を解決するための手段】この発明は、セルのブロ
ックの不必要な消去をせずまたは最小にする方法と装置
を与えることにより、従来の技術の上述のまたはその他
の欠点を克服するものである。この発明は、従来の装置
に共通した望ましくない特徴、すなわちメモリセルを消
去し過ぎたり、不必要な消去サイクルによって寿命を縮
めたり、消去時間を不必要に長くしたりすることを除く
ものである。この発明は、メモリセルのどのブロックを
消去するかを選択するときに用いるブロック消去の初め
ての方法で、メモリセルのブロックの状態を検出しかつ
記憶するものである。この発明の別の特長は、メモリセ
ルのブロックを保護して(secured) その状態を変えられ
ないようにすることである。

【００１０】

【実施例】図１は計算機１０を図示する。計算機１０は
メモリ１２を備え、メモリ１２はメモリセルのブロック
１４、カウンタ１６、カウンタ１６とメモリセルのブロ
ック１４に導通結合するメモリ制御器１８を含む。カウ
ンタ１６は、各ブロック１４内のアドレス空間を通して
数えるアドレスカウンタ２０、全てのブロック１４を数
えるブロックカウンタ２２、メモリ制御器１８からブロ
ック１４へのプログラムおよび消去パルスを数えるパル
スカウンタ２３を備える。

【００１１】図２にセル３０で示す個々のメモリセル
は、ＦＡＭＯＳ（浮遊ゲートなだれ金属酸化膜半導体）
トランジスタである。メモリ制御器１８がブロック１４
の消去を制御するので、既に消去されたブロック１４を
消去することはない。またメモリ制御器１８は基準電圧
発生器（図示せず）に導通結合しており、この発生器が
メモリセルのブロックに送る基準電圧を制御する。メモ
リ制御器１８はメモリチップの一部でなくてチップから
分離してよい。

【００１２】メモリ制御器１８はマークラッチ２６と、
メモリセルのブロック１４の状態を登録する各ブロック
１４毎のスキップダット・ラッチ２８を備える。マーク
ラッチ２６は、メモリブロック１４上の現在の動作の状
態を示す。望ましい実施態様では、多重のメモリブロッ
ク１４を並列に消去してよく、各メモリブロック１４は
１回に一つずつ確認し、一つのマークラッチ２６を全て
のスキップダット・ラッチ２８が共有する。別の実施態
様では、多重のブロックを並列に消去して確認し、各確
認信号に１マークラッチ２６が関連する。スキップダッ
ト・ラッチ２８は特定のブロック１４のフラグレジスタ
として機能し、メモリ制御器１８がこの特定のブロック
１４を消去してはならないことをメモリ制御器１８に指
示する。

【００１３】この発明の回路の利用を図示するために、
メモリ制御器とメモリチップの完全な部分であるメモリ
セルの例示のブロックを図２に示す。各セル３０は浮遊
ゲートトランジスタで、ソース３１、ドレン３２、浮遊
ゲート３３、制御ゲート３４を備える。セル３０の行の
各制御ゲート３４に語線３５が接続し、各語線３５は語
線デコーダ３６に接続する。セル３０の行の各ソース３
１はソース線３７に接続する。セル３０の列の各ドレン
３２はドレン列線３８に接続する。各ソース線３７は共
通列線３７ａを通して列デコーダ３９に接続し、各ドレ
ン列線３８は列デコーダ３９に接続する。

【００１４】書込みすなわちプログラムモードでは、語
線デコーダ３６は線４０ｒ上の語線アドレス信号とメモ
リ制御器１８（すなわちマイクロプロセッサ１８）から
の信号に応答して、選択した制御ゲート３４を含む選択
した語線３５に予め選択した第１プログラミング電圧Ｖ
ｒｗ（約＋１２Ｖ）をかける。また列デコーダ３９は、
選択したドレン列線３８と、従って選択したセル３０の
ドレン３２に第２プログラミング電圧Ｖｐｐ（約＋５か
ら＋１０Ｖ）をかける。ソース線３７は基準電圧Ｖｓｓ
に接続する。Ｖｓｓは接地してよい。除外したドレン列
線３８は全て基準電圧Ｖｓｓに接続するかまたは浮遊す
る。

【００１５】これらのプログラミング電圧は選択したメ
モリセル３０のチャンネルに高電流（ドレン３２からソ
ース３１への）条件を作り、ドレン−チャンネル接合付
近にチャンネル熱電子およびなだれ降伏電子を発生さ
せ、電子は選択したセル３０の浮遊ゲート３３にチャン
ネル酸化物を通して注入される。プログラミング時間
は、チャンネル領域に対して約−２Ｖから−６Ｖの負プ
ログラム電荷で浮遊ゲート３３をプログラムするのに十
分な長さに選択する。

【００１６】望ましい実施態様に従って製作したメモリ
セル３０では、制御ゲート３４／語線３５と浮遊ゲート
３３との間の結合係数は約０．６である。従って選択し
た制御ゲート３４を含む選択した語線３５上の例えば＋
１２Ｖのプログラミング電圧Ｖｒｗは、選択した浮遊ゲ
ート３３に約＋７．２Ｖの電圧を与える。浮遊ゲート３
３（約＋７．２Ｖ）と接地した（約０Ｖ）ソース線３７
の電圧差は十分あり、ソース３１と浮遊ゲート３３の間
のゲート酸化物を越えてファウラ−ノルドハイム・トン
ネル電流を流して、選択または除外したセル３０の浮遊
ゲート３３を充電することができる。

【００１７】選択したセル３０の浮遊ゲート３３はプロ
グラミング中に注入した熱電子で充電する。この電子に
より、選択したセル３０の浮遊ゲート３３の下のソース
−ドレン路は非導通になる。この状態を「ゼロ」ビット
と読む。除外したセル３０の浮遊ゲート３３の下のソー
ス−ドレン路は導通のままであって、これらのセル３０
を「１」ビットと読む。

【００１８】フラッシュ消去モードでは、列デコーダ３
９は全てのドレン列線３８を浮遊のままにしてよい。語
線デコーダ３６は、全ての語線３５を基準電圧Ｖｓｓに
接続する。Ｖｓｓは接地してよい。また列デコーダ３９
は全てのソース線３７に高い正電圧Ｖｅｅ（約＋１０Ｖ
から＋１５Ｖ）を与える。これらの消去電圧はゲート酸
化物領域に十分な電界強度を発生し、浮遊ゲート３３か
ら電荷を送ってメモリセル３０を消去するファウラ−ノ
ルドハイム・トンネル電流を発生する。語線３５の電圧
は０Ｖなので、消去中はセル３０は非導通状態を保つ。
そのため、またドレン３２が浮遊しているため、チャン
ネル・ホットキャリヤは発生しない。

【００１９】プログラム確認モードでは、線４０ｒ上の
語線アドレス信号とメモリ制御器１８からの信号とに応
答して、語線デコーダ３６は選択した語線３５に予め定
めた正の電圧Ｖｐｖ（約＋７Ｖ）を与え、除外した語線
３５に低電圧（接地またはＶｓｓ）を与える。列デコー
ダ３９は予め選択した正電圧Ｖｓｅｎ（約＋１Ｖ）を少
なくとも選択したドレン列線３８に与え、低電圧（０
Ｖ）をソース線３７に与える。また列デコーダ３９はア
ドレス線４０ｄの信号に応答して、選択したセル３０の
選択したドレン列線３８をＤＡＴＡＩＮ／ＯＵＴ端子
に接続する。選択したドレン列線３８と選択した語線３
５に接続するセル３０が導通状態か非導通状態かは、Ｄ
ＡＴＡＩＮ／ＯＵＴ端子に接続する確認回路（図示せ
ず）によって検出する。

【００２０】消去確認モードでは、線４０ｒ上の語線ア
ドレス信号とメモリ制御器１８からの信号に応答して、
語線デコーダ３６は選択した語選択した３５に予め選択
した正電圧Ｖｅｖ（約＋３Ｖ）を与え、除外した語線３
５に低電圧（接地またはＶｓｓ）を与える。列デコーダ
３９は予め選択した正電圧Ｖｓｅｎ（約＋１Ｖ）を少な
くとも選択したドレン列線３８に与え、また低電圧（０
Ｖ）をソース線３７に与える。また列デコーダ３９は、
アドレス線４０ｄ上の信号に応答して、選択したセル３
０の選択したドレン列線３８をＤＡＴＡＩＮ／ＯＵＴ
端子に接続する。選択したドレン列線３８と選択した語
線３５に接続するセル３０が導通状態か非導通状態か
は、ＤＡＴＡＩＮ／ＯＵＴ端子に接続する確認回路
（図示せず）によって検出する。

【００２１】読出しモードでは、線４０ｒ上の語線アド
レス信号とメモリ制御器１８からの信号に応答して、語
線デコーダ３６は選択した語線３５に予め選択した正電
圧Ｖｃｃ（約＋５Ｖ）を与え、除外した語線３５に低電
圧（接地またはＶｓｓ）を与える。列デコーダ３９は予
め選択した正電圧Ｖｓｅｎ（約＋１Ｖ）を少なくとも選
択したドレン列線３８に与え、また低電圧（０Ｖ）をソ
ース線３７に与える。また列デコーダ３９は、アドレス
線４０ｄ上の信号に応答して、選択したセル３０の選択
したドレン列線３８をＤＡＴＡＩＮ／ＯＵＴ端子に接
続する。選択したドレン列線３８と選択した語線３５に
接続するセル３０が導通状態か非導通状態かは、ＤＡＴ
ＡＩＮ／ＯＵＴ端子に接続するセンス増幅器（図示せ
ず）によって検出する。

【００２２】便宜上、メモリセルのブロック１４への読
出し、書込み、消去電圧の表を次の表１に示す。

【表１】ただしＰｖはプログラム確認モード、Ｅｖは消去確認モ
ードである。

【００２３】次に図３において、マークラッチ２６はイ
ンバータ５０を備え、メモリ制御器１８からアドレス初
期化信号（ＡＩＮＩ）を受ける。ＡＩＮＩ信号はアドレ
スカウンタ２０を第１アドレスに初期化し、要求された
動作に従って、ブロックカウンタ２２を第１ブロックに
初期化する。インバータ５０の出力はＮＯＲゲート５２
の入力に接続する。ＮＯＲゲートへの他の入力は、メモ
リ制御器１８から前調整信号（「ＰＲＥＣＯＮＤ」）を
受ける。ＰＲＥＣＯＮＤ信号は、この発明の消去アルゴ
リズムの前調整部分を選択したかどうかを示す。ＮＯＲ
ゲート５２の出力はＮＯＲゲート５４の入力に接続す
る。

【００２４】またマークラッチ２６は入力信号ＣＬＫ１
を受ける。これはメモリ１２上の同期クロック（図示せ
ず）からのクロック信号である。またマークラッチ２６
は入力信号ＥＲＶＥＲを受ける。これはメモリ制御器１
８からの消去確認信号である。ＥＲＶＥＲ信号は、消去
確認動作を選択したことを示す。ＣＬＫ１信号とＥＲＶ
ＥＲ信号はＮＡＮＤゲート５６への入力である。ＮＡＮ
Ｄゲート５６の出力はＮＯＲゲート５８の入力に接続す
る。ＮＯＲゲート５８への他の入力は、マークラッチ２
６への入力信号すなわちＶＥＲＩＦＹ信号である。メモ
リ制御器から受けるＶＥＲＩＦＹ信号は、アドレスした
バイトをプログラムしたか消去したかを、要求に従って
示す。ＮＯＲゲート５８の出力はＮＯＲゲート６０の入
力に接続する。ＮＯＲゲート６０への他の入力はマーク
ラッチ２６へのＰＧＭＶＥＲ入力信号である。ＰＧＭＶ
ＥＲ信号はメモリ制御器１８が発生するもので、プログ
ラム確認が要求されたことを示し、マークラッチ２６を
低にリセットする。

【００２５】ＮＯＲゲート６０への他の入力はＮＯＲゲ
ート５４の出力である。同様にＮＯＲゲート５４への第
２入力はＮＯＲゲート６０の出力である。従って二つの
ＮＯＲゲート５４と６０はラッチとして働く。ＭＡＲＫ
を出力するマークラッチ出力線６２が高のときは、ブロ
ックを既に消去したことを示す。ＭＡＲＫ出力６２は、
前調整以外ではアドレス初期化信号（ＡＩＮＩ）がある
ときは必ず高である。前調整中は、マークラッチ２６は
ＰＧＭＶＥＲでリセットされる。任意のプログラミング
も、ＰＧＭＶＥＲによって線６２上のＭＡＲＫ出力をリ
セットする。

【００２６】次に図４は、マークラッチの消去確認モー
ドのタイミングを示す。線６２上のＭＡＲＫ出力は、消
去確認が失敗すると必ず消去確認パルス（ＥＲＶＥＲ）
の終わりでリセットされる。線６２上のＭＡＲＫ出力
は、消去動作が成功すれば高にセットされたままであ
る。図３のＶＥＲＩＦＹ信号は、ＣＬＫ１の立上がり端
で有効になる。

【００２７】この発明のメモリ制御器１８には各ブロッ
ク１４に割り付けたスキップダット・ラッチ２８があ
り、その状態はそのブロックが消去されたかどうかによ
って異なる。スキップダット・ラッチ２８がセットされ
るのは、（１）ブロック１４が消去状態にあるときか、
（２）ブロック１４を変更できないようにブロックが保
護されたときである。ブロックを保護すると、変更する
ことはできない。保護されたブロックにブロック消去／
プログラム動作を行うと、メモリ制御器１８によりこの
動作を飛び越す。「保護」情報は、揮発性ラッチかＦＡ
ＭＯＳセルなどの不揮発性セルか、または両方に記憶す
ることができる。

【００２８】図５で、スキップダット・ラッチ２８はＮ
ＡＮＤゲート７０への入力として上に述べたＣＬＫ１信
号を受ける。ＮＡＮＤゲート７０への他の入力はメモリ
制御器１８が発生したＰＧＭ信号で、プログラム動作を
要求することを示す。ＮＡＮＤゲート７０への第３の入
力はメモリクロックが発生したＳＴＲＯＢＥ信号で、メ
モリ動作の第１クロックパルスを示す。ＮＡＮＤゲート
７０の出力をインバータ７２で反転する。この反転した
信号はＮＡＮＤゲート７４への入力である。ＮＡＮＤゲ
ート７４への他の入力はブロック可能（「ＢＬＫＥ
Ｎ」）信号で、ブロックカウンタ２２がプログラム／消
去操作のために特定のブロックを選択したことを示す。
ＮＡＮＤゲート７４の出力はＮＡＮＤゲート７６の入力
である。ＮＡＮＤゲート７６への第２入力はメモリが発
生したＰＯＲ（バー）信号で、メモリに電源が今入った
ことを示す。

【００２９】ＮＡＮＤゲート７８は、スキップダット・
ラッチへの３入力信号を受ける。ＡＩＮＣ入力信号はメ
モリ制御器１８が発生したアドレス増分信号で、アドレ
スカウンタ２０を増分する。入力信号ＥＯＡ１５はアド
レスカウンタ２０が発生した信号で、ブロック内の最終
メモリセルにアドレスしたことを示す。入力信号ＣＬＫ
２はメモリ上の同期クロックが発生した信号で、ＣＬＫ
１信号とは重ならない。ＮＡＮＤゲート７８の出力はＮ
ＯＲゲート８０の入力に接続する。ＮＯＲゲート８０へ
の他の入力信号はＭＡＲＫ（バー）信号で、ブロック１
４が消去されたことを示す。ＮＯＲゲート８０の出力は
ＮＡＮＤゲート８２の入力に接続する。ＮＡＮＤゲート
８２への他の入力はＢＬＫＥＮ信号である。ＮＡＮＤゲ
ート８２の出力はＮＡＮＤゲート８４の入力に接続す
る。ＮＡＮＤゲート８４への他の入力はメモリ制御器１
８が発生したＳＥＣＵＲＥ（バー）信号で、ブロック１
４を消去してはならないことを示す。またＮＡＮＤゲー
ト８４は入力としてＮＡＮＤゲート７６の出力を受け、
同様にＮＡＮＤゲート７６は入力としてＮＡＮＤゲート
８４の出力を受ける。従ってＮＡＮＤゲート７６と８４
はラッチとして働く。出力線８６上のＮＡＮＤゲート８
４の出力はＳＫＩＰＤＡＴであり、関連するブロック１
４を消去してはならないことを示す。

【００３０】次に図６は、線８６上のＳＫＩＰＤＡＴ出
力を高にセットするタイミングを示す。ＡＩＮＣ、ＣＬ
Ｋ２、ＥＯＡ１５信号が高であれば、アドレスカウンタ
はブロックの最終アドレスにある。この時点で、信号Ｍ
ＡＲＫ（バー）を含むマークラッチ２６の出力線６４は
この情報をスキップダット・ラッチ２８のＮＯＲゲート
８０に送る。全ブロックが消去確認を送ると、ＭＡＲＫ
はなお高のままで、ＳＫＩＰＤＡＴを高にする。ブロッ
クを保護すると、ＳＫＩＰＤＡＴはＳＥＣＵＲＥにより
常に高になる。そうでなければ、ＳＫＩＰＤＡＴは低で
ある。

【００３１】次に図７は、線８６上のＳＫＩＰＤＡＴ出
力を低にリセットするタイミングを示す。保護していな
いブロックをプログラムするために、ＰＧＭ、ＣＬＫ
１、ＳＴＲＯＢＥが高のとき、ＳＫＩＰＤＡＴはプログ
ラム動作の最初にリセットされる。ＳＫＩＰＤＡＴラッ
チはパワーオンリセット（ＰＯＲ）中にリセットされ
る。

【００３２】図８と図９はこの発明の方法を示す流れ図
で、この流れ図中で以下の略語を用いる。ＡＩＮＣ・・・アドレスカウンタを増分するＡＩＮＩ・・・アドレス初期化。信号「ＣＥＲ」、
「ＰＯＭＫ」、「ＢＥＲ」、「ＢＬＫＩＮＣ」に従っ
て、「ＡＩＮＩ」出力はアドレスカウンタか、またはア
ドレスカウンタとブロックカウンタの両方を初期化す
る。ＢＥＲ・・・ブロック消去ＢＬＫＩＮＣ・・ブロックアドレスを増分するＣＥＲ・・・チップ消去ＣＩＮＣ・・・パルスカウンタを増分するＣＩＮＩ・・・パルスカウンタを初期化するＥＯＡ・・・アドレスカウンタの終わり（チップ
消去すなわちＰＯＭＫでは「ＥＯＡ」は全配列を指し、
ブロック消去では「ＥＯＡ」はブロックを指す。）ＥＯＣ・・・パルスカウントの終わりＥＯＭ・・・全てのブロックをマークした。つま
り、全てのブロックは消去状態／保護中である。ＦＡＩＬ・・・動作に従って、消去かプログラムの
どちらかに失敗ＰＧＭ・・・プログラム動作ＰＯＭＫ・・・パワーアップ・マークＲＳＴＰＯＭＫ・「ＰＯＭＫ」ラッチをリセットするＳＫＩＰ・・・ブロックを飛び越すＳＴＡＴＥＳ・・ホーム、Ｓ０、Ｓ１、ＰＧＭＶＥＲ
（プログラム確認）、ＥＲＶＥＲ（消去確認）、ＰＲＯ
ＧＲＡＭ、ＥＲＡＳＥＶＥＲＩＦＹ・・消去／プログラム確認の結果。消去
確認かプログラム確認かに従って、バイト／語を消去ま
たはプログラムすると「高」である。

【００３３】次に図８はこの発明の方法の一部を示すも
ので、メモリ制御器は計算機命令を解釈し、消去のため
にメモリセルのブロックをプログラムし調整する。段階
１００でメモリ制御器はホーム状態にあり、計算機から
メモリセルの読出し、書込み、消去命令が来るのを待
つ。段階１０１でメモリ制御器は、計算機がＰＧＭ（プ
ログラム）動作を要求したかどうか決定する。計算機が
プログラム動作を要求しなかった場合は、段階１０２で
メモリ制御器はラッチＰＯＭＫを調べ、消去命令がパワ
ーアップ後の最初の非プログラム命令かどうか決定す
る。そうであれば、段階１０３でメモリ制御器は、アド
レスカウンタ２０、ブロックカウンタ２２を初期化し、
マークラッチ２６をセットする。

【００３４】次に図９で、メモリ制御器はメモリセルの
一つまたは複数の選択したブロックの消去かまたは消去
の確認を行う。段階１０４で、メモリ制御器は消去開始
状態である。段階１０５でメモリ制御器は、アドレスカ
ウンタが最終ブロックの最終アドレスに達したかどうか
決定する。達していなければ、段階１０６でメモリ制御
器はスキップダット・ラッチ２８を調べて、（ａ）ブロ
ックが保護されているか、（ｂ）ブロックが前に消去さ
れたかを決定する。（ａ）と（ｂ）のどちらかの条件が
あれば、段階１０７でメモリ制御器はブロックカウンタ
を増分して段階１０４に戻る。

【００３５】段階１０６でブロックが保護されておら
ず、またこれがパワーアップ後の最初の消去動作であれ
ば、メモリ制御器は段階１０８で消去確認モード動作を
実行する。段階１０９でメモリ制御器は段階１０８の結
果を検査して、アドレスカウンタ２０がアドレスしたア
ドレス位置が消去されたかどうか決定する。図３と図４
を再び参照すると、この段階１０９で、ブロックが消去
されていれば出力線６２は高のままであるが、ブロック
内のアドレス位置が消去されていなければ出力線６２は
低であり、出力線６４は高である。アドレス位置が消去
されいれば、段階１１０でアドレスカウンタを増分し、
メモリ制御器１８は段階１０４に戻る。アドレス位置を
消去していなければ、段階１１１でメモリ制御器は、こ
れがパワーアップ後の最初の消去動作であるかどうか、
または計算機が全チップの消去を要求したかどうか決定
する。そうであれば、段階１１２でメモリ制御器はブロ
ックカウンタ２２を増分し、アドレスカウンタ２０を最
初のアドレスに初期化し、マークラッチ２６をリセット
して、段階１０４に戻る。

【００３６】段階１１１で、要求された初期のパワーア
ップ後の最初の消去動作ではなく、また計算機が全チッ
プの消去を要求したのではないとメモリ制御器１８が決
定すると、段階１１３でメモリ制御器は、予め定めた最
大消去パルスカウントよりもパルスカウンタ２３の方が
大きいかどうか決定する。最大より大きい場合は、段階
１１４でメモリ制御器は、失敗表示レジスタをセットし
て段階１００に戻る。段階１００でメモリ制御器１８は
現在の命令を終了して、計算機からの次の有効な命令を
待つ。最大より大きくない場合は、段階１１５でメモリ
制御器１８はフラッシュ消去モードパルスを発生する。

【００３７】計算機が全チップの消去を要求した場合
は、全ての保護していない、また消去していないメモリ
ブロック１４に消去パルスが並列に入る。計算機が一つ
のメモリブロック１４の消去を要求した場合は、そのブ
ロックだけに消去パルスが入る。次に段階１１６でメモ
リ制御器は、アドレスカウンタ２０を第１アドレスに初
期化し、段階１１３で用いたパルスカウンタを増分し、
段階１０８に戻る。このようにして、この技術でよく知
られているように、段階１０８、１０９、１１１、１１
３、１１５、１１６を経て、反復消去段階でブロックを
消去する。この発明の方法により全てのブロック１４を
並列に消去することができ、ブロック１４が一度消去確
認を経た後ではブロック１４の消去を不可能にし、別の
ブロック１４が更に消去パルスを必要としてもメモリブ
ロック１４の消去し過ぎを防ぐ。

【００３８】段階１０５に戻って、チップ消去動作で最
終ブロック１４の最終アドレスに達すると、またはブロ
ック消去で単一ブロックの最終アドレスに達すると、段
階１１７でメモリ制御器は、段階１０６から１１６まで
の消去動作がうまく行われたかどうか決定する。すなわ
ち全てのスキップダット・ラッチ２８がセットされてい
ると、メモリ制御器は段階１５１に進む。段階１５１で
ＰＯＭＫラッチをリセットし、各メモリブロックについ
てメモリブロックの消去状態を対応するスキップダット
・ラッチに記憶したことをメモリ制御器に伝える。メモ
リ制御器は段階１００に戻る。段階１００でメモリ制御
器１８は現在の命令を終了し、計算機からの次の有効な
命令を待つ。

【００３９】スキップダット・ラッチ２８のどれかがセ
ットされていなければ、段階１１８でメモリ制御器は、
消去命令がパワーアップ後の最初の非プログラム命令か
どうか決定する。もしそうであれば、段階１１９でＰＯ
ＭＫラッチをリセットし、メモリ制御器１８は段階１０
０に戻り、計算機からの命令を待たずに、要求された消
去動作を実行する。

【００４０】もしそうでなければ、段階１２０でメモリ
制御器は、１ブロックだけの消去を要求されたか、また
線８６上の対応するＳＫＩＰＤＡＴ信号が高かどうか決
定する。この両条件が満たされていると、メモリ制御器
は段階１００に戻る。段階１００でメモリ制御器１８は
現在の命令を終了し、計算機からの次の有効な命令を待
つ。そうでなければ、メモリ制御器は段階１１３に戻
る。

【００４１】次に図８の段階１０２で、メモリ制御器は
ラッチＰＯＭＫを調べ、消去命令がパワーアップ後の最
初の非プログラム命令かどうか決定する。そうでなけれ
ば、段階１３０でメモリ制御器は、単一ブロックだけの
消去を要求されたかどうか決定する。そうでなければ、
段階１３１でメモリ制御器は、全ての出力線８６上の全
てのＳＫＩＰＤＡＴ信号が高かどうか決定する。全てが
高であれば、メモリ制御器は段階１００に戻る。段階１
００でメモリ制御器１８は現在の命令を終了し、計算機
からの次の有効な命令を待つ。全てが高でなければ、段
階１３２でメモリ制御器は、アドレスカウンタ２０と、
条件付きでブロックカウンタ２２を第１アドレスに初期
化し、パルスカウンタ２３をゼロに初期化する。次にメ
モリ制御器は段階１３３に進み、ここでメモリ制御器は
プログラム開始状態になる。次に段階１３４でメモリ制
御器は、チップ消去動作でアドレスカウンタが最終ブロ
ック１４の最終アドレスに達したかどうか、またはブロ
ック消去で単一ブロックの最終アドレスに達したかどう
か決定する。そうであれば、メモリ制御器は段階１３５
で、アドレスカウンタを第１アドレスに初期化し、パル
スカウンタ２３をゼロに初期化し、段階１０４に進む。

【００４２】チップ消去動作で最終ブロックの最終アド
レスに達していない場合、またはブロック消去で単一ブ
ロックの最終アドレスに達していない場合は、段階１３
６でメモリ制御器は、（ａ）ブロックが保護されている
か、（ｂ）ブロックが前に消去されたかどうか決定す
る。条件（ａ）と（ｂ）のどちらかであれば、段階１３
７でメモリ制御器はブロックカウンタ２２を増分し、段
階１３３に戻る。

【００４３】段階１３６で調べた条件がなければ、段階
１３８でメモリ制御器はプログラム確認モード動作を実
行する。次に段階１３９でメモリ制御器は、アドレスカ
ウンタがアドレスしたアドレス位置をプログラムしたか
どうか決定する。プログラムしてあれば、段階１４０で
メモリ制御器は、前の命令がプログラム命令か消去命令
か（段階１００で計算機が発したもの）決定する。前の
命令がプログラム命令であれば、メモリ制御器は段階１
００に戻る。段階１００でメモリ制御器１８は現在の命
令を終了し、計算機からの次の有効な命令を待つ。プロ
グラム命令でなければ、段階１４１でメモリ制御器は、
アドレスカウンタ２０を増分し、パルスカウンタ２３を
ゼロに初期化し、段階１３３に戻る。

【００４４】段階１３９で、アドレスカウンタがアドレ
スしたアドレス位置のプログラム確認動作が済んでいな
いとメモリ制御器が決定すれば、段階１４２でメモリ制
御器は、予め定めた最大プログラム・パルスカウントよ
りパルスカウンタ２３のカウントの方が大きいかどうか
決定する。最大より大きい場合は、段階１４３でメモリ
制御器は、失敗表示レジスタをセットして段階１００に
戻る。段階１００でメモリ制御器１８は現在の命令を終
了し、計算機からの次の有効な命令を待つ。最大より大
きくない場合は、段階１４４でメモリ制御器は、フラッ
シュ・プログラムモード・パルスを発生してアドレス位
置をプログラムする。次に段階１４５でメモリ制御器
は、パルスカウンタ２３を増分して段階１３８に戻る。
このようにして、この技術でよく知られているように、
段階１３８、１３９、１４２、１４４、１４５を経て、
反復プログラム段階でアドレス位置をプログラムする。

【００４５】段階１３０に戻って、メモリ制御器が単一
ブロックの消去を要求されたと決定すると、メモリ制御
器は段階１５０に進む。段階１５０で、アドレスブロッ
クのＳＫＩＰＤＡＴ信号を調べる。アドレスしたブロッ
クが消去されたかまたは保護されたことをＳＫＩＰＤＡ
Ｔ信号が示すと、メモリ制御器は段階１００に戻る。段
階１００でメモリ制御器１８は現在の命令を終了し、計
算機からの次の有効な命令を待つ。アドレスしたブロッ
クが保護されずまた消去されていなければ、メモリ制御
器は段階１３２に進む。

【００４６】段階１０１に戻って、メモリ制御器は計算
機がＰＧＭ（プログラム）動作を要求したかどうか決定
する。計算機がプログラム動作を要求した場合は、段階
１４６でメモリ制御器は、ブロックが既に保護されてい
るかどうか決定する。ブロックが保護されていれば、メ
モリ制御器は段階１００に戻る。段階１００でメモリ制
御器１８は現在の命令を終了し、計算機からの次の有効
な命令を待つ。保護されていなければ、段階１４７でメ
モリ制御器は、パルスカウンタ２３をゼロに初期化し、
段階１３８に進む。

【００４７】図８と図９において、この発明の方法は次
のように要約してよい。パワーアップすると、第１消去
命令によりメモリ制御器は先ず消去確認サイクルに入
り、メモリ中の全てのブロックを走査し、すでに消去さ
れまたは保護されたことが分かったブロックに対応する
スキップダット・ラッチ２８をセットする。

【００４８】消去確認の後、セットされていないスキッ
プダット・ラッチ２８のブロックだけを前調整して消去
する。各消去パルスの後に消去確認が続き、ブロックを
消去してよいことを確認すると直ちに対応するスキップ
ダット・ラッチ２８をセットし、その後は消去パルスを
一切受けない。パワーアップ後の最初の消去命令を除け
ば、消去の前調整の前には消去確認は行わない。消去の
前調整に続いてシーケンス消去、消去確認、消去、消去
確認というように、全てのスキップダット・ラッチ２８
をセットするか、または加えた消去パルスの数が一定の
限度を超えるまで続く。

【００４９】プログラム動作は、保護されていないアド
レスしたブロックのスキップダット・ラッチ２８をリセ
ットする。消去されたブロックのスキップダット・ラッ
チ２８は、プログラム動作をブロック上で実行するまで
セットされたままである。すでに消去状態にあるブロッ
クに消去動作を行おうとすると、この動作を飛び越す
（確認せず、前調整せず、消去パルスを出さない）。

【００５０】この発明の原理、望ましい実施態様、動作
モードについてこれまで説明した。この説明は限定的な
ものではなく例示的なものであって、この発明は開示し
た特定の形式に制限されると考えてはならない。更に、
この技術に精通した人は、この発明の精神から逸れるこ
となく、変形や変更を行うことができるものである。

【００５１】以上の説明に関して更に以下の項を開示す
る。（１）計算機の不揮発性メモリのブロックを消去する
方法であって、（ａ）メモリの各ブロックについて、
ブロックが消去状態か消去から保護された状態かを検出
し、（ｂ）消去状態または消去から保護された状態に
ある各ブロックのフラグレジスタをセットし、（ｃ）
それぞれのフラグをセットしていない消去対象ブロック
を選択し、（ｄ）選択したブロックを消去する、段階
を含む方法。

【００５２】（２）初期のパワーアップの後、全ての
ブロックの消去状態を確認することを更に含む、第１項
記載の方法。（３）１回に１ブロックだけを消去して確認する、第
１項記載の方法。（４）多重のブロックを並列に消去して確認する、第
１項記載の方法。（５）消去段階の後、選択したブロックが消去された
ことを確認する段階を更に含む、第１項記載の方法。（６）確認段階の後、情報でプログラムする各ブロッ
クのフラグレジスタをリセットする段階を更に含む、第
５項記載の方法。

【００５３】（７）シリコン基板上に製作され、メモ
リセルのブロックを備える不揮発性メモリであって、
（ａ）ブロックが消去状態か消去から保護された状態
かを検出する手段と、（ｂ）消去状態にある各ブロッ
クのフラグレジスタをセットする手段と、（ｃ）消去
から保護された状態にある各ブロックのフラグレジスタ
をセットする手段と、（ｄ）それぞれのフラグがセッ
トされていない消去対象ブロックを選択する手段と、
（ｅ）選択したブロックを消去する手段と、を更に備
えるメモリ。

【００５４】（８）１回に１ブロックだけ消去して確
認する手段を更に備える、第７項記載のメモリ。（９）多重のブロックを並列に消去して確認する手段
を更に備える、第７項記載のメモリ。（１０）選択したブロックが消去されたことを確認す
る手段を更に備える、第７項記載のメモリ。（１１）消去の後、情報でプログラムする各ブロック
のフラグレジスタをリセットする手段を更に備える、第
７項記載のメモリ。

【００５５】（１２）シリコン基板上に製作する不揮
発性メモリであって、前記メモリはメモリセルのブロッ
ク、セルをプログラムする手段、ブロックを消去する手
段、消去に対してブロックを保護する手段、ブロックが
消去状態か消去から保護された状態かを検出する手段、
プログラミングと消去と保護と検出の手段を制御するメ
モリ制御器を備え、メモリは、（ａ）各ブロックのマー
クラッチと、ただし各マークラッチは検出手段に応答し
て、各ブロックが消去されたかどうかを表すＭＡＲＫ信
号を発生し、マークラッチは検出手段からの信号に応答
する第１および第２ＮＯＲゲートを備え、第１ＮＯＲゲ
ートの出力は第２ＮＯＲゲートの入力に接続し、第２Ｎ
ＯＲゲートの出力は第１ＮＯＲゲートの入力に接続する
ものであり、（ｂ）各ブロックの保護ラッチと、ただし
各保護ラッチは検出手段に応答して、各ブロックが消去
に対して保護されているかどうかを表すＳＫＩＰＤＡＴ
信号を発生し、保護ラッチは検出手段からの信号に応答
する第１および第２ＮＡＮＤゲート備え、第１ＮＡＮＤ
ゲートの出力は第２ＮＡＮＤゲートの入力に接続し、第
２ＮＡＮＤゲートの出力は第１ＮＡＮＤゲートの入力に
接続するもの、を更に備えるメモリ。

【００５６】（１３）前記メモリ制御器は、プログラ
ム確認を要求されたことを示すプログラム確認信号と、
ブロックに消去の前調整を行うことを示す前調整信号
と、ブロックが消去されたことを示す確認信号とを発生
し、前記マークラッチは更に、出力を第１ＮＯＲゲート
の入力に接続する第３ＮＯＲゲートと、出力を第２ＮＯ
Ｒゲートの入力に接続する第４ＮＯＲゲートを更に備
え、第２ＮＯＲゲートは入力としてプログラム確認信号
を受け、第３ＮＯＲゲートは入力として前調整信号を受
け、第４ＮＯＲゲートは入力として確認信号を受ける、
第１２項記載のメモリ。

【００５７】（１４）前記メモリは、選択したブロッ
クを消去してはならないことを示すＳＥＣＵＲＥ（バ
ー）信号と、プログラム動作を要求されたことを示すプ
ログラム信号と、メモリが今電源を受けたことを示すＰ
ＯＲ（バー）信号と、プログラム／消去動作のためにブ
ロックを選択したことを示すＢＬＫＥＮ信号を発生し、
前記保護ラッチは、出力を第１ＮＡＮＤゲートの入力に
接続する第３ＮＡＮＤゲートと、出力を第２ＮＡＮＤゲ
ートの入力に接続する第４ＮＡＮＤゲートとを更に備
え、第１ＮＡＮＤゲートは入力としてＳＥＣＵＲＥ（バ
ー）信号を受け、第２ＮＡＮＤゲートは入力としてＰＯ
Ｒ（バー）信号を受け、第３および第４ＮＡＮＤゲート
はそれぞれ入力としてＢＬＫＥＮ信号を受ける、第１２
項記載のメモリ。

【００５８】（１５）選択したブロックが消去された
ことを確認する手段を更に備える、第１２項記載のメモ
リ。（１６）消去の後、情報でプログラムする各ブロック
のフラグレジスタをリセットする手段を更に備える、第
１２項記載のメモリ。

【００５９】（１７）計算機の不揮発性メモリのブロ
ックを消去する方法であって、（ａ）前記メモリの各ブ
ロックについてブロックが消去状態かまたは消去から保
護された状態かを検出し、（ｂ）消去状態かまたは消去
から保護された状態にある各ブロックのフラグレジスタ
をセットし、（ｃ）それぞれのフラグがセットされてい
ない消去対象ブロックを選択し、（ｄ）選択したブロッ
クを消去する、段階を含む。

【図面の簡単な説明】

この発明の上述のおよびその他の態様は、添付の図面を
参照して望ましい実施態様の説明を読めばより明らかに
なる。この図面は、この発明の望ましい実施態様を図示
したものである。図面中、同じ部材は同じ参照番号で示
す。

【図１】メモリセルのブロックを制御するメモリ制御器
を示す、この発明の計算機のブロック図。

【図２】メモリセルのブロックを部分ブロックの形で示
す電気略図。

【図３】メモリ制御器の一部であるマークラッチのブロ
ック図。

【図４】マークラッチの消去確認モードのタイミング
図。

【図５】メモリ制御器である一部のスキップダット・ラ
ッチのブロック図。

【図６】スキップダット・ラッチを高にセットするタイ
ミング図。

【図７】スキップダット・ラッチを低にリセットするタ
イミング図。

【図８】メモリ制御器が計算機命令を解釈して、消去の
ためにメモリセルのブロックをプログラムし前調整す
る、この発明の方法を示す流れ図。

【図９】メモリ制御器がメモリセルの選択したブロック
を消去しまたは消去を確認する、この発明の方法を示す
流れ図。

【符号の説明】

１０計算機１２メモリ１４ブロック１６カウンタ１８メモリ制御器２０アドレスカウンタ２２ブロックカウンタ２３パルスカウンタ２６マークラッチ２８スキップダット・ラッチ３０セル３１ソース３２ドレン３３浮遊ゲート３４制御ゲート３５語線３６語線デコーダ３７ソース線３８ドレン列線３９列デコーダ５０インバータ５２，５４ＮＯＲゲート５６ＮＡＮＤゲート５８，６０ＮＯＲゲート６２ＮＯＲゲート６０の出力線６４ＮＯＲゲート５４の出力線７０ＮＡＮＤゲート７２インバータ７４，７６，７８ＮＡＮＤゲート８０ＮＯＲゲート８２，８４ＮＡＮＤゲート８６ＮＡＮＤゲート８４の出力線

───────────────────────────────────────────────────── フロントページの続き (72)発明者ティー．ダモダーリードインド国ナルゴンダ，ナムパリィビアラベリィ（番地なし)

Claims

【特許請求の範囲】

【請求項１】計算機の不揮発性メモリのブロックを消
去する方法であって、（ａ）メモリの各ブロックについて、ブロックが消去
状態か消去から保護された状態かを検出し、（ｂ）消去状態または消去から保護された状態にある
各ブロックのフラグレジスタをセットし、（ｃ）それぞれのフラグをセットしていない消去対象
ブロックを選択し、（ｄ）選択したブロックを消去する、段階を含む方法。
【請求項２】シリコン基板上に製作され、メモリセル
のブロックを備える不揮発性メモリであって、（ａ）ブロックが消去状態か消去から保護された状態
かを検出する手段と、（ｂ）消去状態にある各ブロックのフラグレジスタを
セットする手段と、（ｃ）消去から保護された状態にある各ブロックのフ
ラグレジスタをセットする手段と、（ｄ）それぞれのフラグがセットされていない消去対
象ブロックを選択する手段と、（ｅ）選択したブロックを消去する手段と、を更に備えるメモリ。