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Die
Erfindung betrifft eine ROM-Speicherzelle mit NMOS-Transistor, ein
Entwurfsverfahren hierfür
sowie einen zugehörigen
ROM-Baustein.
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Ein
herkömmlicher
Festwertspeicher(ROM)-Baustein umfasst eine Mehrzahl von ROM-Speicherzellen,
die jeweils einen NMOS-Transistor umfassen, dessen Sourceanschluß mit einer Massespannung
verbunden ist, dessen Drainanschluß wahlweise mit einer Bitleitung
verbunden ist und dessen Gateanschluß mit einer Wortleitung verbunden
ist.
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Ein
Datenwert „0" wird in der herkömmlichen ROM-Speicherzelle
dadurch programmiert, dass der Drainanschluß des NMOS-Transistors mit
der Bitleitung verbunden wird, und ein Datenwert „1" wird in der herkömmlichen
ROM-Speicherzelle dadurch programmiert, dass der Drainanschluß des NMOS-Transistors
von der Bitleitung getrennt wird. Genauer gesagt, wird der Datenwert „0" in der ROM-Speicherzelle
dadurch programmiert, dass ein Entladepfad durch den NMOS-Transistor
aufgebaut wird, und der Datenwert „1" wird dadurch programmiert, dass der
Entladepfad durch den NMOS-Transistor nicht aufgebaut wird. Generell
wird eine solche Programmierung dadurch realisiert, dass eine Frontend-Schicht
den NMOS-Transistor der ROM-Speicherzelle bildet, um die ROM-Speicherzellen
im ROM-Speicher höher
integrieren zu können.
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1 zeigt
ein Blockschaltbild eines herkömmlichen
ROM-Bausteins. Wie aus 1 ersichtlich ist, umfasst der
ROM-Baustein ein Speicherzellenfeld 10, einen Zeilendecoder 12,
eine Vorladeschaltung 14, ein Datenübertragungsgatter 16,
einen Spaltendecoder 18 und eine Datenausgabeschaltung 20.
Zudem umfasst der ROM-Baustein eine Mehrzahl von Bitleitungen BL1
bis BLj und eine Mehrzahl von Wortleitungen WL1 bis WLi. Die Funktion
der einzelnen Blöcke
aus 1 wird nachfolgend beschrieben.
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Das
Speicherzellenfeld 10 umfasst eine Mehrzahl von Speicherzellen,
deren Gateanschlüsse jeweils
mit einer korrespondierenden Wortleitung der Wortleitungen WL1 bis
WLi verbunden sind, deren Sourceanschlüsse jeweils mit einer Massespannungsleitung
verbunden sind und deren Drainanschlüsse jeweils mit einer korrespondierenden
der Bitleitungen BL1 bis BLj wahlweise verbunden sind. Diejenige
ROM-Speicherzelle, deren Drainanschluß mit einer der Bitleitungen
BL1 bis BLj verbunden ist, wird mit dem Datenwert „0" programmiert. Diejenige ROM-Speicherzelle,
deren Drainanschluß nicht
mit einer der Bitleitungen BL1 bis BLj verbunden ist, wird mit dem
Datenwert „1" programmiert. Der
Zeilendecoder 12 decodiert Zeilenadressen RA und wählt eine
der Wortleitungen WL1 bis WLi aus. Die Vorladeschaltung 14 lädt die Bitleitungen
BL1 bis BLj während
eines Vorladevorgangs auf einen hohen Logikpegel vor. Das Datenübertragungsgatter 16 überträgt Daten
von den Bitleitungen BL1 bis BLj in Abhängigkeit von zugehörigen Spaltenauswahlsignalen
Y1 bis Yj zur Datenausgabeschaltung 20. Der Spaltendecoder 18 deco diert
eine Spaltenadresse CA und wählt ein
Spaltenauswahlsignal von den Spaltenauswahlsignalen Y1 bis Yj aus.
Die Datenausgabeschaltung 20 empfängt die Daten vom Datenübertragungsgatter 16 und
gibt Ausgabedaten Dout aus. Die Gesamtfunktion des herkömmlichen
ROM-Bausteins wird nachfolgend
beschrieben.
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Während eines
Lesevorgangs lädt
die Vorladeschaltung 14 die Bitleitungen BL1 bis BLj auf
einen hohen Logikpegel vor. Eine Wortleitung, z.B. die Wortleitung
WL1, wird ausgewählt,
und mit dieser Wortleitung WL1 verbundene NMOS-Transistoren N werden
leitend geschaltet. Sind eine oder mehrere der Bitleitungen BL1
und BLj mit der Massespannungsleitung verbunden, dann fließt ein Strom
von dieser Bitleitung bzw. diesen Bitleitungen nach Masse. Daraus
resultiert, dass die Bitleitungen BL1 und BLj einen niedrigen Logikpegel
einnehmen. Ist eine Bitleitung, z.B. die Bitleitung BL2, nicht mit
der Massespannungsleitung verbunden, dann wird die Ladung nicht
zur Massespannungsleitung abgeführt,
so dass die Bitleitung BL2 auf einem hohen Logikpegel verbleibt.
Wird das Spaltenauswahlsignal Y1 erzeugt, dann wird der niedrige
Logikpegel der Bitleitung BL1 vom Datenübertragungsgatter 16 ausgegeben.
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Der
oben beschriebene herkömmliche ROM-Baustein
weist ersichtlich die Eigenschaft auf, dass er nur ein Datenbit
in einer Speicherzelle speichert.
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Zudem
weist der herkömmliche
ROM-Baustein die Schwierigkeit auf, dass unterschiedliche parasitäre Kapazitäten zwischen
den Bitleitungen BL1 bis BLj vorhanden sind, welche die Funktionsweise des
Speichers negativ beeinflussen können.
Entsprechend wird eine zusätzliche
Schaltung zur Kompensation der parasitären Kapazitäten benötigt. Diese zusätzliche
Schaltung kann Probleme wie eine vergrößerte Layoutfläche, einen
ansteigenden Energieverbrauch und eine verringerte Betriebsgeschwindigkeit
hervorrufen.
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Die
minimalen und maximalen parasitären Kapazitäten ergeben
sich wie folgt. Sind alle mit der gleichen Bitleitung verbundenen
NMOS-Transistoren mit
dem Datenwert „0" programmiert, dann
erhält man
die parasitäre
Kapazität
der Bitleitung mit der Gleichung: Parasitäre
Kapazität
= i × Drainkapazität eines NMOS-Transistors
+ Leitungskapazität
einer Bitleitung (1)wobei
i die Anzahl der mit der Bitleitung verbundenen NMOS-Transistoren
bezeichnet. Für
den Fall, dass alle NMOS-Transistoren, die mit der gleichen Bitleitung
verbunden sind, mit dem Datenwert „1" programmiert sind, bestimmt sich die
parasitäre
Kapazität
der Bitleitung durch die Gleichung: Parasitäre
Kapazität
= 0 × Drainkapazität eines NMOS-Transistors
+ Leitungskapazität
einer Bitleitung (2)
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Daraus
resultiert, dass die Differenz zwischen maximaler und minimaler
parasitärer
Kapazität
der Bitleitungen gleich dem i-fachen Wert der Drainkapazität des NMOS-Transistors
ist.
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2 zeigt
einen anderen herkömmlichen ROM-Baustein.
Der ROM-Baustein
aus 2 ist ähnlich
aufgebaut wie der ROM-Baustein aus 1, außer dass
angrenzende NMOS-Transistoren N einen gemeinsamen Sourceanschluß haben,
der mit einer Massespannungsleitung verbunden ist. Der ROM-Baustein
aus 2 weist im Gegensatz zum ROM-Baustein aus 1, der zwei
Massespannungsleitungen aufweist, nur eine Massespannungsleitung
auf. Entsprechend kann die Layoutfläche des ROM-Bausteins aus 2 kleiner
als die Layoutfläche
des ROM-Bausteins
aus 1 sein. Obwohl der ROM-Baustein aus 2 gegenüber dem ROM-Baustein
aus 1 den Vorteil einer kleineren Layout fläche aufweist,
hat der ROM-Baustein aus 2 im übrigen die gleichen Probleme
wie der ROM-Baustein aus 1.
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Zudem
wird für
den Fall, dass die ROM-Speicherzellen programmiert werden, die eine
Rückend-Schicht
(Backend-Schicht) verwenden, ein aktiver Bereich ausgebildet, der
einen zusätzlichen
Bereich dominiert. Entsprechend ist die Layoutfläche der programmierten ROM-Zelle,
welche die Rückend-Schicht
verwendet, größer als
die Layoutfläche
einer programmierten ROM-Speicherzelle, welche die Frontend-Schicht
verwendet, um die Integrationsdichte zu erhöhen. Deshalb wird die ROM-Speicherzelle normalerweise
durch Benutzung der Frontend-Schicht programmiert, um die Integrationsdichte zu
erhöhen.
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Beim
Programmieren der ROM-Speicherzelle unter Benutzung der Frontend-Schicht
sollte der programmierte ROM-Baustein mehrmals aufgrund von Benutzeranforderungen
neu programmiert werden, weil es sein kann, dass eine Programmierung erfolgt
ist, bevor Daten bestimmt oder bestätigt werden, die in einer ROM-Speicherzelle
gespeichert werden sollen. Entsprechend ist eine Programmierung über die
Rückend-Schicht komfortabler
als über die
Frontend-Schicht.
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In
der Offenlegungsschrift
DE
41 27 549 A1 ist eine ROM-Speicherzelle mit einem ersten
Anschluss, der mit einer Wortleitung verbunden ist, einem zweiten
Anschluss, der mit einer Bitleitung verbunden ist, und einem dritten
Anschluss offenbart, der mit einer Massespannungsleitung oder mit
einer von zwei Referenzpotential-Übertragungsleitungen verbunden
oder mit keiner dieser Leitungen verbunden ist. Die ROM-Speicherzelle speichert
entsprechend der Verbindung des dritten Anschlusses zwei Datenbits.
Diese bekannte ROM-Speicherzelle und ein zugehöriger, aus mehreren solcher
ROM-Speicherzellen aufgebauter ROM-Baustein sind hinsichtlich Lesevorgängen dahingehend
ausgelegt, dass gesteuert von einem entsprechenden Vorladesignal die
Bitleitun gen vor Durchführen
eines Lesevorgangs auf den hohen Pegel einer Versorgungsspannung vorgeladen
werden und erst nach diesem Vorladevorgang der Lesevorgang durch
Auswählen
einer betreffenden Wortleitung mittels entsprechender Adresseingabe
ausgelöst
wird, wobei die ausgewählte Wortleitung
auf hohen Pegel angehoben wird.
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Die
Offenlegungsschrift
EP
0 430 191 A2 offenbart Strukturen für maskenprogrammierbare ROM-Speicherzellen,
bei denen streifenförmige
aktive Bereiche schräg
zu orthogonal zueinander verlaufenden Wortleitungen und Bitleitungen
verlaufen.
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Aufgabe
der Erfindung ist es, eine ROM-Speicherzelle zur Verfügung zu
stellen, die in der Lage ist, wenigstens zwei Datenbits zu speichern,
und bei der parasitäre
Kapazitäten
von Bitleitungen im Wesentlichen gleich sind, sowie ein zugehöriges Entwurfsverfahren
und einen zugehörigen ROM-Baustein
zur Verfügung
zu stellen.
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Die
Erfindung löst
diese Aufgabe durch eine ROM-Speicherzelle mit den Merkmalen des
Patentanspruchs 1, durch ein Entwurfsverfahren für eine ROM-Speicherzelle mit
den Merkmalen des Patentanspruchs 3 und durch einen ROM-Baustein
mit den Merkmalen des Patentanspruchs 10.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Durch
das erfindungsgemäße Entwurfs- bzw.
Layoutverfahren kann die Entwurfs- bzw. Layoutgröße einer ROM-Speicherzelle
verkleinert werden, auch wenn die ROM-Speicherzelle durch Benutzung
einer Rückend-Schicht
programmiert wird.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie die zu deren besserem Verständnis oben erläuterten,
her kömmlichen
Ausführungsbeispiele
sind in den Zeichnungen dargestellt.
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Es
zeigen:
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1 ein
Blockschaltbild eines herkömmlichen
ROM-Bausteins;
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2 ein
Blockschaltbild eines weiteren herkömmlichen ROM-Bausteins;
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3 ein
Blockschaltbild eines ROM-Bausteins mit erfindungsgemäßen ROM-Speicherzellen;
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4A bis 4D Layoutdiagramme
einer mit einem Datenwert „00" programmierten erfindungsgemäßen ROM-Speicherzelle;
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5A bis 5D Layoutdiagramme
einer mit einem Datenwert „10" programmierten erfindungsgemäßen ROM-Speicherzelle;
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6A bis 6D Layoutdiagramme
einer mit einem Datenwert „01" programmierten erfindungsgemäßen ROM-Speicherzelle
und
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7A bis 7D Layoutdiagramme
einer mit einem Datenwert „11" programmierten erfindungsgemäßen ROM-Speicherzelle.
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3 zeigt
ein Blockschaltbild eines ROM-Bausteins, der ein Speicherzellenfeld
mit erfindungsgemäßen ROM-Speicherzellen
umfasst. Wie aus 3 ersichtlich ist, umfasst der
ROM-Baustein ein Speicherzellenfeld 30, einen Zeilendecoder 32, eine
Vorladeschaltung 34, ein Datenübertragungsgatter 36,
einen ersten Spaltendecoder 38, einen zweiten Spaltendecoder 40 und
eine Datenausgabeschaltung 42. Nachfolgend wird die Funktion
der einzelnen Blöcke
beschrieben.
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Das
Speicherzellenfeld 30 umfasst NMOS-Transistoren N1, N2,
N3, N4 die mit Datenwerten „00", „10", „01" bzw. „11" programmiert sind. Der
Zeilendecoder 32 decodiert eine Zeilenadresse RA und wählt eine
der Wortleitungen WL1 bis WLi aus. Die Vorladeschaltung 34 lädt aus Bitleitungen BL1
bis BLj ausgewählte
Bitleitungen vor. Das Datenübertragungsgatter 36 überträgt in Abhängigkeit
von jeweiligen Spaltenauswahlsignalen Y1 bis Yj Daten von den Bitleitungen
BL1 bis BLj zur Datenausgabeschaltung 42. Der erste Spaltendecoder 38 decodiert eine
Mehrzahl von Bits CA2 bis CAy einer Spaltenadresse CA1 bis CAy außer einem
niederwertigsten Bit CA1 derselben und erzeugt die Spaltenauswahlsignale
Y1 bis Yj. Der zweite Spaltendecoder 40 decodiert die Spaltenadresse
CA1 bis CAy und erzeugt Auswahlsignale, um Auswahlsignalleitungen
sel11, sel12, ..., selj1, selj2 auszuwählen. Die Datenausgabeschaltung 42 empfängt Daten
vom Übertragungsgatter 36 und
gibt Ausgabedaten Dout aus.
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Nachfolgend
wird ein Programmierverfahren für
die ROM-Speicherzellen aus 3 beschrieben.
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Sind
elektrische Verbindungen einer der ROM-Speicherzellen so ausgeführt, wie
in 3 beim NMOS-Transistor N1 dargestellt, dann ist
die ROM-Speicherzelle mit einem Datenwert „00" programmiert. Das bedeutet, dass ein
Gateanschluß des
NMOS-Transistors N1 mit der Wortleitung WL1 verbunden ist, ein Drainanschluß des NMOS-Transistors
N1 mit der Bitleitung BL1 verbunden ist und ein Sourceanschluß des NMOS-Transistors
N1 mit der Massespannungsleitung verbunden ist.
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Sind
elektrische Verbindungen einer der ROM-Speicherzellen so ausgeführt, wie
in 3 beim NMOS-Transistor N2 dargestellt, dann ist
die ROM-Speicherzelle mit einem Datenwert „10" programmiert. Das bedeutet, dass ein
Gateanschluß des
NMOS-Transistors N2 mit der Wortleitung WL1 verbunden ist, ein Drainanschluß des NMOS-Transistors
N2 mit der Bitleitung BLj verbunden ist und ein Sourceanschluß des NMOS-Transistors N2 mit
der ersten Auswahlsignalleitung selj1 verbunden ist.
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Sind
elektrische Verbindungen einer der ROM-Speicherzellen so ausgeführt, wie
in 3 beim NMOS-Transistor N3 dargestellt, dann ist
die ROM-Speicherzelle mit einem Datenwert „01" programmiert. Das bedeutet, dass ein
Gateanschluß des
NMOS-Transistors N3 mit der Wortleitung WL2 verbunden ist, ein Drainanschluß des NMOS-Transistors
N3 mit der Bitleitung BL1 verbunden ist und ein Sourceanschluß des NMOS-Transistors
N3 mit der zweiten Auswahlsignalleitung sel12 verbunden ist.
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Sind
elektrische Verbindungen einer der ROM-Speicherzellen so ausgeführt, wie
in 3 beim NMOS-Transistor N3 dargestellt, dann ist
die ROM-Speicherzelle mit einem Datenwert „11" programmiert. Das bedeutet, dass ein
Gateanschluß des
NMOS-Transistors N4 mit der Wortleitung WL2 verbunden ist, ein Drainanschluß des NMOS-Transistors
N1 mit der Bitleitung BLj verbunden ist und ein Sourceanschluß des NMOS-Transistors N4 keine elektrische
Verbindung hat.
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Nachfolgend
wird ein Lesevorgang beim ROM-Baustein aus 3 beschrieben.
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Vor
einem Lesevorgang werden die Wortleitungen WL1 bis WLi, die Bitleitungen
BL1 bis BLj und die Auswahlsignalleitungen sel11, sel12, ..., selj1, selj2
auf einen niedrigen Logikpegel vorgeladen. Während eines Lesevorgangs wechseln
im Falle eines Zugriffs auf den NMOS-Transistor N1 durch Aktivierung der
ersten Auswahlsignalleitung sel11 oder der zweiten Auswahlsignalleitung
sel12, die Wortleitung WL1, die Bitleitung BL1 und die erste Auswahlsignalleitung
sel11 oder die zweite Auswahlsignalleitung sel12 auf einen hohen
Logikpegel und die anderen Bitleitungen BL2 bis BLj sowie die anderen
Auswahlsignalleitungen sel12, ..., selj1, selj2 oder die anderen
Auswahlsignalleitungen sel11, sel21, sel22, ..., selj1, selj2 verbleiben
auf einem niedrigen Logikpegel. Deshalb wird der NMOS-Transistor
N1 leitend geschaltet und Ladung auf der Bitleitung BL1 wird zur Massespannungsleitung
abgeleitet. Daraus resultiert ein niedriger Logikpegel auf der Bitleitung
BL1. Wird das Spaltenauswahlsignal Y1 erzeugt, dann wird der niedrige
Logikpegel auf der Bitleitung BL1 über das Datenübertragungsgatter 36 ausgegeben.
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Wird
während
eines anderen Lesevorgangs durch Aktivierung der ersten Auswahlsignalleitung selj1
auf den NMOS-Transistor N2 zugegriffen, dann wechseln die Wortleitung
WL1, die Bitleitung BLj und die erste Auswahlsignalleitung selj1
auf einen hohen Logikpegel und die anderen Bitleitungen BL21 bis BL(j-1)
und die anderen Auswahlsignalleitungen sel11, sel12, ..., selj2
verbleiben auf einem niedrigen Logikpegel. In dieser Situation wird
der NMOS-Transistor N2 sperrend geschaltet und die Bitleitung BLj verbleibt
auf dem hohen Logikpegel, weil eine Spannungsdifferenz zwischen
dem Drainanschluss und dem Source anschluss des NMOS-Transistors
N2 kleiner als eine Schwellwertspannung des NMOS-Transistors N2
ist. Deshalb wird, wenn das Spaltenauswahlsignal Y1 erzeugt wird,
der hohe Logikpegel auf der Bitleitung BLj über das Datenübertragungsgatter 36 ausgegeben.
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Wird
durch Aktivierung der zweiten Auswahlsignalleitung selj2 auf den
gleichen NMOS-Transistor N2 zugegriffen, dann wechseln die Wortleitung
WL1, die Bitleitung BLj und die zweite Auswahlsignalleitung selj2
auf einen hohen Logikpegel und die anderen Auswahlsignalleitungen
sel11, sel12, ..., selj1 verbleiben auf dem niedrigen Logikpegel.
Deshalb wird der NMOS-Transistor N2 leitend geschaltet und Ladung
auf der Bitleitung BLj wird zur ersten Auswahlsignalleitung selj1
abgeleitet, so dass die Bitleitung BLj einen niedrigen Logikpegel
annimmt. Hierbei wird der niedrige Logikpegel auf der Bitleitung
BLj über
das Datenübertragungsgatter 36 ausgegeben, wenn
das Spaltenauswahlsignal Yj erzeugt wird.
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Wird
während
eines anderen Lesevorgangs durch Aktivierung der ersten Auswahlsignalleitung sel11
auf den NMOS-Transistor N3 zugegriffen, dann wechseln die Wortleitung
WL2, die Bitleitung BL1 und die erste Auswahlsignalleitung sel11
auf einen hohen Logikpegel und die anderen Auswahlsignalleitungen sel12,
..., selj2 verbleiben auf einem niedrigen Logikpegel. Deshalb wird
der NMOS-Transistor N3 leitend geschaltet und Ladung auf der Bitleitung
BL1 wird zur zweiten Auswahlsignalleitung sel12 abgeleitet, so dass
die Bitleitung BL1 einen niedrigen Logikpegel annimmt. Der niedrige
Logikpegel auf der Bitleitung BL1 wird über das Datenübertragungsgatter 36 ausgegeben,
wenn das Spaltenauswahlsignal Y1 erzeugt wird.
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Wird
durch Aktivierung der zweiten Auswahlsignalleitung sel12 auf den
gleichen NMOS-Transistor N3 zugegriffen, dann wechseln die Wortleitung WL2,
die Bitleitung BL1 und die zweite Auswahlsignalleitung sel12 auf
einen hohen Logikpegel und die anderen Auswahlsignalleitungen sel11,
sel12, ..., selj1, selj2 verbleiben auf dem niedrigen Logikpegel. Da
eine Spannungsdifferenz zwischen dem Drainanschluss und dem Sourceanschluss
des NMOS-Transistors N3 dann kleiner als eine Schwellwertspannung
des NMOS-Transistors N3 ist, wird der NMOS-Transistor N3 sperrend geschaltet und
die Bitleitung BL1 verbleibt auf dem hohen Logikpegel. Der hohe
Logikpegel auf der Bitleitung BL1 wird über das Datenübertragungsgatter 36 ausgegeben,
wenn das Spaltenauswahlsignal Y1 erzeugt wird.
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Wird
während
eines anderen Lesevorgangs durch Aktivierung der ersten Auswahlsignalleitung selj1
oder der zweiten Auswahlsignalleitung selj2 auf den NMOS-Transistor
N4 zugegriffen, dann wechseln die Wortleitung WL2, die Bitleitung
BLj und die erste Auswahlsignalleitung selj1 oder die zweite Auswahlsignalleitung
selj2 auf einen hohen Logikpegel und die anderen Auswahlsignalleitungen
sel11, sel12, ..., selj2 oder die anderen Auswahlsignalleitungen
sel11, sel12, ..., selj1 verbleiben auf einem niedrigen Logikpegel.
Da keine Verbindung zum Sourceanschluss des NMOS-Transistors N4
besteht, verbleibt die Bitleitung BLj auf dem hohen Logikpegel. Deshalb
wird der hohe Logikpegel auf der Bitleitung BLj über das Datenübertragungsgatter 36 ausgegeben,
wenn das Spaltenauswahlsignal Yj erzeugt wird.
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Durch
das in 3 dargestellte erfindungsgemäße Ausführungsbeispiel können Leckströme reduziert
werden, da die Wortleitungen, die Bitleitungen und die ersten und
zweiten Auswahlsignalleitungen vor einem Lesevorgang auf Masse gelegt
werden. Zudem weist die Erfindung den Vorteil auf, dass in einer
ROM-Speicherzelle mindestens zwei Datenbits gespeichert werden können.
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Außerdem ist
am dargestellten Ausführungsbeispiel
der erfindungsgemäße Vorteil
ersichtlich, dass die parasitäre
Kapazität
der einzelnen Bitleitungen praktisch gleich ist und ungefähr einem
Wert von N/2 × (Drain kapazität eines
NMOS-Transistors + α)
+ Bitleitungskapazität
entspricht, wobei α eine
durch eine vergrößerte Drainfläche des
NMOS-Transistors verursachte, vergrößerte Drainkapazität bezeichnet. Das
bedeutet, dass ein NMOS-Transistor des erfindungsgemäßen ROM-Bausteins
eine etwa halb so große
Drainkapazität
aufweist wie der NMOS-Transistor in den herkömmlichen ROM-Bausteinen. Entsprechend
sind die parasitären
Kapazitäten
der einzelnen Bitleitungen BL1 bis BLj im wesentlichen gleich und
der Unterschied zwischen den parasitären Kapazitäten ist ungefähr null.
Zudem ist beim erfindungsgemäßen ROM-Baustein
keine zusätzliche Schaltung
zum Kompensieren der parasitären
Kapazitäten
erforderlich.
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Aus
diesen Gründen
treten die Probleme der herkömmlichen
ROM-Bausteine, wie
Vergrößerung der
Layoutfläche,
vergrößerter Energieverbrauch und
verringerte Betriebsgeschwindigkeit, nicht auf.
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Die 4A bis 4D zeigen
ein Layoutdiagramm einer mit einem Datenwert „00" programmierten erfindungsgemäßen ROM-Speicherzelle.
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Wie
aus 4A ersichtlich ist, ist ein aktiver Bereich 40 diagonal
ausgeführt
und ein Gatebereich 42 ist so ausgeformt, dass er den aktiven
Bereich 40 kreuzt. Ein Drainbereich 40a und ein
Sourcebereich 40b sind im aktiven Bereich 40 auf
beiden Seiten des Gatebereichs 42 ausgebildet. Wie aus 4B ersichtlich
ist, sind ein Kontakt 44a und ein Kontakt 44b im
Drainbereich 40a und im Sourcebereich 40b ausgebildet.
Eine als Bitleitung wirkende Metall-I-Leitung 46a ist am
Kontakt 44a ausgebildet und erstreckt sich in Längsrichtung über den
Gatebereich 42 und den Drainbereich 40a und der
Drainbereich 40a und die Metall-I-Leitung 46b sind über den
Kontakt 44a elektrisch verbunden. Eine Metall-I-Leitung 46b ist über dem
Kontakt 44b ausgebildet und der Sourcebereich 40b und
die Metall-I-Leitung 46b sind elektrisch über den
Kontakt 44b verbunden.
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Wie
aus 4C ersichtlich ist, ist ein Ebene-I-Durchkontakt 48 auf
der Metall-I-Leitung 46b ausgebildet. Eine als Massespannungsleitung
wirkende Metall-II-Leitung 50 ist im Ebene-I-Durchkontakt 48 und über dem
Drainbereich 40a und dem Sourcebereich 40b ausgebildet,
durch sie elektrisch mit der Metall-I-Leitung 46b verbunden
ist. Wie aus 4D ersichtlich ist, ist eine
als zweite Auswahlsignalleitung wirkende Metall-III-Leitung 52a über dem Drainbereich 40a ausgebildet
und erstreckt sich in Längsrichtung.
Eine als erste Auswahlsignalleitung wirkende Metall-III-Leitung 52b ist über dem
Sourcebereich 40b ausgebildet und erstreckt sich in Längsrichtung.
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Deshalb
ist der Sourcebereich 40b mit der Massespannung über die
Metall-I-Leitung 46b und die Metall-II-Leitung 50 verbunden.
Die als erste bzw. zweite Auswahlsignalleitung wirkenden Metall-III-Leitungen 52b, 52a sind
hingegen nicht mit dem Sourcebereich 40b verbunden.
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Die 5A bis 5D zeigen
ein Layoutdiagramm einer mit einem Datenwert „10" programmierten erfindungsgemäßen ROM-Speicherzelle. Gleiche
Bezugszeichen bezeichnen in den 5A bis 5D die
gleichen Elemente wie in den 4A bis 4D.
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Die 5A und 5B entsprechen
den 4A bzw. 4B. Daher
kann auf die Beschreibung der 4A und 4B verwiesen
werden. Wie aus 5C ersichtlich ist, ist ein
Ebene-I-Durchkontakt 48 auf der Metall-I-Leitung 46b ausgebildet.
Eine als Massespannungsleitung wirkende Metall-II-Leitung 50a ist über dem
Drainbereich 40a ausgebildet und erstreckt sich in Querrichtung.
Eine Metall-II-Leitung 50b ist im Ebene-I-Durchkontakt 48 gebildet, wodurch
die Metall-I-Leitung 46b elektrisch kontaktiert wird. Die
Metall-II-Leitungen 50a und 50b sind nicht miteinander
verbunden.
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Wie
aus 5D ersichtlich ist, ist ein Ebene-II-Durchkontakt 54 auf
der Metall-II-Leitung 50b ausgebildet. Eine als erste Auswahlsignalleitung
wirkende Metall-III-Leitung 52b ist auf dem Ebene-II-Durchkontakt 54 ausgebildet
und erstreckt sich in Querrichtung, wodurch die Metall-II-Leitung 50b elektrisch
kontaktiert wird. Eine als zweite Auswahlsignalleitung wirkende
Metall-III-Leitung 52a überlappt mit
der Metall-I-Leitung 46a. Das bedeutet, dass die Metall-III-Leitung 52a an
der gleichen Position und in die gleiche Richtung ausgebildet ist
wie die Metall-I-Leitung 46a. Deshalb ist der Sourcebereich 40b durch
die Metall-I-Leitung 46b, durch die Metall-II-Leitung 50b und
durch die Metall-III-Leitung 52b elektrisch mit der ersten
Auswahlsignalleitung verbunden.
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Die 6A bis 6D zeigen
ein Layoutdiagramm einer mit einem Datenwert „01" programmierten erfindungsgemäßen ROM-Speicherzelle. Gleiche
Bezugszeichen bezeichnen in den 6A bis 6D die
gleichen Elemente wie in den 5A bis 5D.
Die 6A bis 6C entsprechen
den 5A bis 5C. Daher
kann für
diese auf die Beschreibung der 5A bis 5C verwiesen
werden.
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Wie
aus 6D ersichtlich ist, ist ein Ebene-II-Durchkontakt 56 auf
der Metall-II-Leitung 50b ausgebildet und eine als zweite
Auswahlsignalleitung wirkende Metall-III-Leitung 52a ist
auf dem Ebene-II-Durchkontakt 56 ausgebildet und erstreckt
sich in Querrichtung, wodurch die Metall-II-Leitung 50b und die Metall-III-Leitung 52a miteinander
verbunden sind. Die als erste Auswahlsignalleitung wirkende Metall-III-Leitung 52b überlappt
mit der Metall-I-Leitung 46b. Der Sourcebereich 40b ist
durch die Metall-I-Leitung 46b, durch die Metall-II-Leitung 50b und durch
die Metall-III-Leitung 52a elektrisch mit der zweiten Auswahlsignalleitung
verbunden.
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Die 7A bis 7D zeigen
ein Layoutdiagramm einer mit einem Datenwert „11" programmierten erfindungsgemäßen ROM-Speicherzelle.
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Gleiche
Bezugszeichen bezeichnen in den 7A bis 7D die
gleichen Elemente wie in den 6A bis 6D.
Die 7A bis 7C entsprechen
den 6A bis 6C. Daher
kann für
diese auf die Beschreibung der 6A bis 6C verwiesen
werden.
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Wie
aus 7D ersichtlich ist, überlappt die als zweite Auswahlsignalleitung
wirkende Metall-III-Leitung 52a mit der Metall-I-Leitung 46a.
Das bedeutet, dass die Metall-III-Leitung 52a an der gleichen
Position und in die gleiche Richtung ausgebildet ist wie die Metall-I-Leitung 46a.
Die als erste Auswahlsignalleitung wirkende Metall-III-Leitung 52b überlappt
mit der Metall-I-Leitung 46b. Das bedeutet, dass die Metall-III-Leitung 52b an
der gleichen Position und in die gleiche Richtung ausgebildet ist
wie die Metall-I-Leitung 46b.
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Wie
oben ausgeführt
ist, hat die erfindungsgemäße ROM-Speicherzelle
einen aktiven Bereich und einen Gatebereich, die diagonal angeordnet
sind und sich kreuzen, so dass die erste und die zweite Auswahlsignalleitung,
die Bitleitung und die Massespannungsleitung effektiv angeordnet
werden können,
um die Layoutgröße zu reduzieren.
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Weil
die als Bitleitung wirkende Metallleitung die unterste Metallleitung
ist, d.h. die Metallleitung ist unterhalb der Massespannungsleitung
und der Auswahlsignalleitungen angeordnet, kann die parasitäre Kapazität der Bitleitung
reduziert werden.
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Da
die erfindungsgemäßen ROM-Speicherzellen
unter Verwendung der Rückend-Schicht
programmiert werden, ist es einfacher, Daten zu korrigieren. Zudem
nimmt der Integrationsgrad des ROM-Bausteins nicht ab, auch wenn
die Programmierung über
die Rückend-Schicht
eine Erhöhung des
Integrationsgrades verhindert, da zwei Datenbits in einer Speicherzelle
gespeichert werden können.
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Der
erfindungsgemäße ROM-Baustein
umfasst im gezeigten Beispiel zwei Auswahlsignalleitungen und programmiert
zwei Datenbits in einer ROM-Speicherzelle, ist aber nicht darauf
beschränkt. Der
erfindungsgemäße ROM-Baustein
kann vielmehr auch eine andere Anzahl n von Signalleitungen mit
n = 4, 8, ..., umfassen und n Datenbits in einer Speicherzelle programmieren.