JPH0636197B2

JPH0636197B2 - マイクロコンピユ−タ

Info

Publication number: JPH0636197B2
Application number: JP8880986A
Authority: JP
Inventors: 幸男前橋; 渉岡本; 英樹坂本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1986-04-16
Filing date: 1986-04-16
Publication date: 1994-05-11
Anticipated expiration: 2009-05-11
Also published as: JPS62243056A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はプログラマブル・リード・オンリー・メモリ(P
ROM)とマイクロプロセッサとを結合したマイクロコンピ
ュータに関し、とくにPROMとマイクロプロセッサとを単
一半導体基板上に集積化したシングルチップマイクロコ
ンピュータに関する。

〔従来の技術〕

近年、集積回路製造技術の進歩に伴い単一半導体基板上
に集積化可能な回路の数が増え、非常に高度のシングル
チップマイクロコンピュータが実用化されている。シン
グルチップマイクロコンピュータは通常読出し専用メモ
リ(ROM)と読出し書込み可能メモリ(RAM)とをメモリとし
て有し、これらを使って中央処理ユニット(CPU)が各種
プログラムを実行するように構成されている。ここで、
ＲＯＭは一旦書き込まれた内容を変更することはできな
いが、電源が切れてもその内容は消滅しない。一方ＲＡ
Ｍは内容の変更はできるが、電源が切れるとその内容は
すべて消滅してしまう。従って、ユーザプログラムや定
数データのように予め決められている情報はＲＯＭに書
いておき、変数のように内容変更を伴う情報はＲＡＭに
書込むのが普通である。

しかるに、定数データであっても個々のシステムに対し
最適な値を設定した場合や、ユーザプログラムに依存し
て変更の可能性のある情報を取り扱う場合には、内容の
変更が可能で、かつ電源が切れても内容の保存が可能な
メモリが要求される。このため、不揮発性機能をもつPR
OMがマイクロコンピュータとともに用いられ、しかもマ
イクロコンピュータと同一半導体チップ上に形成された
ものもある。

半導体チップ上にPROMを有するシングルチップマイクロ
コンピュータにおいては、PROMはＣＰＵによって制御さ
れている。しかしながらPROMはＲＡＭと同じ様には高速
に制御することはできない。ある種のPROMはトンネリン
グ効果によってフローティングゲート電極に電荷を注入
することによってデータの書込みを行なわなければなら
ないので、高電圧を長時間（50mS）印加する必要があ
る。

〔発明が解決しようとする問題点〕

上述した従来のPROM内蔵シングルチップマイクロコンピ
ュータにおいては、内蔵PROMの制御を同一チップ上のＣ
ＰＵが行なうことができるという利点をもつ反面、ＣＰ
Ｕのデータ処理効率が大幅に低下するという欠点があっ
た。例えば、PROMへのデータ書き込みを例にとると、一
回の書込み時間に約50mSもの長時間が要求される。従っ
て、ＣＰＵが一命令を実行するのに要求する時間を１μ
ｓとすると、50,000命令もの処理が書き込み中に実行可
能であることになる。従って、ＣＰＵの処理効率を向上
せしめるためには、PROMへの書込み時間を短縮しなけれ
ばならない。従来、PROMの書込み時間を短縮するための
手段としてPROM書込み器を用いることが提案されてい
る。しかしながら、この提案によれば、PROMライターを
チップに外付けしなければならないのでハードウェアが
増加し、かつＣＰＵの制御も複雑になるという欠点があ
る。しかも、PROMライターによる書込み期間中はマイク
ロコンピュータは処理を中断しなければならないので、
ＣＰＵ処理効率の著しい改善は期待できない。

さらに、メモリ技術の分野ではPROMライターにベリファ
イ機能をもたせて書込時間を短縮させることが提案され
ている。これは１回のデータ書込みに数10mSもの長い時
間をかけるのではなく、数mSで一旦書込みを中断し、実
際に書込まれたデータをPROMチップの外に読み出すもの
である。読み出されたデータはチップ外で正しいデータ
と比較される。その結果、両者が一致していれば、書込
みが完了したものとして次のデータの書込みに移る。し
かし、不一致の場合、再度数mSの同様の書込みを行な
う。そして、外部でチェックする。この操作を両者が一
致するまで繰り返す。かくして、最小の時間で書込みが
行なわれる。

しかし、この操作はPROMチップの外にベリファイ機能を
有する高価なPROMライターが必要である。従って、この
技術をシングルチップマイクロコンピュータに適用する
と非常に多くの外部端子数が必要となり、かつPROMライ
ターを外付けできるように設計しなければならない。し
かも、やはりPROM書込み期間中は、ＣＰＵは処理をホー
ルドしなければならないため、実質的なＣＰＵ処理効率
の改善は何ら得られないわけである。従って近い従来実
用化が普及するであろうＩＣカードの如く、非常に小型
で軽量のパッケージに対して従来のシングルチップマイ
クロコンピュータは適合しにくい多くの欠点を有してい
る。

本願はPROMを有するシングルチップマイクロコンピュー
タにおいて、ＣＰＵの処理効率を実質的に向上する手段
を提供することを目的とするものである。

また、本願はPROMの種類に依存されることなく、あらゆ
るPROMに対してデータ書込み効率とＣＰＵの処理効率と
をともに向上できるシングルチップマイクロコンピュー
タを提供することを目的とするものである。

〔問題点を解決するための手段〕

本発明のシングルチップマイクロコンピュータは、電気
的にデータの書き込みが可能な不揮発性メモリと、プロ
グラムをストアするプログラムメモリと、このプログラ
ムメモリをアクセスして命令を読み出すためのプログラ
ムカウンタと、読み出された命令を実行し、前記不揮発
性メモリに対しデータ書き込みアドレスと書き込むべき
データとを有するデータ書き込み要求を実行する中央処
理ユニットと、前記データ書き込み要求に応答して前記
中央処理ユニットの代わりに前記データ書き込みアドレ
スおよび前記書き込むべきデータを用いて前記不揮発性
メモリに対しデータ書き込みを実行する書き込み回路
と、前記書き込み回路がデータ書き込みを実行する書き
込み回路と、前記書き込み回路がデータ書き込みの実行
を開始してから一定時間経過した後に前記書き込み回路
にデータ書き込みを中断させるとともに特殊割り込み信
号を前記中央処理ユニットに発行する書き込み制御手段
とを有し、前記中央処理ユニットは、前記特殊割り込み
信号に応答して、命令の実行を中断し、そのときの前記
プログラムカウンタの内容を退避せずにそのままの状態
を保持したまま、所定のマイクロプログラムを起動して
実行し、当該所定のマイクロプログラムの実行により、
前記不揮発メモリに対し前記書き込みアドレスを用いた
データリードが実行されて前記不揮発メモリからデータ
が読み出され、当該読み出されたデータが前記書き込む
べきデータと一致するか否かの判定が実行されて不一致
のときは前記書き込み回路にデータ書き込みが再実行さ
れることを特徴とする。

〔従来技術の具体的な説明〕

第２図にPROM内蔵シングルチップマイクロコンピュータ
の基本ブロック図を示し、以下その動作を説明する。ま
ず、チップの構成について説明する。プログラムカウン
タ１はアドレスを発生するアドレスポインタとして用い
られ、ＲＯＭ２は固定情報（例えばユーザプログラム）
がマスクを用いて書込まれている読出し専用メモリであ
る。

ＲＯＭ２はプログラムカウンタ１から発生されたアドレ
スによってアクセスされ、命令コード（あるいはデー
タ）がデータバス３を介して命令レジスタ４にフェッチ
される。フェッチされた命令コードは命令デコーダ５で
解読され、ＣＰＵの動作を制御する各種制御信号が作り
出される。データバス３にはテンポラリレジスタ７およ
び８が接続され、それらの出力は算術論理演算ユニット
(ALU)６へ入力される。算術論理演算ユニット６はテン
ポラリレジスタ７，８（一方をアキュムレータと呼ぶこ
ともある）にロードされたデータに対し指定された算術
論理演算を行い結果をデータバス３へ出力する。ＲＡＭ
９は汎用レジスタ群１２およびその他の処理データ格納
レジスタを含み、アドレスバス１０上のアドレスによっ
て指定された領域に格納されているデータをデータバス
３へ出力したり、データバス３上のデータをアドレスバ
ス１０上のアドレスで指定される領域に格納する。以上
が、いわゆるマイクロコンピュータを構成するハードウ
ェア回路（なお、Ｉ／Ｏポートは省略）である。本発明
が対象とする従来のシングルチップマイクロコンピュー
タはチップ上にさらにPROMブロック１１を有している。
PROMブロック１１はアドレス１０上のアドレスで指定さ
れる領域にデータバス３上のデータを書込んだりあるい
はそこからデータを読み出す。一般に、プログラムカウ
ンタ１命令レジスタ４，デコーダ／制御部５，テンポラ
リレジスタ７および８，汎用レジスタ群１２，算術論理
演算ユニット６を含めてＣＰＵと称している。

次に作動の説明を行う。

第２図に示したPROM内蔵シングルチップマイクロコンピ
ュータはプログラムカンウンタ１で指定されるアドレス
の命令コードをＲＯＭ２から読み出し、データバス３を
介して命令レジスタ４に格納する。命令レジスタ４に格
納された命令コードは命令デコーダ５で解読され各種制
御信号が発生される。例えば、汎用レジスタに格納され
ているデータの二項演算が指示された場合、汎用レジス
タの内容をＲＡＭ９から読み出し、テンポラリレジスタ
７および８に夫々格納する。次にＡＬＵ６で指定された
演算を行ない結果をデータバス３を介して、デスティネ
ーションで指定された汎用レジスタの中に書き込み。こ
れは通常のＣＰＵ動作として周知である。

次にＣＰＵがPROMブロック１１をアクセスする場合につ
いて、PROMブロック１１の構成を示した第３図を用いて
以下に説明する。

PROMブロック１１は命令デコーダ５からのライト信号３
３に従って書込み電圧３４とともに、ロウアクティブな
ライトストローブ信号３５をPROMアレイ３２に供給する
書込制御回路３１とPROMアレイ３２とを有する。PROMア
レイ３２はリードストローブ信号３６に応答してリード
モードとなり、ライトストローブ信号３５に応答してラ
イトモードになる。

（PROMブロック１１へのデータライト動作） PROMブロック１１へのライト命令コードはＲＯＭ２に記
録されており、ライト動作時に読み出されて命令レジス
タ４に格納される。命令デコーダ５はこれをデコードし
てライト動作に必要な制御信号を発生する。すなわち、
命令デコーダ５はアドレスバス１０およびデータバス３
にアドレスとデータとを夫々出力する制御信号を出した
後、ライト信号３３を書込み制御回路３１に送る。この
結果、書込み電圧３４とライトストローブ信号３５とが
PROMアレイ３２に印加される。書込みに必要な時間が経
過するまでこの状態が保たれる。この間ＣＰＵは上記の
動作を繰り返すロープ処理を実行している。なお、この
処理はマイクロプログラムで制御することができる。所
定時間経過後、命令デコーダ５はライト信号３３を止め
る。これに伴ってライト電圧３４およびライトストロー
ブ信号３５の供給が中止され、ライト動作が終了する。
ライト動作終了後、ＣＰＵは次の命令の実行に移る。

以上説明したようにPROM３２へのデータライト期間中
は、ＣＰＵはデータライトに必要な処理（前述したルー
プ処理）を実行しているため、他の命令は何も実行でき
ず、その間処理効率が大幅に低下していた。しかも一回
の書込み処理には数10mSの長い時間が必要であるから、
その間の処理効率の低下は必要に大きな性能ダウンをも
たらすことが理解できるであろう。

（PROMブロック１１へのデータリード動作） PROMブロック１１からのデータリードはＲＯＭ２に記録
されているリード命令コードで制御される。ＣＰＵはリ
ード命令コードを読み出し、命令レジスタ４に一旦これ
を格納する。その後命令デコーダ５によって命令コード
をデコードし、必要な制御信号が発生される。すなわ
ち、命令デコーダ５はアドレスバス１０にアドレスを出
力する制御信号を発生した後、リードストローブ信号３
６をPROMアレイ３２に与える。これにより、指定された
アドレスのデータがデータバス３に読み出される。所定
の期間が経過するとリードストローブ信号３６を切って
リード動作を終了する。

以上のように、従来のPROM内蔵シングルチップマイクロ
コンピュータはデータの書込期間および消去期間中はＣ
ＰＵは何ら他の処理を並列して実行することができず、
ＣＰＵの処理効率がPROMへのデータの書込みによって著
しく低下するという欠点がある。さらに、PROMへのデー
タ書込み効率を上げるためには、チップに付加されるべ
き外付回路が複雑かつ大規模となり、加えてチップの設
計も非常に煩雑になるという欠点がある。しかも、たと
えば外付回路を付加したとしても、PROMへのデータ書
込，消去中はやはり、ＣＰＵの処理をホールドしなけれ
ばならないため、ＣＰＵの処理効率の実質的な改善とは
ならないことが理解できるであろう。

次にＣＰＵの処理効率を改善したシングルチップマイク
ロコンピュータの例を説明する。これはＣＰＵを変更す
ることなくPROMブロックのみを改良した例である。第１
図に改良されたPROMブロック４１の構成ブロック図を示
す。

本実施例のPROMブロック４０において、PROMアレイ３２
以外にバスインターフェイス回路４１，アドレスバッフ
ァ４２，データバッファ４３およびライトコントロール
回路４４が設けられている。なお、PROMアレイ３２の構
成は従来と同じでよい。

バスインターフェイス回路４１はアドレスバス１０とデ
ータバス３とに接続され、ライト信号４５とリード信号
４６とに応答してアドレスラッチ信号４７およびデータ
ラッチ信号４８を必要に応じて発生する。バスインター
フェイス回路４１とPROMアレイ３２の間にはアドレスバ
ッファ４２とデータバッファ４３とが設けられており、
これらはアドレスラッチ信号４２およびデータラッチ信
号４８に応答してアドレス，データを夫々ラッチする。
さらに、ウェイト信号４９をＣＰＵに送る機能とライト
スタート信号５０とリードストローブ信号５１とを発生
する機能とを有している。ライトスタート信号５０に応
答してライトコントロール回路４４はライト動作を開始
する。ライトコントロール回路４４はライト動作中ライ
トアクノリッジ信号５２をバスインターフェイス回路４
１に送りライト中であることを知らせる。さらに、ライ
ト時、ライトストローブ信号５３およびライト電圧５４
をPROMアレイ３２に印加する。これに対してリードスト
ローブ信号５１はデータリード動作時にバスインタフェ
イス回路４１からPROMアレイ３２に送られる。

次に、第１図のPROMブロック４０の動作を説明する。初
期状態およびPROMアクセス以外の状態ではPROMブロック
４０は非動作状態である。従って、この状態ではＣＰＵ
からはライト信号４５もリード信号４６も発生されな
い。すなわちアドレスバス１０およびデータバス３とPR
OMブロック４０とはバスインタフェイス回路４０により
電気的に分離されている。さらにアドレスラッチ信号４
７とデータラッチ信号４８とはともに非アクティブであ
るから、アドレスバッファ４２およびデータバッファ４
３は夫々以前のデータを保持したままである。ライトコ
ントロール回路４４は書込電圧５４をロウレベルに保
ち、かつライトストローブ信号５３を非アクティブにし
ている。

上記状態においてPROMブロック４０に対しデータライト
が指示された場合を説明する。この時はまずライト命令
コードがＲＯＭ２から読み出され、命令ジレスタ４に、
格納される。この命令コードはデコーダ５で解読され、
それに対応したマイクロプログラムが選択される。この
マイクロプログラムによって、まずデータバス３とアド
レスバス１０に各々書込まれるべきデータおよびそのア
ドレスが転送される。その後ライト信号３５がPROMブロ
ック４０に供給される。これに応答してバスインターフ
ェイス回路４１はアドレスバス１０上のアドレスをデコ
ードして、それがPROMアレイ３２をアクセスするもので
あることを確認した後、アドレスラッチ信号４７および
データラッチ信号４８を発生する。これによってアドレ
スバス１０およびデータバス３上のデータは夫々アドレ
スバッファ４２およびデータバッファ４３に夫々ラッチ
される。しかる後、アドレスバス１０およびデータバス
３をPROMブロック４０から電気的に切り離す。この結
果、ＣＰＵとPROMブロック４０とは電気的に切り離され
た状態となる。従って、PROMブロック４０はＣＰＵから
独立してデータ書込み処理を実行する。一方、ＣＰＵは
データ書込み以外の処理を独立に実行することができ
る。

この状態で、PROMブロック４０内のバスインターフェイ
ス回路４１はライトコントロール回路４４にライトスタ
ート信号５０を与える。ライトコントロール回路４４は
このスタート信号５０に応答して書込みに必要なライト
電圧（プログラム電圧）５４およびライト（プログラ
ム）ストローブ信号５３をPROMアレイ３２に印加する。
この結果、アドレスバッファ（アドレスラッチ）４２に
ラッチされているアドレスで指定された領域にデータバ
ッファ（データラッチ）４３にラッチされているデータ
が書込まれる。書込みはビット単位のシリアル書込みで
も、あるいはバイト（ワード）単位のパラレル書込みで
もよい。ライトコントロール回路４４はこの書込み期間
ライトアクノリッジ信号５２をバスインターフェイス回
路４１に送り、書込み中であることを知らせる。書込み
に必要な所定期間経過後、ライトコントロール回路はラ
イトアクノリッジ信号５２を止めるとともに、ライト電
圧５４およびライトストローブ信号５３の印加を止め
る。かくして、PROMアレイ３２へのデータライト動作が
終了する。

一方、この期間ＣＰＵはPROMブロックへのデータ書込み
処理から解放されているので、ＣＰＵはライト信号４５
を出力した後は、直ちに次の命令を実行することができ
る。従って、数10mSもの書込期間中にＣＰＵは別の処理
を並列に実行できるわけである。この結果、ＣＰＵの処
理効率を大幅に向上することができる。しかしながら、
ＣＰＵがこのように独立に別の処理を行なう場合、その
処理の実行によってPROMへの書込みが必要なデータを作
成したり、あるいはそのようなデータを取り扱う場合が
ありうる。本願はかかる場合の対策として次のような手
段を設けている。

上記の場合、ＣＰＵはマイクロプログラム制御に基いて
ライト信号４５を発生する。前述したようにＣＰＵはラ
イト信号４５を発生すると次の処理に移ることができる
が、実際はPROMブロック４０とＣＰＵとが電気的に切り
離されているため、ＣＰＵからデータバス３上に送った
データはPROMブロック４０には入力されない。従って、
データの書込みが実質的に行なわれないことになる。こ
れを避けるために、バスインターフェイス回路４１はラ
イト信号４５を実信すると、ライトコントロール回路４
４からライトアクノリッジ信号５２が出力されているか
否かを判定する。書込み中であればこのアクノリッジ信
号５２が出力されているため、バスインターフェイス回
路４１はＣＰＵに対してウェイト信号４９を直ちに発生
する。ＣＰＵはライト信号４５を送った後このウェイト
信号４９が返信されると、ウェイト状態に入りアドレス
バス１０およびデータバス３上にのせたデータをそのま
ま保存するように働く。PROMアレイ３２へのデータ書込
みが終了するとライトアクノリッジ信号５２が非アクテ
ィブになるので、バスインターフェイス回路４１はアド
レスバス１０およびデータバス３とPROMブロック１２０
とを電気的に結合して、アドレスラッチ信号４７および
データラッチ信号４８を発生してアドレスバスおよびデ
ータバスに保持されているアドレスおよびデータをアド
レスバッファ４２およびデータバッファ４３に夫々格納
する。しかる後、アドレスバス１０とデータバス３とを
PROMブロック１２０から切り離し、ライトスタート信号
５０を出力してライトコントロール回路４４にPROMアレ
イ３２のデータ書込みを指示するとともにウェイト信号
４９を切る。ＣＰＵはこのウェイト信号４９が非アクテ
ィブになるとウェイト状態を解除して次の命令の実行に
移る。かくして、書き込まれるべきデータの消失を防止
することができる。

次にPROMアレイ３２からのデータリード動作について説
明する。

リード命令コードはＲＯＭ２の中に予め記憶されてお
り、必要に応じて読み出される。命令レジスタ４にこの
リード命令コードがフェッチされると、デコーダ／制御
部５はそれに対応したマイクロプログラムの実行を指示
する。まず、マイクロプログラムに基いて読み出すべき
データが格納されているPROMアレイ３２のアドレスがア
ドレスバス１０に出力される。さらにリード信号４６が
バスインターフェイス回路に供給される。バスインター
フェイス回路４１はアドレスバス１０上のアドレスをデ
コードしてPROMアレイ３２へのアクセスであることを確
認すると、ライトアクノリッジ信号５２をチェックす
る。ライトアクノリッジ信号５２が非アクティブであれ
ば、アドレスバス１０とデータバス３とをPROMブロック
に結合し、アドレスラッチ信号４７を出力してアドレス
バス１０上のアドレスをアドレスバッファ４２にラッチ
する。その後リードストローブ信号５１をアクティブに
し、PROMアレイ３２からデータを読み出す。読み出され
たデータはデータラッチ信号４８に応答してデータバッ
ファ４８に一旦格納され、その後データバス３に転送さ
れる。その結果、ＣＰＵはデータバス３に出力されたデ
ータを受信することができる。バスインターフェイス回
路４１はアドレスバス１０とデータバス３とをPROMブロ
ック４０から切り離し、リード動作を終了する。

次に、PROMブロック４０がデータライト動作中にＣＰＵ
からデータリードを要求する場合について説明する。

ＣＰＵはマイクロプログラムに従ってアドレスをアドレ
スバス１０に出力した後リード信号４６をバスインター
フェイス回路４１に供給する。バスインターフェイス回
路４１はアドレスバス１０上のアドレスをデコードし
て、PROMアレイ３２へのアクセスであることを確認する
と、ライトアクノリッジ信号５２をチェックする。この
時アクノリッジ信号５２はアクティブであるからウェイ
ト信号４９をＣＰＵに送る。ＣＰＵはウェイト信号４９
に応答してアドレスバス１０にアドレスを出力したまま
動作を停止する。ライト動作が終了すると、ライトコン
トロール回路４４はライトアクノリッジ信号５２を非ア
クティブにしてPROMアレイ３２へのリードアクセスが可
能であることをバスインターフェイス回路４１に知らせ
る。この結果、バスインターフェイス回路４１はアドレ
スバス１０とデータバス３とをPROMブロック１２０に接
続しアドレスラッチ信号４７を発生してアドレスバッフ
ァ４２にアドレスをラッチした後、リードストローブ信
号５１をアクティブにする。これによってPROMアレイ３
２から読み出されたデータがデータラッチ信号４８によ
ってデータバッファ４３に入力され、それを介してデー
タバス３に転送される。バスインターフェイス回路４１
はその後ウェイト信号４９を非アクティブにしてＣＰＵ
にリード可能状態を知らせる。ＣＰＵがデータバス３上
のデータを引きとった後、バスインターフェイス回路４
１はアドレスバス１０とデータバス３とをPROMブロック
１２０から切り離す。かくして、PROMブロック４０がデ
ータライト中にＣＰＵからリード信号が発生されても、
正しいデータをＣＰＵに転送することができる。

次に、第１図のバスインターフェイス回路４１の詳細を
第４図を用いて説明する。バスインターフェイス回路４
１はアドレスデコーダ５６とバス制御回路５７とを含ん
でいる。アドレスデコーダ５６はアドレスバス１０上の
アドレスをデコードして、これが実際にPROMアレイ３２
内のアドレスであるか否をチェックする機能を有してお
り、PROM内のアドレスである時PROMアレイ３２をアクセ
スするアクセス信号５５をアクティブにする。バス制御
回路５７はアクセス信号５５に応答してゲートを開きア
ドレスバス１０およびデータバス３上のデータをアドレ
スバッファ４２およびデータバッファ４３に転送する。
さらにライト信号４５とリード信号４６とに基いてライ
トスタート信号５０およびリードストローブ信号５１を
発生する。

例えば、１アドレスが１６ビット構成で、PROMアレイ
（２５６バイト容量）３２にFF00〜FFFF（１６進記法）
のアドレス空間が割り当てられているとすれば、アドレ
スデコード回路５３はアドレスバス１０上の上位８ビッ
トが全てハイレベルである時、アクセス信号５５をアク
ティブにしてPROMへのアクセスを指示する。バス制御回
路５７は上記のゲート以外に信号４５，４６，５２，５
５に応答し、信号４７〜５１を発生する任意のランダム
ロジック回路で構成することができる。

第５図にライトコントロール回路４４の詳細な回路ブロ
ック図を示す。ライトコントロール回路１１３はライト
（プログラム）電圧供給回路６０，カウンタ６２，リセ
ットフラグ６１およびインバータ６５を含む。電圧供給
回路６０はリセットフラグ６０２の出力であるリセット
信号６３がロウレベルの時、データライトに必要なライ
ト（プログラム）電圧５３とライトストローブ信号５４
とをPROMアイイ３２に印加する。カウンタ６２はＣＰＵ
から供給されるシステムクロック６６の数をリセット信
号６３がロウレベルの期間カウントする。またカウンタ
６２はリセット信号６３がハイレベルになるとクリアさ
れカウント動作を停止する。さらに、カウンタ６２はそ
の最上位ビットからキャリー信号６４を出力してリセッ
トフラグ６１をセットする。カウント数はPROMへデータ
ライトに必要な時間に基いて任意に設定されればよい。
このカウンタがプログラマブルカウンタであればカウン
ト数の変更を容易に行なうことができる。リセットフラ
グ６０２はキャリー信号６４がハイレベルの時セットさ
れる１ビットのフリップ・フロップで、ライトスタート
信号５０が入力されるとクリア（リセット）され、ロウ
レベルのリセット信号６３を発生する。

次にライトコントロール回路４４の動作を説明する。初
期状態では、ライトアクノリッジ信号５２は非アクティ
ブ、リセットフラグ６１はセットされており、リセット
信号６３がハイレベルとなってカウンタ６２をクリアし
た状態に保持している。ライトスタート信号５０が入力
されるとリセットフラグ６１がクリアされ、リセット信
号６３がアクティブ（ロウレベル）となる。これに応答
してインバータ６５はライト動作を指示するライトアク
ノリッジ信号５２をアクティブ（ハイレベル）にする。
リセット信号６３がロウレベルとなると同時にカウンタ
（タイマ）６２はカウント動作を開始し、システムクロ
ック６６をカウントする。ライト（プログラム）電圧供
給回路６０はライト電圧５３とライトストローブ信号５
４とをPROMアレイ３２に印加しデータライト動作を実行
する。カウンタ６２の最上位ビットからキャリー信号６
４が出力されると、リセットフラグ６１がセットされ
る。この結果、リセット信号６３がハイレベルとなり、
カウンタ６２はクリアされ、動作が停止される。さら
に、ライト電圧５３およびライトストローブ信号５４の
印加が止められ、かつライトアクノリッジ信号５２はロ
ウレベルとなる。これによってバスインターフェイス回
路４１にライト動作終了が通知される。

以上の動作説明においては、データライト，データリー
ドの場合について述べた、ここで、PROMアレイにE²PROM
セルが用いられている場合、本願はそのデータ消去時に
おいても有効である。すなわちE²PROMの場合、書込まれ
たデータの消去は全てのE²PROMセルにデータ“０”もし
くは“１”を書込むことによって行なわれる。従って、
データのライト動作と同様に、データの消去動作中で
も、ＣＰＵは独立に別の処理（例えば符号処理や外部と
のデータ転送処理等）を実行することができるという効
果が得られる。さらに、PROMへデータの書込みもしくは
消去中に、他のデータの書込みもしくは書込まれている
データの消去、またはデータリードをＣＰＵが要求した
場合、バスインターフェイス回路４１がＣＰＵにウェイ
トを指示し、現在のデータの書込み・消去の実行終了ま
で待たせ、終了後直ちにデータの書込み・消去またはリ
ード動作を行うように制御されているので、従来に比べ
てより高速にPROMをアクセスすることができる。なお、
第１図において、アドレスバッファ４２およびデータバ
ッファ４３を多段構成（いわゆるキュー構成）とするこ
とによって、PROMへの連続データアクセスに対してＣＰ
Ｕのデータ処理能力をさらに向上せしめることが可能で
ある。

第１図に示した例は、PROMとしてE²PROMを使った場合と
UVEPROMを使った場合のいずれにおいても、ＣＰＵの処
理効率を実質的に向上せしめることができるという効果
が得られる。

以上説明したように、上記構成によればＣＰＵの処理効
率を向上することができる。しかし、まだ解決すべき問
題点が残っている。したがって、以下にPROMへの書込効
率をも向上することができるシングルチップマイクロコ
ンピュータを示す。

（実施例）第６図は本発明の一実施例を示すPROM内蔵シングルチッ
プマイクロコンピュータの構成ブロック図である。

プログラムカウンタ１０１は固定情報が書込まれている
ＲＯＭ１０２から命令コードに読み出すためのアドレス
ポインタである。命令レジスタ１０４はＲＯＭ１０２か
ら読み出された命令コードを格納するレジスタである。
ＣＰＵ制御部（デコーダ／制御部）１０５は命令レジス
タ１０４に格納された命令コードまたは特殊処理要求信
号２１９に基いてＣＰＵ動作をマイクロプログラムで制
御するブロックである。汎用レジスタ群１１２は演算の
中心となるレジスタ群であり、ＲＡＭ１０９内に存在す
る。テンポラリレジスタ１０７および１０８は算術論理
演算ユニット（ＡＬＵ）１０６への入力データを一時保
持するためのレジスタである。算術論理演算ユニット１
０６はテンポラリレジスタ１０７，１０８に格納された
データに対し命令で指定された算術論理演算を行い、結
果をデータバス１０３へ出力する。ＲＡＭ１０９は汎用
レジスタおよび種々の処理データ格納領域を含む読出し
書込みが可能なメモリで、アドレスバスとデータバス１
０３に接続されている。PROMブロック１１はPROMアレイ
を含み、アドレスバス１１０およびデータバス１０３に
接続されている。なお、データライトのとき、特殊処理
要求信号２１９を出力し、ＣＰＵに特殊処理を指示す
る。データバッファ３０１はPROMブロック１１１に書込
まれるべきデータを格納する領域で、ＲＡＭ１０９内に
存在する。ライト信号２０５はアクティブロウの信号
で、PROMにデータを書込む命令に基いて発生される。リ
ード信号２０６はアクティブロウの信号で、PROMからデ
ータを読み出す命令に基いて発生される。ライト信号２
０５およびリード信号２０６は第１図で示したライト信
号４５およびリード信号４６と同じであってもよい。タ
ーミナルカウンタ（以下、ＴＣという）３０２は、PROM
ブロック１１１に対する書込動作の際にＣＰＵで行われ
る特殊処理の処理回数の制御に使用されるカウンタでＲ
ＡＭ１０９内に存在する。第１の実施例と同様にプログ
ラムカウンタ１０１，命令レジスタ１０４，ＣＰＵ制御
部１０５，汎用レジスタ群１１２，テンポラリレジスタ
１０７，１０８および算術論理演算ユニット１０６でＣ
ＰＵを構成している。

次に第７図を用いてPROMブロック１１１の構成をより詳
細に説明する。

まずPROMが電気的な書込みが可能でかつ紫外線照射によ
りデータ消去が可能なUVEPROMの場合について述べる。

バスインターフェイス回路２０１はアドレスバス１１０
およびデータバス１０３とPROMブロック１１１との電気
的接続を主に制御する回路で、ライト信号２０５，リー
ド信号２０６およびアドレスバス１１０上のアドレスに
従って、アドレスラッチ信号２１０，データラッチ信号
２０９を発生し、アドレスバス１１０上のアドレス，デ
ータバス１０３上のデータを各々アドレスバッファ２０
２，データバッファ２０３へラッチする。データラッチ
動作の場合、非書込を指示するフラグ（ＲＦ）２１３を
リセットし、タイマ起動信号２０７を出力してタイマー
２１１を起動する。タイマー／書込み制御回路２１１は
バスインターフェイス回路２０１からの信号に応答して
タイマー動作を実行し、予め定められた時間が経過する
と（オーバーフローすると）停止する。タイマー動作中
はロウアクティブなライトストローブ信号２１４とライ
ト（プログラム）電圧２１５をPROMアレイ２０４に印加
する。またタイマーのオーバーフローと同時に特殊処理
要求信号２１９を発生してＣＰＵに特殊処理を要求す
る。フラグ２１３はPROMアレイ２０４に対する書き込み
が終了したことをＣＰＵに指示するフラグである。この
フラグ２１３はPROMブロック１１１がライト処理を開始
する際バスインターフェイス回路２１３によりリセット
され、PROMアレイ２０４への書き込み終了時、ＣＰＵ制
御１０５が指示する特殊処理ルーチンによってマイクロ
命令でセットされる。リードストローブ信号２０８はロ
ウアクティブな信号で、データリードの際バスインター
フェイス回路２０１からPROMアレイ２０４に供給され
る。

次に第６図および第７図を用いて、一実施例の動作を説
明する。

ＣＰＵからライト信号２０５およびリード信号２０６の
いずれも出力されていない時、アドレスバス１１０およ
びデータバス１０３はバスイターフェイス回路２０１か
ら電気的に切り離されている。この状態ではタイマ起動
信号２０７は発生されておらず、タイマー／書込制御回
路２１１のタイマーはオーバーフローした状態で停止し
ている。従って、ライト電圧２１５およびライトストロ
ーブ信号２１４はPROMアレイ２０４に印加されていな
い。また、特殊処理要求信号２１９も出力されない。フ
ラグ２１３はセットされている。

この状態において、PROMアレイ２０４からデータをリー
ドする場合の動作を説明する。フラグ２１３を設けてい
るので、ソフトウェアによってこのフラグ２１３がセッ
トされているか否かをチェックすることができる。従っ
て、セットされている場合にPROMアレイ２０４をアクセ
スするようにプログラムを作成し、これをＲＯＭ１０２
の中に記憶させておくことが可能である。

命令レジスタ１０４にＲＯＭ１０２から読み出されたリ
ード命令コードが格納されると、ＣＰＵ制御部１０５は
これをデコードして対応したマイクロプログラムの実行
を開始する。まず、必要なアドレスをアドレスバス１１
０に出力するとともにリード信号２０６を発生する。バ
スインタフェイス回路２０１はアドレスバス１１０上の
アドレスをデコードしてこれがPROMアレイ２０４内のア
ドレスであることを確認した後、アドレスバス１１０お
よびデータバス１０３とPROMブロック１１１とを結合
し、アドレスラッチ信号２１０を出力してアドレスバッ
ファ２０２にアドレスを入力する。その後、リードスト
ローブ信号２０８をアクティブにして、PROMアレイ２０
４からデータをリードする。そしてデータラッチ信号２
０９をアクティブにしてリードされたデータをデータバ
ッファ２０３に格納する。このデータはバスインターフ
ェイス回路２０１を介してデータバス１０３に転送され
る。この結果、ＣＰＵはリードされたデータを受け取る
ことができる。バスインタフェイス回路２０１はデータ
をデータバス１０３に送るとアドレスバス１１０とデー
タバス１０３とをPROMブロック１１１から電気的に切り
離す。かくして、データリード動作が終了する。

次にPROMアレイ２０４にデータを書込む場合について、
第８図のフローチャートを参照して説明する。

第８図(a)に示すように、ＲＯＭ１０２からライト命令
コードが読み出されると、PROM２０４へのライト命令実
行処理がマイクロプログラムに従って実行される。マイ
クロプログラムによってまずＲＡＭ１０９内のＴＣ３０
２に初期値（例えば“10”）がセットされる。PROMアレ
イ２０４に書込まれるべきデータはデータレジスタ３０
１に格納される。次に、アドレスバス１１０およびデー
タバス１０３に各々PROMアレイ２０４へのアドレスおよ
びデータを出力し、ライト信号２０５を発生してPROMブ
ロック１１１へライト処理を指示する。

PROMブロック１１１は第８図(b)のフローチャートに従
って、ライト操作を実行する。バスインタフェイス回路
２０１はアドレスバス１１０上のアドレスをデコードし
て、これがPROMアレイ２０４に対するアドレスであるこ
とを確認した後、まずアドレスバス１１０およびデータ
バス１０３とPROMブロック１１１とを結合する。さら
に、アドレスラッチ信号２１０とデータラッチ信号２０
９とを出力して、アドレスバス１１０およびデータバス
１０３上のアドレスとデータとを各々アドレスバッファ
２０２およびデータバッファ２０３にラッチする。その
後、アドレスバス１１０とデータバス１０３とをPROMブ
ロック１１１から電気的に切り離す。さらに、バスイン
タフェイス回路２０１はフラグ２１３をリセットすると
ともに、タイマ起動信号２０７をタイマー書込み制御回
路２１１に印加する。

タイマー書込制御回路２１１はライト電圧２１５とライ
トストローブ信号２１４とをPROMアレイ２０４に印加
し、アドレスバッファ２０２に格納されているアドレス
にデータバッファ２０３に格納されているデータを書込
む。一定時間経過後タイマーがオーバーフローすると、
ライト電圧２１５とライトストローブ信号２１４との印
加を停止し、特殊処理要求信号２１９を出力する。以上
をPROMブロックにおける基本ライト動作と呼ぶ。

ＣＰＵはライト信号２０５を出力した後、次の命令を実
行している。従って第１の実施例と同様にPROMへのデー
タライト期間中におけるＣＰＵの処理効率を向上するこ
とができる。

基本ライト動作によるPROMへのデータ書込時間は従来の
PROM書込み時間（50mS）に比べてはるかに短い時間（例
えば1mS）とする。本実施例では、この短い時間の基本
ライト動作を繰り返すことによってデータの書込みを行
なうものである。ただし、データ書込みは基本ライト動
作を最小必要回数だけ繰り返されればよいように工夫さ
れている。このために次に述べる特殊処理を用いてい
る。

特殊処理はＣＰＵで実行され、とくにＣＰＵ制御部１０
５のマイクロプログラムによって制御される。これを第
９図のフローチャートを参照して説明する。特殊処理ル
ーチンはPROMブロック１１１からの特殊処理要求信号２
１９によって起動される。この信号２１９をＣＰＵがう
けると、ＣＰＵ制御部１０５はＲＯＭ１０２に格納され
ているユーザプログラムの実行を中断し、その時のプロ
グラムカウンタ１０１および汎用レジスタ群１１２の内
容を保持したまま以下の順序で特殊マイクロプログラム
ルーチンを実行する。

特殊マイクロプログラムに基いてＣＰＵ制御部１０５
はPROMアレイ２０４から基本ライト動作によって書込ま
れたデータを読み出す（この処理はデータリード動作と
同じでよい）。読み出したデータを一方のテンポラリレ
ジスタ１０８に格納する。

ＣＰＵ制御部１０５はPROMに書込まれるべき正しいデ
ータが残されているＲＡＭ１０９内のデータバッファ３
０１からデータを読み出し、データバス１０３を介して
他方のテンポラリレジスタ１０７に格納する。

ＣＰＵ制御部１０５は次にＡＬＵ１０６を用いてテン
ポラリレジスタ１０７と１０８との各データを比較する
（例えば、演算処理を行なう）。

両者が異なる場合はPROMに正しいデータが書込まれて
いないと判断して、前記基本ライト動作を再度指示す
る。ただし、その時、ＲＡＭ１０９内のＴＣレジスタの
内容をＡＬＵ１０６を用いて１だけ減算し、その結果を
再びＴＣレジスタ３０２に格納する。なお、基本ライト
動作を指示する時には、必要に応じてアドレスおよびデ
ータ（バッファレジスタ３０１のデータ）をPROMブロッ
ク１１１に送りライト信号２０５を出力する。但しＴＣ
レジスタ３０２の内容をデクリメント（−１）した結果
が“０”の場合は書き込み不能であると身做し、これに
対応した処理プログラム（ＲＯＭ１０２に予め格納して
おく）を実行する。この操作はPROMセルの破損や原因不
明の異常に対して有効であり、誤書込みおよび書込不能
を容易に検出することができる。

レジスタ１０８と１０９の内容が同一の場合はフラグ
２１３をセットする。なお、に続いて、PROMへの書き
込みをより確実にするためさらに一定時間もしくは所定
回数基本ライト動作を実行してもよい。

特殊処理終了後、ＣＰＵは保持していたプログラムカウ
ンタ１０１の内容および汎用レジスタ群１１２の内容を
用いて、中断していたプログラムの実行を再開する。従
って、ユーザからはプログラムの中断は見えずにあたか
も特殊処理がプログラム処理中に自動的に挿入されたか
のように映る。

次に、PROMとして電気的に消去可能なPROM(EEPROM)を用
いた場合の動作を説明する。第１０図にＥＥＰＲＯＭア
レイ２１２を用いた場合のPROMブロック１１１の構成を
示す。第７図のUVEPROMを用いたPROMブロックの構成要
素以外にデータラッチ２０３の内容が“０”であるか否
かを検出し、“０”の場合のみ零検出信号４０２をアク
ティブにする零検出回路４０１が付加され、タイマー／
制御回路４０４が若干変更されている。タイマー／制御
回路４０４は消去ストローブ信号４０３をEEPROMアレイ
２１２に供給する機能を有している。これ以外の構成は
第７図と同じでよいため説明を省略する。

次に動作を説明する。データ消去以外の動作は第７図の
UVEPROMの場合と同じであるから、ここではとくにデー
タ消去動作について詳述する。

EEPROMアレイ２１２の内容消去は、例えばユーザプログ
ラムによってEEPROMアレイ２１２のすべてのセルに
“０”を書き込むことにより実現する。まず、前述した
データライト処理と同様にバスインターフェイス回路２
０１を介してアドレスバッファ２０２およびデータバッ
ファ２０３に夫々アドレスおよびデータをラッチする。
その後、零検出回路４０１はデータが０であることを検
出して零検出信号４０２をアクティブにする。タイマー
／制御回路４０４はタイマー起動信号２０７に応答して
ライトモードを設定するが、この時零検出信号４０２が
アクティブであれば消去ストローブ信号４０３を発生し
てE²PROMアレイ２１２の指定されたセルのデータを消去
する。なお、データライト動作において、“０”を書込
む時は実質的に上述したデータ消去処理を実行すればよ
い。従って、データ消去時においても、ＣＰＵは消去処
理と独立に別の処理を実行することができる。ここで、
データ消去が完全か否かを前述した特殊処理を用いてチ
ェックしてもよい。この場合は、ＲＡＭ１０９内のデー
タバッファ３０１には“０”を書込んでおけばよい。

次に一実施例におけるＣＰＵの動作とPROMブロックの動
作との関係を第１１図に示す。

第１１図において、時刻t₀，t₁はそれぞれ書き込みシー
ケンスの開始，終了時刻であり、T_Wは書き込みに要する
時間、T_Bは基本ライト処理時間を表わす。また、処理P₀
はＣＰＵにおける書き込み処理以外の処理期間、処理P₁
はＣＰＵのライト命令実行処理、処理P₂，P₃はそれぞれ
ＣＰＵの基本ライト動作起動処理（第８図ａ）および特
殊処理（第９図）である。処理P₄はPROMブロック１１１
の基本ライト処理（第８図ｂ）である。

第１１図から明らかなように、本実施例によれば、PROM
へのデータ書込み処理はその大半がPROMブロック内で遂
行されるので、その間ＣＰＵは並列に他の処理を実行す
ることができる。従って、ＣＰＵの処理効率を著しく向
上することができる。さらに、PROMに対するデータの書
込み効率を複雑な外付回路を用いることなくチップ内で
向上せしめることができる。

さらに、一実施例において、ＲＯＭおよび／もしくはＲ
ＡＭをチップの外に設け、いわゆるＣＰＵとPROMとを同
一チップ上に集積化してもよい。また、場合によって
は、ＣＰＵとPROMブロックとを別々のチップで作っても
よい。さらに、ライト（プログラム）電圧はチップの外
から印加するようにしてもよいし、あるいはチップの中
に昇圧回路を設けチップ内部で発生するようにしてもよ
い。

〔発明の効果〕

以上説明したように本発明のシングルチップマイクロコ
ンピュータによれば、PROMへのデータ書込みおよび消去
期間中における実質的なＣＰＵの処理効率を大幅に向上
することができる。さらに、ＣＰＵの処理能力の改善と
ともに、PROMへのデータ書込みおよび消去時間を複雑な
付加回路なしに短縮せしめることができるという優れた
効果を有している。また、ユーザに意識させない形態で
書込み効率とＣＰＵの処理効率との双方を向上せしめて
おり、ユーザが非常に使い易いマイクロコンピュータを
提供することができる。加えて、ＩＣカードのように小
型・軽量のパッケージの中に収めやすいシングルチップ
マイクロコンピュータを提供することができる。

【図面の簡単な説明】

第１図は例によるシングルチップマイクロコンピュータ
のPROMのブロック図、第２図はPROM内蔵シングルチップ
マイクロコンピュータの基本ブロック図、第３図はPROM
内蔵シングルチップマイクロコンピュータの従来のPROM
のブロック図、第４図は例におけるバスインターフェイ
ス回路のブロック図、第５図はライトコントロール回路
のブロック図、第６図は本発明の一実施例によるシング
ルチップマイクロコンピュータのブロック図、第７図は
第６図のPROMのブロック図、第８図は一実施例によるシ
ングルチップマイクロコンピュータのPROMへのデータラ
イトシーケンスを示す図で、(a)はＣＰＵ動作のフロー
チャート、(b)はPROMブロックのフローチャート、第９
図は特殊処理ルーチンのフローチャート、第１０図はE²
PROMに一実施例を適用した時のPROMのブロック図、第１
１図は一実施例におけるPROMへのデータライトシーケン
スのタイミングチャートである。１……プログラムカウンタ、２……ＲＯＭ、３……デー
タバス、４……命令レジスタ、５……デコーダ／制御
部、６……算術論理演算ユニット（ＡＬＵ）、７……テ
ンポラリレジスタ、８……テンポラリレジスタ、９……
ＲＡＭ、１０……アドレスバス、１１……PROMブロッ
ク、１２……汎用レジスタ群、３１……書込み制御回
路、３２……PROMアレイ、３３……ライト信号、３４…
…ライト（プログラム）電圧、３５……ライトストロー
ブ信号、３６……リードストローブ信号、４１……バス
インターフェイス回路、４２……アドレスバッファ、４
３……データバッファ、４４……ライトコントロール回
路、４５……ライト信号、４６……リード信号、４７…
…アドレスラッチ信号、４８……データラッチ信号、４
９……ウェイト信号、５０……ライトスタート信号、５
１……リードストローブ信号、５２……ライトアクノリ
ッジ信号、５３……ライト（プログラム）電圧、５４…
…ライトストローブ信号、５５……アクセス信号、５６
……アドレスデコーダ、５７……バス制御回路、６０…
…ライト（プログラム）電圧供給回路、６１……リセッ
トフラグ、６２……カウンタ、６３……リセット信号、
６４……キャリー信号、６５……インバータ、６６……
システムクロック（ＳＣ）、１０１……プログラムカウ
ンタ、１０２……ＲＯＭ、１０３……データバス、１０
４……命令レジスタ、１０５……ＣＰＵ制御部、１０６
……算術論理演算ユニット（ＡＬＵ）、１０７……テン
ポラリレジスタ、１０８……テンポラリレジスタ、１０
９……ＲＡＭ、１１０……アドレスバス、１１１……PR
OMブロック、１１２……汎用レジスタ群、２０１……バ
スインターフェイス回路、２０２……アドレスバッフ
ァ、２０３……データバッファ、２０４……PROMアレ
イ、２０５……ライト信号、２０６……リード信号、２
０７……タイマ起動信号、２０８……リードストローブ
信号、２０９……データラッチ信号、２１０……アドレ
スラッチ信号、２１１……タイマー／制御回路、２１２
……EEPROMアレイ、２１３……フラグ、２１４……ライ
トストローブ信号、２１５……ライト（プログラム）電
圧、３０１……データレジスタ、３０２……ターミナル
カウンタ、４０１……零検出回路、４０２……零検出信
号、４０３……消去ストローブ信号、４０４……タイマ
／制御回路。

Claims

【特許請求の範囲】

【請求項１】電気的にデータの書き込みが可能な不揮発
性メモリと、プログラムをストアするプログラムメモリ
と、このプログラムメモリをアクセスして命令を読み出
すためのプログラムカウンタと、読み出された命令を実
行し、前記不揮発性メモリに対しデータ書き込みアドレ
スと書き込むべきデータとを有するデータ書き込み要求
を実行する中央処理ユニットと、前記データ書き込み要
求に応答して前記中央処理ユニットの代わりに前記デー
タ書き込みアドレスおよび前記書き込むべきデータを用
いて前記不揮発性メモリに対しデータ書き込みを実行す
る書き込み回路と、前記書き込み回路がデータ書き込み
を実行する書き込み回路と、前記書き込み回路がデータ
書き込みの実行を開始してから一定時間経過した後に前
記書き込み回路にデータ書き込みを中断させるとともに
特殊割り込み信号を前記中央処理ユニットに発行する書
き込み制御手段とを有し、前記中央処理ユニットは、前
記特殊割り込み信号に応答して、命令の実行を中断し、
そのときの前記プログラムカウンタの内容を退避せずに
そのままの状態を保持したまま、所定のマイクロプログ
ラムを起動して実行し、当該所定のマイクロプログラム
の実行により、前記不揮発メモリに対し前記書き込みア
ドレスを用いたデータリードが実行されて前記不揮発メ
モリからデータが読み出され、当該読み出されたデータ
が前記書き込むべきデータと一致するか否かの判定が実
行されて不一致のときは前記書き込み回路にデータ書き
込みが再実行されることを特徴とするマイクロコンピュ
ータ。