JPS62243056A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブル・リード・オンリー−メモリ（
１’ＲＯＭ）とマイクロプロセッサと全結合したマイク
ロコンピュータに関し、とくにＰＲＬ）６１とマイクロ
プロセッサと全単一半導体基板上に集積化したシングル
チップマイクロコンピュータに関する。

〔従来の技術〕

近年、集積回路製造技術の進歩に伴い単一半導体基板上
に集積化可能な回路の数が増え、非常に高度のシングル
チップマイクロコンピュータが実用化されている。シン
グルチップマイクロコンピュータは通常読出し専用メモ
リ（ＲＯＭ）と読出し書込み可能メモリ（ｉ（ＡＭ）と
をメモリとして有し、これらえ使って中央処理ユニット
（ＣＰＵ）が６拙プログラムを実行するように構成され
ている。ここで、１−ＬＵＭは一旦書き込まれた内容を
変更することはできないが、を源が切れてもその内容は
消滅しない。一方ＲＡＭｔｉ内谷の変更はできるが、電
源が切れるとその内容はすべて消滅してしまう。

従って、ユーザプログラムや定数データのように予め決
められている情報はＲＯＭに書いてお籾、変数のように
内容変更を伴う情報はルＡＭＩＣ書込むのが普通である
。

しかるに、定数データであっても個々のシステムに対し
最適な値を設定したい場合や、ユーザプログラムに依存
して変更の可能性のある情報を取り扱う場合には、内容
の変更が可能で、かつ電源が切れても内容の保存が可能
なメモリが要求される。このため、不揮発性機能をもつ
ＰＲＩＪＭがマイクロコンピュータとともに用いられ、
しかもマイクロコンピュータと同一半導体チップ上に形
成されたものもある。

半導体チップ上にＰａ０Ｍを有するシングルチップマイ
クロコンピュータにおいては、　ｉ’ＨＡ）ＭはＣＰＵ
によって制御されている。しかしながらＰＲＯＭはにＡ
Ｍと同じ様には高速Ｋ　’＋ｆｉｌＪ御することはでき
ない。ある拙のＰ几ｔ）Ｉ’ｄはトンネリング効果によ
ってフローティングゲート電極に電荷を注入することに
よってデータの書込みを行なわなければならないので、
高電圧を長時間（５０ｍＳ）印加する必要がある。

〔発明が解決しようとする問題点〕

上述した従来のｉ’ｉ（、（ＪＭ内蔵シングルチップマ
イクロコンピュータにおいては、内ＮＬＰＲＯＭの制御
を同一チップ上のＣＰＵが行なうことができるという利
点をもつ反面、ＣＰＵのデータ処理効率が大幅に低下す
るという欠点があった。例えば、Ｐｌ（、ＯＭへのデー
タ書き込みを例にとると、−回の書込み時間に約５Ｑｍ
Ｓもの長時間が要求される。

従って、ＣＰＵが一命令を実行するのに要する時間を１
μｓとすると、ｓｏ、ｏｏｏ命令もの処理が書き込み中
に実行可能であることになる。従って、ＣＰｔＪの処理
効率を向上せしめるためには、ＰＲ，ＯＭへの張込み時
間を短縮しなければならない。従来、１’ｉ（、ＯＭの
書込み時間を短縮するための手段としてＰＬ（、（ＪＭ
Ｊｉｉｉ込み器を用いることが提案されている。しかし
ながら、この提案によれば、２８０Ｍライターをチップ
に外付けしなけれはならないのでハードウェアが増加し
、かつＣＰＵの制御も複雑になるという欠点がある。し
かも、Ｐ九０間ライターによる書込み期間中はマイクロ
コンピータは処理を中断しなければならないので、ＣＰ
Ｕ処理効率の著しい改善は期待できない。

さらに、メモリ技術の分野では２８０Ｍライターにベリ
ファイ機能をもたせて書込時間を短縮させることが提案
されている。これは１回のデータ書込みに数１０ｍ５も
の長い時間をかけるのではなく、数ｍｓで一旦書込みを
中断し、実際に書込まれたデータをＰＲＯＭチップの外
に読み出すものである。読み出されたデータはチップ外
で正しいデータと比較される。その結果、両名が一致し
ていれば、曹込みが完了したものとして次のデータの曹
込みに移る。しかし、不一致の場合、再度数ｍｄの同様
の書込みを行なう。そして、外部でチェックする。この
操作を両者が一致するまで繰夛返す。

かくして、最小の時間で書込みが行なわれる。

しかし、この操作はＰＲＯＭチップの外にベリファイ機
能を有する高価な２８０Ｍライターが必要である。従っ
て、この技術をシングルチップマイクロコンピュータに
適用すると非常に多くの外部端子数が必要となり、かつ
２８０Ｍライターを外付けできるように設計しなければ
ならない。しかも、やはりＰ九〇Ｍ督込み期間中は、Ｃ
ＰＵは処理をホールドしなければならないため、実質的
なＣＰＵ処理効率の改善は何ら得られないわけである。

従って近い将来実用化が普及するでりろう工Ｃカードの
如く、非常に小型で＠蛍のパッケージに対して従来のシ
ングルチップマイクロコンピュータは適合しにくい多く
の欠点を有している。

本願はＰＬ（、ＯＭを有するシングルチップマイクロコ
ンピュータにおいて、ＣＰＵの処理効率を実質的に向上
する手段を提供することを目的とするものである。

また、本願はＰ　ｉ（、ＯＭの種類に依存されることな
く、あらゆるＰＲＯＭに対してデータ書込み効率とＣＰ
Ｕの処理効率とをともに向上できるシングルチップマイ
クロコンピュータを提供することを目的とするものであ
る。

〔問題点を解決するための手段〕

本発明のシングルチップマイクロコンピュータは、ＰＲ
（ＪＭとＣＰＵとを有し、ＰＲＯＭへのデータ書込みお
よび／も［７くはデータ消去期間にＣＰＵが並列に処理
を実行できる手段を設けたことを特徴とする。この手段
はＣＰＵと独立にｐ）ｔｏＭへのデータ書込み／消去を
実行する機能を有している。

具体的には、前記手段はバスインターフェイス回路とデ
ータライト／消去制御回路とを含む。バスインターフェ
イス回路はＣＰＵからのライト信号およびリード信号に
応答してＣＰＬＩに接続されているアドレスバスおよび
データバス上の情報をラッチし、その後アドレスバスと
データバストラＰＲ（Ｊ　Ｍブロックから電気的に切シ
離す機能を有している。さらにライトスタート信号およ
びリードストローブ信号を発生する。ライト／消去制御
回路はライトスタート信号に応答してＰＲＵＭアレイに
ライト（プログラム）電圧とライトストローブ信号とを
印加し、ライト／消去期間であることを指示するアクノ
リッジ信号をバスインターフェイス回路に送る。バスイ
ンターフェイス回路はアクノリッジ信号を入力している
期間はＣＰＵからの次のライト／消去要求を受けつけず
、ＣＰＵにウェイト信号を送る。

さらに、タイマーもしくはカウンタ回路を設け、それに
よって定められる所定の期間ライト／消去動作をＣＰＵ
とは独立に実行し、所定の期間経過後ＣＰＵにて畳込ま
れた（あるいは消去された）データの正−を判定し、そ
れによってライト／消去動作を再度実行するか否かを制
御するようにしてもよい。すなわち、前記手段にて短か
い時間で前記ライト／消去動作を実行せしめ、その回数
をＣＰＵで制御するように回路を構成するものである。

〔従来技術の具体的な説明〕

第２図にＰＬ（、ＯＭ内内戚シングルタッグマイクロコ
ンピュータ基本ブロック図を示し、以下その動作を説明
する。まず、チップの構成について説明する。プログラ
ムカウンタ１はアドレスを発生するアドレスバス／りと
して用いられ、ＲＯＭ２は固定情報（例えばユーザプロ
グラム）がマスクを用いて書込まれている読出し専用メ
モリである。

几（ＪＭ２はプログラムカウンタｌから発生されたアド
レスによってアクセスされ、命令コード（めるいはデー
タ）がデータバス３を介して命令レジスタ４にフェッチ
される。フェッチされた命令コードは命令デコーダ５で
解読され、ＣＰＵの動作を制御する各種制御信号が作り
出される。データバス３にはテンポラリレジスタ７およ
び８が接続され、それらの出力は算術調理ｙＬ算ユニッ
ト（ＡＬＵ）６へ入力される。算術論理演算ユニット６
はテンポツリレジスタ７．８（一方をアキュムレータと
呼ぶこともある）にロードされたデータに対し指定され
た算術論理演算を行い結果をデータバス３へ出力する。

ＲＡＭ９は汎用レジスタ詳１２およびその他の処理デー
タ格納レジスタを含み、アドレスバス１０上のアドレス
によって指定された領域に格納されているデータをデー
タバス３へ出力したり、データバス３上のデータをアド
レスバス１０上のアドレスで指定される領域に格納する
。以上が、いわゆるマイクロコンピータを構成するハー
ドフェア回Ｍ（なお、Ｉ１０ボートは省略）である。本
発明が対象とする従来のシングルチップマイクロコンピ
ュータはチップ上ＶこさらにＰ几ＯＭブロック１１を有
している。ＦＲＯＭブロック１１はアドレスバス１０上
のアドレスで指定される領域にデータバス３上のデータ
を薔込んだシあるいはそこからデータを読み出す。一般
に、プログラムカ命令レジスタレジスタ４．デコーダ／
　１ｔｉｌＪ御部５、テンポラリレジスタ７および８．
汎用レジスタ群１２．算術論理演算ユニット６を含めて
ＣＰＵと称している。

次に動作の説明を行う。

第２図に示した２８０Ｍ内蔵シングルチップマイクロコ
ンピュータはプログラムカウンタ１で指定されるアドレ
スの命令コードをＲＯＭ２から読み出し、データバス３
を介して命令レジスタ４に格納する。命令レジスタ４に
格納された命令コードは命令デコーダ５で解読され各種
制御信号が発生される。例えば、汎用レジスタに格納さ
れているデータの二項演算が指示された場合、汎用レジ
スタの内容をＲ，ＡＭ９から読み出し、テンポラリレジ
スタ７および８に夫々格納する。次にＡＬＵ６で指定さ
れた演算を行ないｆＩｉ来をデータバス３を介して、デ
スティネーションで指定された汎用レジスタの中に書き
込む。これは通常のＣＰＵ動作として周知である。

次にＣＰＵが）’ｌ（１０Ｍブロック１１をアクセスす
る場合について、ＰＲ（ＪＩＶｌブロック１１０ｍ成ｅ
示した第３図を用いて以下に説明する。

ｒＲＵｍ−ｙ−ｏツク１１は命令デコーダ５からのライ
ト信号３３に従って書込み電圧３４とともに、ロウアク
ティブなライトストローブ信号３５をＰｆ−ＬＯＭアレ
イ３２に供給する書込制御回路３１と２１４０Ｍアレイ
３２トヲ有スル。ＰｋＬｏＭアレイ３２はリードストロ
ーブ信号３６に応答してリードモードとなり、ライトス
トローブ信号３５に応答してライトモードになる。

（ＰＲＬ）Ｍブロック１１へのデータライト動作）ＰＲ
（ＪＭブロック１１へのライト命令コードはルＯＭ２に
記録されておシ、ライト動作時に読み出されて命令レジ
スタ４に格納される。命令デコーダ５はこれをデコード
してライト動作に必要な制御信号を発生する。すなわち
、命令デコーダ５はアドレスバス１０およびデータバス
３にアドレスとデータとを大々出力する制御信号を出し
た後、ライト信号３３を畳込み１ｔｉｌｊ御回路３１に
送る。この結果、薔込み電圧３４とライトストローブ信
号３５とがＰｋＬ（ＪＭアレイ３２に印加される。書込
みに必要な時間が経過するまでこの状態が保たれる。

この間ＣＰＵは上記の動作を繰９返すループ処理を実行
している。なお、この処理はマイクロプログラムで制御
することができる。所定時間経過後、命令デコーダ５は
ライト信号３３を止める。これに伴ってライト電圧３４
およびライトストローブ信号３５の供給が中止され、ラ
イト動作が終了する。ライト動作終了後、ＣＰＵは次の
命令の実行に移る。

以上説明したように２８０Ｍ３２へのデータライト期間
中は、ＣＰＵはデータライトに必要な処理（前述したル
ープ処理）を実行しているため、他の命令は何も実行で
きず、その間処理効率が大幅に低下していた。しかも−
回の書込み処理には数ｌＱｍＳの長い時間が必要である
から、その間の処理効率の低下は必要に大きな性能ダウ
ンをもたらすことが理解できるであろう。

（２８０Ｍブロック１１へのデータリード動作）ＰルＯ
Ｍブロック１１からのデータリードはＲＯＭ２に記録さ
れているリード命令コードで１−制御される。ＣＰＵは
リード命令コードを読み出し、命令レジスタ４に一旦こ
れを格納する。その後命令デコーダ５によって命令コー
ドをデコードし、必要な制御信号が発生される。すなわ
ち、命令デコーダ５はアドレスバス１ｏにアドレスを出
力する制御信号を発生した後、リードストローブ信号３
６を２８０Ｍアレイ３２に与える。これにょシ、指定さ
れたアドレスのデータがデータバス３に読み出される。

所定の期間が経過するとリードストローブ信号３６を切
ってリード動作を終了する。

以上のように、従来のＦＲＯＭ内蔵シングルチップマイ
クロコンピュータはデータの書込期間および消去期間中
はＣＰＵは何ら他の処理を並列して実行することができ
ず、ＣＰＵの処理効率がＦＲＯＭへのデータの誉込みに
よって著しく低下するという欠点がある。さらに、ＰＲ
（ＪＭへのデータ書込み効率を上げるためには、チップ
に付加されるべき外付回路が複雑かつ大規模となシ、加
えてチップの設計も非常に煩雑になるという欠点がある
。しかも、たとえ外付回路を付加したとしても、　Ｐ１
４０Ｍへのデータ書込、消去中はやけＪ、ＣＰＵの処理
をホールドしなければならないため、ＣＰＵの処理効率
の実質的な改善とはならないことがＳｍできるであろう
。

〔実施例〕

次に本発明のシングルチップマイクロコンピュータの一
実施例を説明する。第１の火す亀例はＣＰ（Ｊｔｚ更−
ｒることな（Ｐｉも０Ｍブロックのみを改良した例であ
る。第１図に改良さ扛たＰＲＯＭブロック４１の１４成
ブロック図を示す。

本冥施例の１）ｌ−ｔＯＭブロック４０において、　Ｐ
ｔＬＵｔｖアレイ３２以外にバスインターフェイス回路
４１゜アドレスバッファ４２．データバッファ４３およ
びライトコントロール回８２５．４　ｌｌが設けられて
いる。

なお、Ｐ几υＭアレイ３２の・調成は従来と同じでよい
０ バスインターフェイス回に４１１土アドレスバス１０と
データバス３とに接）読され、ライト信号４５とリード
信号４６とに応答してアドレスラッチ毎号４７およびデ
ータラッチ信号４８を必要に応じてｌＥする。バスイン
ターフェイス回路４１とＰＲＵ　Ｍアレイ３２の間には
アドレスバッファ４２とデータバッファ４３とが設けら
れており、これらはアドレスラッチ信号４２およびデー
タラッチ信号４８ＶＣ応答してアドレス、データを夫々
ラッチする。さらに、ウェイト信号４９をＣＰＵに送る
機能とライトスタート信号５０とリードストローブ信号
５１とを発生する機能とを有している。

ライトスタート信号５０に応答してライトコントロール
回路４４はライト動作を開始する。ライトコントロール
回路４４はライト動作中ライトアクノリッジ信号５２を
バスインターフェイス回路４１に送りライト中であるこ
とを知らせる。さらに、ライト時、ライトストローブ信
号５３およびライト電圧５４をＰルＯＭアレイ３２に印
加する。これに対してリードストローブ信号５１はデー
タリード動作時にパスインタ７工イス回路４１から）’
ｆ（，０Ｍアレイ３２に送られる。

次に、第１図の）’ｋＬＯＭブロック４０の動作を説明
する。初期状態およびＦＲＯＭアクセス以外の状態では
ＰＲ（Ｊｉｖｉブロック４ｏは非動作状態である。

従って、この状態ではＣＰＵからはライト信号４５もリ
ード信号４６も発生されない。すなわちアドレスバス１
０およびデータバス３　トｉ’ｌ（，０Ｍ７’ロツク４
０とはパスインタ７工イス回路４０によシミ気的に分離
されている。さらにアドレスラッチ信号４７とデータラ
ッチ信号４８とはともに非アクティブであるから、アド
レスバッファ４２およびデータバッファ４３は夫々以前
のデータを保持したままである。ライトコントロール回
路４４は書込電圧５４をロクレベルに保ち、かつライト
ストローブ信号５３を非アクティブにしている。

上記状態においてＰ　ＲＯＭブロック４０に対しデータ
ライトが指示された場合を説明する。この時はまずライ
ト命令コードが几ＯＭ２から読み出され、命令レジスタ
４に、格納される。この命令コードはデコーダ５で解読
され、それに対応したマイクロプログラムが選択される
。このマイクロプログラムによって、まずデータバス３
とアドレスバス１０に各々書込まれるべきデータおよび
そのアドレスが転送される。その後ライト信号３５がＰ
ＲＯＭブロック４０に供給される。これに応答してバス
インターフェイス回路４１はアドレスバス１ｏ上のアド
レスをデコードして、それがＰｔ０Ｍアレイ３２をアク
セスするものであることを確認した後、アドレスラッチ
信そ４７およびデータラッチ信号４８を発生する。これ
によってアドレスバス１゜およびデータバス３上のデー
タは大々アドレスバッファ４２およびデータバッファ４
３に大々ラッチされる。しかる後、アドレスバス１ｏお
よびデータバス３をＰＬ−ＬＯＭブロック４ｏから電気
的に切シ離す。この鯖果、Ｃ１−’ＵとＰＲＯＭブロッ
ク４゜とは電気的に切り離された状！甜となる。従って
、ＰＲＯＭ７−Ｃｌツク４０はＣＰＵから独立してデー
タ書込み処理ｔｌ−実行する。一方、ＣＰＵはデータ書
込み以外の処理を独立に実行することができる。

この状態で、　）’ｉ−ＬＯＭブロック４ｏ内のバスイ
ンターフェイス回路４１はライトコントロール回路４４
にライトスタート信号５ｏを与える。ライトコントロー
ル回路４４はこのスタート信号５ｏに応答して書込みに
必要なライト電圧（グログ２ム電圧）５４およびライト
（プログラム）ストローブ信号５３をＰｋＬＯＭアレイ
３２に印加する。この結果、アドレスバッファ（アドレ
スラッチ）４２にラッチされているアドレスで指定され
た領域にデータバッファ（データラッチ）４３にラッチ
されているデータが書込まれる。誉込みはビット単位の
シリアル書込みでも、あるいはバイト（ワード）単位の
パラレル書込みでもよい。ライトコントロール回路４４
はこの省込み期間ライトアクノリッジ信号５２をバスイ
ンターフェイス回路４１に送シ、書込み中であることを
知らせる。書込みに必要な所定期間経過後、ライトコン
トロール回路はライトアクノリッジ信号５２を止めると
ともに、ライト電圧５４およびライトストローブ信号５
３の印加を止める。かくして、ＰＲＯＭアレイ３２への
データライト動作が終了する。

一方、この期間ＣＰＵはＰｌ（，０Ｍブロックへのデー
タ書込み処理から解放されているので、ＣＰＵはライト
信号４５を出力した後は、直ちに次の命令を実行するこ
とができる。従って、数１０ｍ５もの書込期間中にＣＰ
Ｕは別の処理を並列に実行できるわけである。この結果
、ＣＰＵの処理効率を大幅に向上することができる。し
かしながら、ＣＰＵがこのように独立に別の処理を行な
う場合、その処理の実行によってＰｋＬ（ＪＭへの書込
みが必要なデータを作成したシ、あるいはそのようなデ
ータを取シ扱う場合がありうる。本願はかかる場合の対
米として次のような手段を設けている。

上記の場合、ＣＰＵはマイクロプログラム制御に基いて
ライ゛ト信号４５を発生する。前述したようにＣＰＵは
ライト信号４５を発生すると次の処理に移ることができ
るが、実際は２８０Ｍブロック４０とＣＰＵとが電気的
に切プ離されているため、ＣＰＵからデータバス３上に
送ったデータはＦＲＯＭブロック４０には入力されない
。従って、データ゛の畳込みが実質的に行なわれないこ
とになる。これを避けるために、バスインターフェイス
回路４１はライト信号４５を実値すると、ライトコント
ロール回路４４からライトアクノリッジ信号５２が出力
されているか否かを判定する。書込み中でめれはこの７
クノリツジ信号５２が出力されているため、バスインタ
ーフェイス回路４１はＣＰＵに対してウェイト信号４９
を直ちに発生する。ＣＰＵはライト信号４５を送った後
このウェイト信号４９が返信されると、ウェイト状態に
入りアドレスバス１０およびデータバス３上にのせたデ
ータをそのまま保存するように働く。ＰｋｔＵＭアレイ
３２へのデータ書込みが終了するとライトアクノリッジ
信号５２が非アクティブになるので、バスインターフェ
イス回路４１はアドレスバス１０およびブールバス３　
トＰＬ（，０Ｍブロック１２０とを電気的に結合して、
アドレスラッチ信号４７およびデータラッチ信号４８を
発生してアドレスバスおよびデータバスに保持されてい
るアドレスおよびデータをアドレスバッファ４２および
データバッファ４３に大々格納する。しかる後、アドレ
スバスｌＯと、データバス３とをＰｋＬＯＭブロック１
２０から切り離し、ライトスタート信号５０を出力して
ライトコントロール回路４４にＰＲＯＭアレイ３２のデ
ーＪ金；λ五ル迄帯手Ｌ　Ｌ　Ｌ　Ｌ　Ｗ内−スに〜ｉ
ＪＱち切る。ＣＰＵはこのウェイト信号４９が非アクテ
ィブになるとウェイト状態を解除して次の命令の実行に
移る。かくして、書き込まれるべきデータの消失を防止
することができる。

次にｉ’ｌ（，０Ｍアレイ３２からのデータリード動作
について駅、明する。

リード命令コードはｌ（０Ｍ２の中に予め記憶されてお
プ、必要に応じて読み出される。命令レジスタ４にこの
リード命令コードがフェッチされると、デコーダ／　７
ｂ制御部５はそれに対応したマイクロプログラムの実行
ｆｈ示する。まず、マイクロプログラムに基いて読み出
すべきデータが格納されているＰＲＯＭアレイ３２のア
ドレスがアドレスバス１０に出力される。さらにリード
信号４６がバスインターフェイス回路に供給される。バ
スインターフェイス回路４１はアドレスバス１０上のア
ドレスをデコードしてＰＬ′（１０Ｍアレイ３２へのア
クセスであることを確認すると、ライトアクノリッジ信
号５２をチェックする。ライトアクノリッジ信号５２が
非アクティブであれば、アドレスバス１０とデータバス
３とを２８０Ｍブロックに結合し、アドレスラッチ信号
４７を出力してアドレスバス１０上のアドレスをアドレ
スバッファ４２にラッチする。その後リードストローブ
信号５１をアクティブにし、　　ＰＲ（ＪＭアレイ３２
からデータを読み出す。

読み出されたデータはデータラッチ信号４８に応答して
データバッファ４８に一旦格納され、その後データバス
３に転送される。この結果、ＣＰＵはデータバス３に出
力されたデータを受信するこトカできる。バスインター
フェイス回路４１はアドレスバス１０とデータバス３　
とをＰＲＯＭブロック４０から切り離し、リード動作を
終了する。

次に、ＰＩＬＯＭブロック４０がデータライト動作中に
ＣＰＵからデータリードを要求する場合について説明す
る。

ＣＰＵはマイクロプログラムに従ってアドレスをアドレ
スバス１０に出力した後リード信号４６をバスインター
フェイス回路４１に供給する。バスインターフェイス回
路４１Ｕ７）”Ｌ／スハス１０上のアドレスをデコード
して、ＰＲＬ）ｔＶアレイ３２へのアクセスであること
を確認すると、ライトアクノリッジ信号５２をチェック
する。この時アクノリッジ信号５２はアクティブである
からウェイト信号４９をＣＰＵに送る。ＣＰＵはウェイ
ト信号４９に応答してアドレスバスｌＯにアドレスを出
力したまま動作を停止する。ライト動作が終了すると、
フィトコントロール回路４４はライトアクノリッジ信号
５２を非アクティブにして２８０Ｍアレイ３２へのリー
ドアクセスが可能であることをバスインターフェイス回
路４１に知らせる。こノ結果、バスインターフェイス回
路４１は７ドＬ／スバスｌＯとデータバス３とをＰＲ（
ＪＩＶ７’ロック１２０に接続しアドレスラッチ信号４
７を発生してアドレスバッファ４２にアドレスをラッチ
した後、リードストローブ信号５１をアクティブにする
。これによってＰ　ｌ−Ｌ（ＪＭアレイ３２から抗み出
されたデータがデータラッチ信号４８によってデータバ
ッファ４３に入力され、それを介してデータバス３に転
送される。バスインターフェイス回路４１はその後ウェ
イト信号４９を非アクティブにしてＣＰＵにリード可能
状態を知らせる。ＣＰＵがデータバス３上のデータを引
きとった後、バスインターフェイス回路４１はアドレス
バス１０とデータバス３とをＰＲＵＭ７ｆツク１２０か
ら切シ離す。かくして、　　ＰＲ（ＪｉＶブロック４０
がデータライト中にＣＰＵからリード信号が発生されて
も、正しいデータをＣＰ（Ｊに転送することができる。

次に、第１図のバスインターフェイス回路４１の詳細を
第４図金円いて説明する。バスインターフェイス回路４
１はアドレスデコーダ５６とバス制御回路５７とを含ん
でいる。アドレスデコーダ５６はアドレスバス１０上の
アドレスをデコードして、これが実際にＦＲＯＭアレイ
３２内のアドレスであるか否をチェックする機能を有し
ておシ、ＰＲＯＭ内のアドレスである時ＰＲＯＭアレイ
３２をアクセスするアクセス信号５５をアクティブにす
る。バス制御回路５７はアクセス信号５５に応答してゲ
ートを開きアドレスバス１０およびデータバス３上のデ
ータをアドレスバッファ４２およびデータバッファ４３
に転送する。さらにライト信号４５とリード信号４６と
に基いてライトスタート信号５０およびリードストロー
ブ信号５１を発生する。

例えば、１アドレスが１６ビツｌ−１成で、Ｐ凡ＯＭア
レイ（２５６バイト容量）３２に上’ｌ”ｏｏ〜にｆ’
に″Ｆ（１６進記法）のアドレス空間が割り当てられて
いるとすれば、アドレスデコード回路５３はアドレスバ
ス１０上の上位８ビツトが全てハイレベルである時、ア
クセス信号５５をアクティブにして１’ｋＬＵＭへのア
クセスを指示する。バス制御回路５７は上記のゲート以
外に信号４５，４６．５２．５５に応答し、信号４７〜
５１を発生する任意のランダムロジック回路で構成する
ことができる。

第５図にライトコントロール回路４４の詳細な回路ブロ
ック図を示す。ライトコントロール回路１１３はライト
（プログラム）Ｉ［圧供給回［６０゜カウンタ６２．リ
セットフラグ６１およびインバータ６５を含む。電圧供
給回路６０はリセット７ラグ６０２の出力であるリセッ
ト信号６３がロウレベルの時、データライトに必要なラ
イト（プロダラム）電圧５３とライトストローブ信号５
４とをＰＲ（Ｊｔｌアイイ３２に印加する。カウンタ６
２はＣＰＵから供給されるシステムクロック６６の数を
リセット信号６３がロウレベルの期間カウントする。ま
たカウンタ６２はリセット信号６３がハイレベルになる
とクリアされカウント動作を停止する。さらに、カウン
タ６２はその最上位ビットから千ヤリー信号６４を出力
してリセットフラグ６１をセットする。カウント数はｌ
’ＲＯＭへデータライトに必要な時間に基いて任意に設
定されればよい。このカウンタがプログラマブルカウン
タであれはカウント数の変更を容易に行なうことができ
る。リセットフラグ６０２はキャリー信号６４がハイレ
ベルの時セットされる１ビツトのフリップ・フロップで
、ライトスタート信号５０が入力されるとクリア（リセ
ット）され、ロウレベルのリセット信号６３を発生する
。

次にライトコントロール（ロ）路４４の動作を説明する
。初期状態では、ライトアクノリッジ信号５２は非アク
ティブ、リセットフラグ６１はセットされており、リセ
ット信号６３がノ・イレベルとなってカウンタ６２をク
リアした状態に保持している。

ライトスタート信号５０が入力されるとリセットフラグ
６１がクリアされ、リセット信号６３がアクティブ（ロ
タレベル）となる。これに応答してインバータ６５はラ
イト動作を指示するライトアクノリッジ信号５２をアク
ティブ（）・イレベル）にする。リセット信号６３がロ
ウレベルとなると同時にカウンタ（タイマ）６２はカウ
ント動作を開始シ、システムクロック６６をカウントす
る。

ライト（プログラム）電圧供給回路６０はライト′框圧
５３とライトストローブ信号５４とをＰｉもＬＪｔＶア
レイ３２に印加しデータライト動作を実行する。

カウンタ６２の最上位ビットからキャリー信号６４が出
力されると、リセット７ラグ６１がセットされる。この
粕来、リセット信号６３がハイレベルとなり、カウンタ
６２はクリアされ、動作が停止される。さらに、ライト
電圧５３およびライトストローブ信号５４の印加が止め
られ、かつライトアクノリッジ信号５２はロウレベルと
なる。これによってバスインターフェイス回路４１に２
イト動作終了が通知される。

以上の動作説明においては、データライト、データリー
ドの場合について述べた、ここで、ｉ’ｉ（＋０１Ｖｌ
アレイにＥ”ＰＬ−ＬＵＩＶＩセルが用いられている場
合、本願はそのデータ消去時においても有効である。

すなわち、Ｅ”ＦＲＯＭの場合、書込まれたデータの消
去は全てのＥ”ＰＬ４．０ＭセルにデータＩＯａもしく
は１１″を書込むことによりて行なわれる。

従って、データのライト動作と同様に、データの消去動
作中でも、ＣＰＵは独立に別の処理（例えば符号処理や
外部とのデータ転送処理等）を実行することができると
いう効果が得られる。さらに、１’ｌ（、（ＪＩＶ１ヘ
データの畳込みもしくは消去中に、他のデータの薔込み
もしくは書込まれているデータの消去、またはデータリ
ードをＣＰＵが要求した場合、バスインターフェイス回
％４１がＣＰＵにウェイトを指示し、現在のデータの書
込み・消去の実行終了まで待たせ、終了後直ちにデータ
の書込ているので、従来に比べてよシ高速にＰ　ＲｔＪ
Ｍをアクセスすることができる。なお、第１図において
、アドレスバッファ４２およヒデータバツファ４３を多
段構成（いわゆるキエー構成）とすることによって、　
Ｐ１４υＭへの連続データアクセスに対してＣＰＬＪの
データ処理能力をさらに向上せしめることが可能である
。

第１図に示した第１の実施例は、Ｐｉ−４，ＵＭとして
ＥｚＰ几（ＪＭを使った場合とＬＪＶｈ：Ｐｉ（、（Ｊ
Ｍを使りた場合のいずれにおいても、ＣＰＬＪの処理効
率を実質的に向上せしめることができるという効果が得
られる。

次に、Ｃ１−’Ｕの処理効率だけでな（Ｐｉ（、ＵＭへ
の書込効率をも同上できるシングルチップマイクロコン
ピュータについて説明する。

第６図は本椀明の第２の実施例を示すＰＲＵＭ内蔵シン
グルチップマイクロコンピュータの構成ブロック図であ
る。

プログラムカフ／り１０１は固定情報が書込まあイ＋＋
１息ＪｒｌＮＪ１　へ〇−１１１％Ｌ心、−に一１ｗ　
　　Ｌ”ｌ−一戸一一五出−）４めのアドレスポインタ
である。命令レジスタ１０４は凡（ＪＭ１０２から抗み
出された命令コードを格納するレジスタである。ＣＰ　
ＬＪ　”ｉ制御部（デコーダ／１１ｆｌＪ　ｍ１部）１
０５は命令レジスタ１０４に格納された命令コードまた
は特殊処理要求信号２１９に基いてＣＰ（Ｊ＠作をマイ
クロプログラムで制御するブロックである。汎用レジス
タ群１１２は演算の中心とな、るレジスタ群であり、Ｒ
ＡＭ１０９内に存在する。テンポラリレジスタ１０７お
よび１０８は算術論理演算ユニット（ＡＩ、Ｕ）　１０
６への入力データを一時保持するためのレジスタである
。算術論理〆算ユニット１０６はテンポラリレジスタ１
０７．１０８に格納されたデータに対し命令で指定され
た算術論理演算を行い、結果をデータバス１０３へ出力
する。ルＡＭ１０９は汎用レジスタおよび種々の処理デ
ータ格納領域を含む読出し薔込みが可能なメモリで、ア
ドレスバスとデータバス１０３に接続されている。ＰＬ
Ｌ（ＪＭ７″ロック１１１はＰＲＯＭアレイを含み、ア
ドレスバス１１０およびデータバス１０３に接続されて
いる。なお、データライトのとき、特殊処理要求信号２
１９を出力し、ＣＰＵに特殊処理を指示する。データバ
ッファ３０１はＰＲ（Ｊ　Ｍブロック１１１に書込まれ
るべきデータを格納する領域で、ＲＡＭ１０９内に存在
する。ライト信号２０５はアクティブロウの信号で、　
ＰＩＬＯＭにデータを、カー込む命令に基いて発生され
る。リード信号２０６はアクティブロウの信号で、ＰＭ
ＯＭからデータを読み出す命令に基いて発生される。ラ
イト信号２０５およびリード信号２０６は第１図で示し
たライト信号４５およびリード信号４６と同じであって
もよい。ターミナルカウンタ（以下、′１゛Ｃという）
３０２は、ＰＲ（ＪＭブロック１１１に対する一Ｊ込動
作の際にＣＰＵで行われる特殊処理の処理回、奴の゛利
１却に使用されるカウンタでＲＡ　Ｍ２Ｏ３内に存在す
る。第１の実施例と同様にプログラムカフ／りｉｏｌ、
命令レジスタ１０４．ＣＰＵ制園ｊ部１０５．汎用レジ
スタ群１１２．テンポラリレジスタ１０７，１０８およ
び算術論理演算ユニット１０６でＣＰＵを構成している
。

次に第７図を用いてＰｒｃＵＭブロック１１１の購成金
よジ詳細に説明する。

まずＰＲＯＭが電気的な畳込みが可能でかつ紫外線照射
によりデータ消去が可能なＬＪＶＥＰｉ−ＬＯＭの場合
について述べる。

バスインターフェイス回路２０１はアドレスバス１１０
およびデータバス１０３とＰＲＵＭブロック１１１との
電気的接続を主に？ＩｔｌＪ　ｍする回路で、ライト信
号２０５．リード信号２０６およびアドレスバス１１０
上のアドレスに従って、アドレスラッチ信号２１０．デ
ータラッチ信号２０９を発生し、アドレスバス１１０上
のアドレス、データバス１０３上のデータを各々アドレ
スバッファ２０２゜データバッファ２０３ヘラツチする
。データラッチ動作の場合、非書込を指示するフラグ（
ルｌ＝”　）２１３をリセットし、タイマ起動信号２０
７を出力してタイマー２１１全起動する。タイマー／書
込み匍」御回路２１１はバスインターフェイス回路２０
１からの信号に応答してタイマー動作を実行し、予め定
められた時間が経過すると（オーバーフローすると）停
止する。タイマー動作中はロウアクティブなライトスト
ローブ信号２１４とライト（プログラム）電圧２１５を
Ｐ　Ｌ（、（ＪＭアレイ２０４に印加する。またタイマ
ーのオーバーフローと同時に特殊処理要求信号２１９を
発生してＣＰＵに特殊処理を要求する。フラグ２１３は
２８０Ｍアレイ２０４に対する書き込みが終了したこと
をＣＰＵに指示するフラグである。このフラグ２１３は
ＰＩＬ　ＯＭ７’ロッグ１１１がライト処理を開始する
際バスインターフェイス回路２１３によりリセットされ
、ｉ’ｉＬＯＭアレイ２０４への舊き込み終了時、ＣＰ
Ｕ制伽部１０５が指示する特殊処理ルーチンによってマ
イクロ命令でセットされる。リードストローブ信号２０
８はロウアクティブな信号で、データリードの際バスイ
ンターフェイス回路２０１かうＰＲ（ＪＭアレイ２０４
に供給される。

次に第６図および第７図を用いて、第２の実施例の動作
を説明する。

ＣＰＵからライト信号２０５およびリード信号２０６の
いずれも出力されていない時、アドレスバス１１０およ
びデータバス１０３はバスイタ−フェイス回路２０１か
ら電気的に切シ離されている。この状態ではタイマ起動
信号２０７は発生されておらず、タイマー／吾込制御回
路２１１のタイマーはオーバーフローした状態で停止し
ている。

従って、ライト電圧２１５およびライトストローブ信号
２１４はＰｋＬＯＭアレイ２０４に印加されていない。

また、特殊処理要求信号２１９も出力されない。フラグ
２１３はセットされている。

この状態において、ＰＲ（ＪＭアレイ２０４からデータ
をリードする場合の動作を説明する。７ラグ２１３を設
けているので、ソフトウェアによってこの７ラグ２１３
がセットされているか否かをチェックすることができる
。従って、セットされている場合にＰ　ｉ（，０Ｍプレ
イ２０４をアクセスするようにプログラムを作成し、こ
れを几ＵＭ１０２の中に記憶させておくことが可能であ
る。

命令レジスタ１０４に１−ＬＵＭＩ　Ｏ２から読み出さ
れたリード命令コードが格納されると、ＣＰＵ制御部１
０５はこれをデコードして対応したマイクロプログラム
の実行を開始する。まず、必要なアドレスをアドレスバ
ス１１０に出力するとともにリード信号２０６分発生す
る。パスインタフェイス回路２０１はアドレスバス１１
０上のアドレスをデコードしてこれが２８０Ｍアレイ２
０４内のアドレスでめることを確認した後、アドレスバ
ス１１０およびデータバス１０３とＦＲＯＭブロック１
１１とを結合し、アドレスラッチ信号２１０を出力して
アドレスバッファ２０２にアドレスを入力する。

その後、リードストローブ信号２０８’Ｔｈアクテイブ
にして、ＰＲＯＭアレイ２０４がらブータラリードする
。そしてデータクラッチ信号２０９をアクティブにして
リードされたデータをデータバッファ２０３に格納する
。このデータはバスインターフェイス回′Ｒｒ２０１ｅ
介してデータバス１０３に転送される。この結果、ＣＰ
Ｕはリードされたデータを受は取ることかできる。パス
インタフェイス回路２０１Ｕデータをデータバス１０３
に送るとアドレスバス１１０とデータバス１０：Ｂ：を
２８０Ｍブロック１１１から電気的に切り離す。かくし
て、データリード動作が終了する。

次にＰＲＯＭアレイ２０４にデータを書込む場合につい
て、第８図のフローチャートを参照して説明する。

第８図（ａ）に示すように、ＲＯＭ１０２からライト命
令コードが読み出されると、ＦＲＯＭ２０４へのライト
命令実行処理がマイクロプログラムに従って実行される
。マイクロプログラムによりてまずＲＡＭ１０９内のＴ
Ｃ３０２に初期値（例えば”１０°）がセットされる。

ＰＲＯＭアレイ２０４に書込まれるべきデータはデータ
レジスタ３０１に格納される。次に、アドレスバス１１
０およびデータバス１０３に各々ＰＲＯＭアレイ２０４
へのアドレスおよびデータを出力し、ライト信号２０５
を発生してＦＲＯＭプロ、り１１１ヘライト処理を指示
する。

ＦＲＯＭブロック１１１は第８図（ｂ）の７０−チャー
トに従って、ライト操作を実行する。バスインタ７工イ
ス回路２０１はアドレスバス１１０上のアドレスをデコ
ードして、これがＰＲＯＭアレイ２０４に対するアドレ
スであることを確認した仮、１−ｊアドレスバス１１０
およびデータバス１０３とＦＲＯＭブロック１１１とを
結合する。さらに、アドレスラッテ信号２１０とデータ
ラ、テ信号２０９とを出力して、アドレスバス１１０お
よびデータバス１０３上のアドレスとデータとを各々ア
ドレスバッフ７２０２およびデータバッファ２０３にラ
ッテする。その伐、アドレスバス１１０とデータバス１
０３とをＰＩ（，０Ｍブロック１１１から電気的に切り
離す。きらに、パスインタ７工イス回路２０１は７ラグ
２１３ｉリセツトするとともに、タイマ起動信号２０７
をタイマー１瞥込み制御部ｍｚｔｔに印加する。

タイマーｌ期間制御回路２１１はライト電圧２１５とラ
イトストローブ信号２１４とをｌ’　ＲＵ　Ｍアレイ２
０４に＃Ｊ加し、アドレスバッフア２０２に格納されて
いるアドレスにデータバッファ２０３に格納されている
データを書込υ。一定時間畦過抜ノイマーが！−パー７
０−すると、ライト電圧２１５とライトストローブ１５
号２１４との印加を停止し、特殊処理Ｊ＆氷侶号２１９
を出力する。以上をＰ几ＯＭブロックにおける基本ジイ
ト励作と叶ぷ。

ＣＰＵはライト信号２０５を出力した後、次の命令を実
行している。従って第１の実施例と同様に２８０Ｍへの
データライト期間中におけるＣＰ［Ｊの処理効率を向上
することができる。

基本ライト動作によるＦＲＯＭへのデータ書込時間は従
来のＰ　ＲＯＭ書込み時間（５０ｍ８）に比べてはるか
に短い時間（例えは１ｍ５）とする。本実施例では、こ
の短い時間の基本ライト動作を繰シ返すことによってデ
ータの簀込みを行なうものである。ただし、データ書込
みは基本ライト動作を最小必要回数だけ繰り返されれば
よいように工夫されている。このために次に述べる特殊
処理を用いている。

特殊処理はＣＰＵで実行され、とくにＣ１−’Ｕ制御部
１０５のマイクロプログラムによって制御される。これ
を第９図の７０−チャートを参照して説明する。特殊処
理ルーチンは２８０Ｍブロック１１１からの特殊処理要
求信号２１９によって起動される。この信号２１９をＣ
ＰＵがうけると、ＣＰＵ制御部１０５はル０Ｍ１０２に
格納されているユーザプログラムの実行を中断し、その
時のプログラムカウンタ１０１および汎用レジスタ抑１
１２の内容を保持したまま以下の順序で特殊マイクロプ
ログラムルーチンを実行する。

■　特殊マイクロプログラムに基いてＣＰ　Ｕ　ｊｌｉ
制御部１０５はＰＲＵＭアレイ２０４から基本ライト動
作によって書込まれたデータを読み出す（この処理はデ
ータリード動作と同じでよい）。読み出したデータを一
方のテンポラリレジスタ１０Ｂに格納する。

■　ＣＰＬＪ副御部１０５はＦＲＯＭに書込まれるべき
正しいデータが残されている几ＡＭ１０９内のデータバ
ッファ３０１からデータを読み出し、データバス１０３
を介して他方のテンポラリレジスタ１０７に格納する。

■　ＣＰ　Ｕ　１′Ｈ＋ｊ仰部１０５は次にＡＬＵ１０
６を用いてテンポラリレジスタ１０７と１０８との各デ
ータを比較する（例えば、減算処理を行なう）。

■　両者が異なる場合はＰＲＯＭに正しいデータが書込
まれていないと判断して、前記基本ライト動作を再度指
示する。ただし、その時、凡ＡＭ１０９内のＴＣレジス
タの内容をＡＬＵ１０６を用いて１だけ減算し、その結
果を再びＴＣレジスタ３０２に格納する。なお、基本ラ
イト動作を指示する時には、必要に応じてアドレスおよ
びデータ（バッファレジスタ３０１のデータ）をＦＲＯ
Ｍブロック１１１に送シライト信号２０５を出力する。

但し’１’　Ｃレジスタ３０２の内容をデクリメン）（
−１）した結果がＩ　□　ｌの場合は誉き込み不能であ
ると見做し、これに対応した処理プログラム（ＲＯＭ１
０２に予め格納しておく）を実行する。この操作はＰｋ
ＬＯＭセルの破損や原因不明の異常に対して有効であシ
、＾優遇みおよび書込不能を容易に検出することができ
る。

■　レジスタ１０８と１０９の内容が同一の場合はフラ
グ２１：１セツトする。なお、■に続いて、Ｐ几Ｕｔ４
への省き込みをより確実にするためさらに一定時間もし
くは所定回数基本ライト動作を実行してもよい。

特殊処理終了後、ＣＰＵは保持していたプログラムカウ
ンタ１０１の内容および汎用レジスタ詳１１２の内容を
用いて、中断していたプログラムの実行を再開する。従
って、ユーザからはプログラムの中断は見えずにめたか
も特殊処理がプログラム処理中に自動的に挿入されたか
のように映る。

次に、ＰＲ（Ｊｔｎとして電気的に消去可能な２８０Ｍ
（ＥＥＰ凡ＯＭ）を用いた場合の動作を説明する。第１
０図にＥＩ！；ＰルＯＭアレイ２１２を用いた場合のＰ
　ＲＵ　ｔＶブロック１１１の構成を示す。第７図のＵ
ＶＥｋ’此ＯＭを用いた１６０Ｍブロックの構成要素以
外にデータラッチ２０３の内容が１０１であるか否かを
検出し、１０１の場合のみ零検出信号４０２をアクティ
ブにする零検出回路４０１が付加され、タイマー／Ｉｔ
１１制御回路４０４が若干変更されている。

タイマー／制御回路４０４は消去ストローブ信号４０３
をＥＥ　Ｐ）ＬＯＭアレイ２１２に供給する機能を有し
ている。これ以外の構成は第７図と同じでよいため説明
を省略する。

次に動作を説明する。データ消去以外の動作は第７図の
ＬＩＶＥＰＲＯＭの場合と同じであるから、ここではと
くにデータ消去動作について詳述する。

ＭＥＰ几Ｏ１Ｖ１７レイ２１２の内容消去は、？ＩＪえ
ばユーザプログラムによってＥＥＰＲＬ）Ｍアレイ２１
２のすべてのセルにｌ　□　ｌを叫き込むことにより％
現する。まず、前述し友データジイト処理と同様にバス
インターフェイス回路２０１を介してアドレスバッファ
２０２およびデータバッファ２０３に大々アドレスおよ
びデータをラッチする。その後、零検出回路４０１はデ
ータが０でりること紫検出して零検出信号４０２ｔ−ア
クティブにする。

タイマー／　’＋ｂｌｊ御回路４０４はタイマー起動信
号２０７に応答してライトモードを設定するが、この時
４検出１ｇ号４０２がアクティブであれは消去ストロー
ブ信号４０３を発生してＥ２ＰルυＭアレイ２１２の指
定されたセルのデータを消去する。なお、データライト
動作において、ＩＯ＠を傅込む時は実質的に上述したデ
ータ消去処理を実行すればよい。

従って、データ消去時においても、ＣＰＵは消去処理と
に独立に別の処理を実行することができる。

ここで、データ消去が先金か否かを前述した特殊処理ケ
用いてチェックしてもよい。この場合は、ＲＡＭｌ０９
’内のデータバッフ７３０１Ｖｃはｌ　０１を傭込んで
おけばよい。

次に第２の実施例におけるＣＰＵの動作とＰＲＯＭブロ
ックの動作との関係を第１１図に示す。

第１１図において、時刻１ｏ、１．はそれぞれ（Ｖき込
みシーケンスの開始、終了時刻であり、Ｔｗは薔き込み
に要する時間、Ｉｌｌ　Ｂは基本ライト処理時間を表わ
す。また、処理Ｐ。はＣＰＵにおける書き込み処理以外
の処理期間、処理ＰｌはＣＰＵのライト命令実行処理、
処理Ｐ、、Ｐ３はそれぞれＣＰＵの基本ライト動作起動
処理（第８図ａ）および特殊処理（第９図）である。処
理Ｐ４は２８０Ｍブロック１１１の基本ライト処理（第
８図ｂ）である。

第１１図から明らかなように、本実施例によれば、　ｔ
’ｔｔｕｔｖへのデータ書込み処理はその大半がＰＲＯ
Ｍブロック内で遂行されるので、その間ＣＰＵは並列に
他の処理を実行することができる。従って、ｃｐｕの処
理効率を著しく向上することができる。さらに、ｉ’ｌ
（ＯＭに対するデータの沓込み効率を４ｉ雑な外付回路
を用いることなくチップ内で向上せしめることができる
。

さらに、第１および第２の実ｙｍ例において、ＲＯＭお
よび／もしくはＲＡＭをチップの外に設け、いわゆるＣ
ｆ’ＵとＰ　Ｌ（、ＯＭとを同一チップ上に集積化して
もよい。また、場合によっては、ＣＰＵとＰＲＯＭブロ
ックとを別々のチップで作ってもよい。

さらに、ライト（プログラム）電圧はチップの外から印
加するようにしてもよいし、あるいはチップの中に昇圧
回路を設はチップ内部で発生するようにしてもよい。

〔発明の効果〕

以上説明したように本発明のシングルチップマイクロコ
ンピュータによれば、　ｉ’ＲＯＭへのデータ書込みお
よび消去期間中における実質的なＣＰＵの処理効率を大
幅に向上することができる。さらに、ＣＰＵの処理能力
の改善とともに、　ＰＬ（、ＯＭへのデータ書込みおよ
び消去時間を複雑な付加回路なしに短編せしめることが
できるという愛れた効果を有している。また、ユーザに
意誠させない形態で書込み効率とＣＰＵの処理効率との
双方を向上せしめておシ、ユーザが非常に使い易いマイ
クロコンピュータを提供することができる。加えて、Ｉ
Ｃカードのように小型・＠量のパッケージの中に収めや
すいシングルチップマイクロコンピュータを提供するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるシングルチップマイク
ロコンビエータのＰＲＯＭのブロック図、ｉ＠２図はＰ
ルυＭ内蔵シングルチップマイクロコンピュータの基本
ブロック図、第３図はＰｌ（，０Ｍ内蔵シングルチップ
マイクロコンピュータの従来の２８０Ｍのブロック図、
第４図は第１の実施例におけるバスインターフェイス回
路のブロック図、第５図はライトコントロール回路のブ
ロック図、第６図は本発明の第２の実施例によるシング
ルチップマイクロコンピュータのブロック図、第７図は
第６図のＰｕ０Ｍのブロック図、第８図は第２０実流側
によるシングルチップマイクロコンピュータのＩｔＯＭ
へのデータライトシーケンスを示す図で、ｔａ）はＣＰ
Ｕ動作のフローチャート、ｔｂ）はＰ１１００ブロック
のフローチャート、第９図は特殊処理ルーチンのフロー
チャート、第１０図はＥ２Ｐｆ（ＵＭＫＭ２Ｏ３施例を
適用した時のＰ九〇Ｍのブロック図、第１１図は第２の
実施例におけるＰＲＯＩＶＩへのデータライトシーケン
スのタイミングナヤートである。 ■・・・・・・プログラムカウンタ、２・・・・・・ｔ
（、ＯＭ、　　３・・・・・・データバス、４・・・・
・・命令レジスタ、５・・・・・・デコーダ／制御部、
６・・・・・・Ｘ府論理廣算ユニット（Ａ４．Ｕ）、７
・・・・・・テンポラリレジスタ、８・・・・・テンポ
ラリレジスタ、９・・・・・・ａＡＭ、１０・・・・・
・アドレスバス、１１・・・・・・ＰＲＵＭブロック、
１２・・・・・・汎用レジスタ硅、３１・・・・・・豊
込み制御回路、３２・−・・・・ｉ’ｌＬＯＭアレイ、
３３・・・・・・ライト信号、３４・・・・・・ライト
（プログラム）電圧、３５・・・・・ライトストローブ
信号、３６・・・・・・リードストローブ信号、４１・
・−・・・バスインターフェイス回ｉ％、４２・・・・
・・アドレスバッファ、４３・・・・・・データバッフ
ァ、４４・・・・・・ライトコントロール回路、４５・
・・・・・ライト信号、４６・・・・・・リード１ｇ号
、４７・・・・・・アドレスラッチ信号、４８・・・・
・・データラッチ信号、４９・川・・ウェイト信号、５
０・・・・・・ライトスタート信号、５１・・−・・・
リードストローブ信号、５２・・・・・・ライト１２７
９７２１５号、５３・・・・・・ライト（プログラム）
電圧、５４・・・・・・ライトストローブ信号、５５・
・・・・・アクセス信号、５６・・・・・・アドレスデ
コーダ、５７・旧・・バス＋ｔｆｌｊ御回路、６０・・
・・・・ライト（プログラム）電圧供給回路、６１・・
・・・・リセットフラグ、６２・・団・カウンタ、６３
・・・・・・リセット信号、６４・・・・・・キャリー
信号、６ｓ・・・・−・インバータ、６６・・・・・・
シスデムクロック（ＳＣ）、１０１・・・・・・プログ
ラムカウンタ、１０２・・・・・・ＲＯＭ、１０３・・
・・・・データバス、１０４・・・・・−命令レジスタ
、１ｏ５・・・・・・ＣＰＵ制御部、１ｏ６・・・・・
・算術論理演算ユニツ）　（ＡＬ（Ｊ）、１０７・旧・
・テ／ボラリレジスタ、１０８・・・・・・テンポラリ
レジスタ、１０９・・・・・・ＲＡＭ、１１０・・・・
・・アドレスバス、１１１・・・・・・ＰＲＵＭブロッ
ク、１１２・・団・汎用レジスタ硅、２０１・旧・・バ
スインターフェイス回路、２０２・・・・・・アドレス
バッファ、２ｏ３・・・・・・データバッファ、２０４
・・・・−Ｐル（ＪＭアレイ、２０５・・・・・・ライ
ト信号、２０６・・印・リード信号、２ｏ７・・・・・
・タイマ起動信号、２ｏ８・・・・・・リードストロー
ブ信号、２ｏ９・・・・・・データラッチ信号、２１ｏ
・・・アドレスラッチ信号、２１１・・・・・・タイマ
ー　／　１ｉｉｌＪ　（ｆＥｊ１回路、２１２・・・・
・・ＥＥ）’）ＬＯＭアレイ、２１３・−・・・・フラ
グ、２１４・・・・・・ライトストローブ信号、２１５
・・・・・・ライト（プログラム）電圧、３ｏ１・・・
・・・データレジスタ、３ｏ２・・・・・・ターミナル
カウンタ、４ｏ１・・・・・・零検出回路、４ｏ２・・
・用零検出信号、４ｏ３・・・・・・消去ストローブ信
号、４ｏ４・・・・・・タイマ／制御回路。 代理人　弁理士　　内　原　　　背 筋　１図 躬２　図 躬３図（従来１列９ 第４図 Ｃ 治に図 第７図 （ａ）　　　　　　　　　　　　　　　　　θジＣＰＵ
／）初年　　　　　　　　　　　　　　ｇグだフ゛口、
ンク／／メ／）動イ荏躬８図 躬　７　図 第　ｌＩ！１７図 椙　　　８ 寝　　　（タ 〈　　　　　　　　（

Claims (1)

1. 【特許請求の範囲】 １、書き換え可能なメモリと中央処理ユニットとを少な
   くとも含むマイクロコンピュータにおいて、前記中央処
   理ユニットからのデータ書込みもしくは消去要求に応答
   して前記書き換え可能なメモリのアドレスおよびデータ
   を入力する手段と、該アドレスおよびデータを入力した
   後前記書き換え可能なメモリと前記中央処理ユニットと
   を電気的に切り離す手段と、前記書き換え可能なメモリ
   が前記中央処理ユニットから電気的に切り離された状態
   で前記入力したアドレスおよびデータに基いて前記書き
   換え可能なメモリに対するデータの書込みもしくは消去
   動作を実行する手段とを単一半導体チップ上に含み、前
   記書き換え可能なメモリへの実質的なデータ書込みもし
   くは消去処理を前記中央処理ユニットから解放せしめた
   ことを特徴とするマイクロコンピュータ。 ２、前記実行手段によるデータの書込みもしくは消去の
   結果の良否を前記中央処理ユニットにて判定し、結果が
   否の場合前記中央処理ユニットから再度データの書込み
   もしくは消去を前記実行手段に指示することを特徴とす
   る特許請求の範囲第１項記載のマイクロコンピュータ。